JPH06296012A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000002184 metal Substances 0.000 claims abstract description 66
- 230000001681 protective effect Effects 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims description 13
- 238000010030 laminating Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 abstract description 89
- 239000010409 thin film Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000005566 electron beam evaporation Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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Abstract
(57)【要約】
【目的】 金属配線に厚膜部分を設けることにより配線
抵抗を軽減し、薄膜部分を設けることにより応力印加時
の剥離を防止する。 【構成】 第一層金属膜２上の保護膜３をレジスト４を
用いて選択除去したのち、レジスト４を除去せずに全面
に第二層金属膜５を形成し、残存した前記レジスト膜４
を除去すると同時に前記レジスト膜４上の前記第二層金
属膜５を除去することにより、大電流用配線部分には第
一層と第二層の金属膜２，５を、小電流用配線部分には
第一層金属膜２と保護膜３を形成する。
抵抗を軽減し、薄膜部分を設けることにより応力印加時
の剥離を防止する。 【構成】 第一層金属膜２上の保護膜３をレジスト４を
用いて選択除去したのち、レジスト４を除去せずに全面
に第二層金属膜５を形成し、残存した前記レジスト膜４
を除去すると同時に前記レジスト膜４上の前記第二層金
属膜５を除去することにより、大電流用配線部分には第
一層と第二層の金属膜２，５を、小電流用配線部分には
第一層金属膜２と保護膜３を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、特に大電力用の半導
体装置およびその製造方法に関するものである。
体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置における金属電極膜形
成は、一般に電子ビーム蒸着法とスパッタリング法によ
り行なわれている。電子ビーム蒸着法は安価であるが、
ステップカバレージが悪く、金属を安定した組成比で均
一に蒸着することが困難である。このため一般にはスパ
ッタリング法が用いられている。
成は、一般に電子ビーム蒸着法とスパッタリング法によ
り行なわれている。電子ビーム蒸着法は安価であるが、
ステップカバレージが悪く、金属を安定した組成比で均
一に蒸着することが困難である。このため一般にはスパ
ッタリング法が用いられている。
【０００３】大電力用の半導体装置では金属電極の抵抗
を低減するため、金属膜の膜厚を厚くする必要がある。
スパッタリング法のみで厚い金属膜を蒸着するのは時間
がかかるとともに、均一な膜を形成するのが困難である
ため、第一層をスパッタリング法で形成し、第二層を電
子ビーム蒸着法で形成する方法が試みられてきた。この
方法を用いれば、容易に厚い金属膜を形成することがで
き電極の抵抗を低減することができる。
を低減するため、金属膜の膜厚を厚くする必要がある。
スパッタリング法のみで厚い金属膜を蒸着するのは時間
がかかるとともに、均一な膜を形成するのが困難である
ため、第一層をスパッタリング法で形成し、第二層を電
子ビーム蒸着法で形成する方法が試みられてきた。この
方法を用いれば、容易に厚い金属膜を形成することがで
き電極の抵抗を低減することができる。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の構
成では、半導体装置に熱等による応力がかかった場合
に、第一層金属膜と第二層金属膜の膜質が異なるため、
配線の幅が狭い部分で第二層金属膜が剥離するという問
題があった。大電力用の半導体装置においては、配線の
すべての部分を大電流が流れるわけではなく、大電流が
流れる部分のみ金属膜厚を厚くすればよい。剥離をおこ
す配線の幅が狭い部分は大電流が流れないため、金属膜
厚を厚くする必要がない。つまり大電流の流れる部分だ
け第二層の配線をすれば、抵抗が軽減でき、剥離の問題
もない。しかし通常の製造方法では、第二層金属膜の形
成と選択除去の工程を追加する必要がある。
成では、半導体装置に熱等による応力がかかった場合
に、第一層金属膜と第二層金属膜の膜質が異なるため、
配線の幅が狭い部分で第二層金属膜が剥離するという問
題があった。大電力用の半導体装置においては、配線の
すべての部分を大電流が流れるわけではなく、大電流が
流れる部分のみ金属膜厚を厚くすればよい。剥離をおこ
す配線の幅が狭い部分は大電流が流れないため、金属膜
厚を厚くする必要がない。つまり大電流の流れる部分だ
け第二層の配線をすれば、抵抗が軽減でき、剥離の問題
もない。しかし通常の製造方法では、第二層金属膜の形
成と選択除去の工程を追加する必要がある。
【０００５】この発明の目的は、製造工程数を大幅に増
やすことなく、大電流用配線部分の金属電極の抵抗を低
減でき、かつ小電流用配線部分の剥離を防止することが
できる半導体装置およびその製造方法を提供することで
ある。
やすことなく、大電流用配線部分の金属電極の抵抗を低
減でき、かつ小電流用配線部分の剥離を防止することが
できる半導体装置およびその製造方法を提供することで
ある。
【０００６】
【課題を解決するための手段】この半導体装置は、半導
体基板と、この半導体基板上の大電流用配線部分に積層
して形成した第一層金属膜および第二層金属膜と、半導
体基板上の小電流用配線部分に形成した第一層金属膜
と、小電流用配線部分の第一層金属膜を覆った保護膜と
を備えたものである。
体基板と、この半導体基板上の大電流用配線部分に積層
して形成した第一層金属膜および第二層金属膜と、半導
体基板上の小電流用配線部分に形成した第一層金属膜
と、小電流用配線部分の第一層金属膜を覆った保護膜と
を備えたものである。
【０００７】この発明の半導体装置の製造方法は、半導
体基板上に第一層金属膜を形成し、第一層金属膜上に保
護膜を形成し、保護膜上にレジスト膜を形成し、レジス
ト膜を選択的に除去して開口部を形成し、開口部内で第
一層金属膜が露出するように保護膜を除去し、残存した
レジスト膜上および開口部下の第一層金属膜上に第二層
金属膜を形成し、残存したレジスト膜を除去し同時にレ
ジスト膜上の第二層金属膜を除去するものである。
体基板上に第一層金属膜を形成し、第一層金属膜上に保
護膜を形成し、保護膜上にレジスト膜を形成し、レジス
ト膜を選択的に除去して開口部を形成し、開口部内で第
一層金属膜が露出するように保護膜を除去し、残存した
レジスト膜上および開口部下の第一層金属膜上に第二層
金属膜を形成し、残存したレジスト膜を除去し同時にレ
ジスト膜上の第二層金属膜を除去するものである。
【０００８】
【作用】この発明の構成によると、大電流用配線部分に
第一層金属膜と第二層金属膜からなる厚い金属膜を形成
して配線の抵抗を低減し、小電流用配線部分に第一層金
属膜からなる薄い金属膜を形成して、金属膜の剥離を防
止することができる。
第一層金属膜と第二層金属膜からなる厚い金属膜を形成
して配線の抵抗を低減し、小電流用配線部分に第一層金
属膜からなる薄い金属膜を形成して、金属膜の剥離を防
止することができる。
【０００９】
【実施例】この発明の一実施例の半導体装置の製造方法
について、図１（ａ）〜（ｄ）の工程別断面図を参照し
ながら説明する。図１において、１は半導体基板、２は
第一層金属配線、３は保護膜、４はレジスト、５は第二
層金属配線である。
について、図１（ａ）〜（ｄ）の工程別断面図を参照し
ながら説明する。図１において、１は半導体基板、２は
第一層金属配線、３は保護膜、４はレジスト、５は第二
層金属配線である。
【００１０】スパッタリング法により半導体基板１上に
ＡｌＳｉＣｕ膜を形成し、選択除去を行ない、第一層金
属配線２を形成する（図１（ａ））。全面に保護膜３を
形成する。保護膜３上にレジスト４を塗布し、選択除去
して開口部を形成する。開口部より保護膜３を除去して
第一層金属膜２を露出させる（図１（ｂ））。レジスト
４を除去せずに、電子ビーム蒸着法を用いてＡｌ膜を形
成する（図１（ｃ））。レジスト４を除去すると、同時
にレジスト４上のＡｌ膜がリフトオフされ、保護膜３の
無い部分のみに第二層金属配線５を形成することができ
る（図１（ｄ））。
ＡｌＳｉＣｕ膜を形成し、選択除去を行ない、第一層金
属配線２を形成する（図１（ａ））。全面に保護膜３を
形成する。保護膜３上にレジスト４を塗布し、選択除去
して開口部を形成する。開口部より保護膜３を除去して
第一層金属膜２を露出させる（図１（ｂ））。レジスト
４を除去せずに、電子ビーム蒸着法を用いてＡｌ膜を形
成する（図１（ｃ））。レジスト４を除去すると、同時
にレジスト４上のＡｌ膜がリフトオフされ、保護膜３の
無い部分のみに第二層金属配線５を形成することができ
る（図１（ｄ））。
【００１１】図２（ａ）および（ｂ）は、この発明の一
実施例における縦型ＭＯＳ電界効果トランジスタ（以下
縦型ＭＯＳＦＥＴと記す）からなる半導体装置の断面図
および平面図を示している。なお、図２（ａ）は、図２
（ｂ）のＡ−Ａ′断面図である。図において、６はドレ
イン領域、７はチャンネル領域、８はソース領域、９は
ゲート電極、１０は絶縁膜、１１はソース電極、１２は
ゲート配線、１３は保護膜、１４はドレイン電極、１５
はゲートパットである。
実施例における縦型ＭＯＳ電界効果トランジスタ（以下
縦型ＭＯＳＦＥＴと記す）からなる半導体装置の断面図
および平面図を示している。なお、図２（ａ）は、図２
（ｂ）のＡ−Ａ′断面図である。図において、６はドレ
イン領域、７はチャンネル領域、８はソース領域、９は
ゲート電極、１０は絶縁膜、１１はソース電極、１２は
ゲート配線、１３は保護膜、１４はドレイン電極、１５
はゲートパットである。
【００１２】ドレイン領域６はｎ型半導体基板から形成
される。チャンネル領域７は、ドレイン領域６の表面に
形成したｐ型拡散層からなる。ソース領域８はチャンネ
ル領域７内に形成したｎ型拡散層からなる。ゲート電極
９はポリシリコン膜からなり、絶縁膜１０で覆われてい
る。ソース電極１１はＡｌＳｉＣｕ膜およびＡｌ膜から
なり、チャンネル領域７およびソース領域８と接続して
いる。ゲート配線１２はＡｌＳｉＣｕ膜からなり、絶縁
膜１０の開口部からゲート電極９に接続している。ドレ
イン電極１４はドレイン領域６の下部に形成される。ゲ
ートパッド１５はＡｌＳｉＣｕ膜とＡｌ膜から形成され
る。
される。チャンネル領域７は、ドレイン領域６の表面に
形成したｐ型拡散層からなる。ソース領域８はチャンネ
ル領域７内に形成したｎ型拡散層からなる。ゲート電極
９はポリシリコン膜からなり、絶縁膜１０で覆われてい
る。ソース電極１１はＡｌＳｉＣｕ膜およびＡｌ膜から
なり、チャンネル領域７およびソース領域８と接続して
いる。ゲート配線１２はＡｌＳｉＣｕ膜からなり、絶縁
膜１０の開口部からゲート電極９に接続している。ドレ
イン電極１４はドレイン領域６の下部に形成される。ゲ
ートパッド１５はＡｌＳｉＣｕ膜とＡｌ膜から形成され
る。
【００１３】この構造の縦型ＭＯＳＦＥＴでは、ゲート
電極９に電圧が印加されるとゲート電極９下部のチャン
ネル領域７がｎ型に反転して、電子がソース領域８から
反転したチャンネル領域７を通ってドレイン電極１４に
向かって流れる。ソース電極１１は厚い二層の金属膜か
ら形成されているので、配線抵抗を低減することができ
る。ゲート配線１２は一層の薄い金属膜から形成されて
いるので、従来例のような応力印加時の膜の剥離がな
い。ゲートパット１５部分には厚い金属膜厚は電流容量
の点で不必要であるが、ワイヤーボンディング時のダメ
ージを軽減するために効果がある。
電極９に電圧が印加されるとゲート電極９下部のチャン
ネル領域７がｎ型に反転して、電子がソース領域８から
反転したチャンネル領域７を通ってドレイン電極１４に
向かって流れる。ソース電極１１は厚い二層の金属膜か
ら形成されているので、配線抵抗を低減することができ
る。ゲート配線１２は一層の薄い金属膜から形成されて
いるので、従来例のような応力印加時の膜の剥離がな
い。ゲートパット１５部分には厚い金属膜厚は電流容量
の点で不必要であるが、ワイヤーボンディング時のダメ
ージを軽減するために効果がある。
【００１４】また、ソース電極１１とゲート配線１２の
近接部はすべて保護膜１３で覆われる。さらに、大電力
用半導体装置の耐圧に重要なチップ周辺部も、保護膜１
３で覆われる。以上のように、この実施例によれば、保
護膜３の選択除去後に、第二層金属膜５の蒸着工程を追
加するだけで、金属配線の膜厚を必要な部分だけ厚くす
ることができる。
近接部はすべて保護膜１３で覆われる。さらに、大電力
用半導体装置の耐圧に重要なチップ周辺部も、保護膜１
３で覆われる。以上のように、この実施例によれば、保
護膜３の選択除去後に、第二層金属膜５の蒸着工程を追
加するだけで、金属配線の膜厚を必要な部分だけ厚くす
ることができる。
【００１５】図３にこの実施例と従来例におけるオン抵
抗（Ｒｏｎ）分布を示し、表１には熱衝撃試験の結果を
示す。この結果より、二層の金属膜からなる厚膜配線部
分を設けることにより、配線抵抗を低減することがで
き、一層の金属膜からなる薄膜配線部分を設けることに
より、金属膜の剥離を防止することができる。
抗（Ｒｏｎ）分布を示し、表１には熱衝撃試験の結果を
示す。この結果より、二層の金属膜からなる厚膜配線部
分を設けることにより、配線抵抗を低減することがで
き、一層の金属膜からなる薄膜配線部分を設けることに
より、金属膜の剥離を防止することができる。
【００１６】
【表１】
【００１７】なお、前記実施例では縦型ＭＯＳＦＥＴを
例に説明したが、同様に横型ＭＯＳＦＥＴでも実現でき
る。またバイポーラトランジスタ等でも同様に実現でき
る。
例に説明したが、同様に横型ＭＯＳＦＥＴでも実現でき
る。またバイポーラトランジスタ等でも同様に実現でき
る。
【００１８】
【発明の効果】この発明の構成によると、大電流用配線
部分に第一層金属膜と第二層金属膜からなる厚い金属膜
を形成して配線の抵抗を低減し、小電流用配線部分に第
一層金属膜からなる薄い金属膜を形成して、金属膜の剥
離を防止することができるという効果が得られる。
部分に第一層金属膜と第二層金属膜からなる厚い金属膜
を形成して配線の抵抗を低減し、小電流用配線部分に第
一層金属膜からなる薄い金属膜を形成して、金属膜の剥
離を防止することができるという効果が得られる。
【図１】この発明の一実施例における半導体装置の製造
方法を示す工程別断面図である。
方法を示す工程別断面図である。
【図２】この発明の一実施例における半導体装置の断面
図および平面図である。
図および平面図である。
【図３】この発明の一実施例における半導体装置のオン
抵抗と従来例のオン抵抗との比較図である。
抵抗と従来例のオン抵抗との比較図である。
１ 半導体基板 ２ 第一層金属膜 ３ 保護膜 ４ レジスト ５ 第二層金属膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (2)
- 【請求項１】 半導体基板と、この半導体基板上の大電
流用配線部分に積層して形成した第一層金属膜および第
二層金属膜と、前記半導体基板上の小電流用配線部分に
形成した第一層金属膜と、前記小電流用配線部分の第一
層金属膜を覆った保護膜とを備えた半導体装置。 - 【請求項２】 半導体基板上に第一層金属膜を形成する
工程と、前記第一層金属膜上に保護膜を形成する工程
と、前記保護膜上にレジスト膜を形成する工程と、前記
レジスト膜を選択的に除去して開口部を形成する工程
と、前記開口部内で前記第一層金属膜が露出するように
前記保護膜を除去する工程と、残存した前記レジスト膜
上および前記開口部下の前記第一層金属膜上に第二層金
属膜を形成する工程と、残存した前記レジスト膜を除去
し同時に前記レジスト膜上の前記第二層金属膜を除去す
る工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082016A JPH06296012A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082016A JPH06296012A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06296012A true JPH06296012A (ja) | 1994-10-21 |
Family
ID=13762732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5082016A Pending JPH06296012A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06296012A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255911A (ja) * | 1994-12-30 | 1996-10-01 | Siliconix Inc | 分布抵抗を低減する厚い金属レイヤを有する縦形パワーｍｏｓｆｅｔ及びその製作方法 |
| JPH08264785A (ja) * | 1994-12-30 | 1996-10-11 | Siliconix Inc | 集積回路ダイ及びその製造方法 |
| JPH09186328A (ja) * | 1995-12-28 | 1997-07-15 | Sgs Thomson Microelectron Srl | Ｍｏｓゲートパワー装置及びパワーｍｏｓｆｅｔ |
| JP2004079988A (ja) * | 2002-06-19 | 2004-03-11 | Toshiba Corp | 半導体装置 |
| JP2012191111A (ja) * | 2011-03-14 | 2012-10-04 | Showa Denko Kk | 厚膜金属電極の形成方法、及び厚膜レジストの形成方法 |
| JP2018133445A (ja) * | 2017-02-15 | 2018-08-23 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
1993
- 1993-04-08 JP JP5082016A patent/JPH06296012A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255911A (ja) * | 1994-12-30 | 1996-10-01 | Siliconix Inc | 分布抵抗を低減する厚い金属レイヤを有する縦形パワーｍｏｓｆｅｔ及びその製作方法 |
| JPH08264785A (ja) * | 1994-12-30 | 1996-10-11 | Siliconix Inc | 集積回路ダイ及びその製造方法 |
| JP2008124516A (ja) * | 1994-12-30 | 2008-05-29 | Siliconix Inc | 集積回路ダイ及びその製造方法 |
| JPH09186328A (ja) * | 1995-12-28 | 1997-07-15 | Sgs Thomson Microelectron Srl | Ｍｏｓゲートパワー装置及びパワーｍｏｓｆｅｔ |
| JP2004079988A (ja) * | 2002-06-19 | 2004-03-11 | Toshiba Corp | 半導体装置 |
| JP2012191111A (ja) * | 2011-03-14 | 2012-10-04 | Showa Denko Kk | 厚膜金属電極の形成方法、及び厚膜レジストの形成方法 |
| JP2018133445A (ja) * | 2017-02-15 | 2018-08-23 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
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