JPH0982747A - 半導体装置のパッド電極構造及びその製造方法 - Google Patents
半導体装置のパッド電極構造及びその製造方法Info
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Abstract
(57)【要約】
【構成】半導体装置のパッド電極構造において、特別な
工程を設けることなく凹形状のパッド電極を形成する。
半導体基板１０１上にＬＯＣＯＳ段差１０３とゲート電
極配線１０４、第１の層間絶縁膜１０５、第１の金属配
線層１０６、第２の層間絶縁膜１０７を形成する。その
上にパッド電極１０９となる第２の金属配線層を形成
し、その周囲には回路保護膜１０８を形成している。こ
うして形成された段差により凹状に構成されたパッド電
極１０９に金属細線１１０を圧着する。 【効果】金属細線の圧着位置が自己整合的に電極の中央
部に形成されるためパッド電極からはみ出すことがなく
なる。また凹形状を作るための特別な工程を増やす必要
がなく従来の半導体装置の製造工程で本発明の構造を形
成することができ、工程数を削減する事ができる。
工程を設けることなく凹形状のパッド電極を形成する。
半導体基板１０１上にＬＯＣＯＳ段差１０３とゲート電
極配線１０４、第１の層間絶縁膜１０５、第１の金属配
線層１０６、第２の層間絶縁膜１０７を形成する。その
上にパッド電極１０９となる第２の金属配線層を形成
し、その周囲には回路保護膜１０８を形成している。こ
うして形成された段差により凹状に構成されたパッド電
極１０９に金属細線１１０を圧着する。 【効果】金属細線の圧着位置が自己整合的に電極の中央
部に形成されるためパッド電極からはみ出すことがなく
なる。また凹形状を作るための特別な工程を増やす必要
がなく従来の半導体装置の製造工程で本発明の構造を形
成することができ、工程数を削減する事ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のパッド電
極構造に関する。
極構造に関する。
【０００２】
（従来例１）従来の半導体装置のパッド電極構造は図４
に示すように、半導体基板４０１上にシリコン酸化膜４
０２を介して形成された平坦なアルミニウム膜４０３
（ボンディングパッド）から構成されており、基板外部
との結線を行うために、アルミニウム膜４０３上に金属
細線４０５を超音波または加熱により圧着させている。
なお、４０４は回路保護膜である。
に示すように、半導体基板４０１上にシリコン酸化膜４
０２を介して形成された平坦なアルミニウム膜４０３
（ボンディングパッド）から構成されており、基板外部
との結線を行うために、アルミニウム膜４０３上に金属
細線４０５を超音波または加熱により圧着させている。
なお、４０４は回路保護膜である。
【０００３】（従来例２）特公平５−３７４９５に記載
されたパッド電極は図５に示すように、半導体基板５０
１上に階段状の凹形状に形成されたシリコン酸化膜５０
２を形成し、該シリコン酸化膜上にアルミニウム膜５０
３（ボンディングパッド）を形成することによって表面
が滑らかな凹形状を持つパッド電極を形成させている。
アルミニウム膜の外周部は５０４の保護膜で覆い、５０
５の金属細線の圧着により基板外部との結線を行なって
いる。
されたパッド電極は図５に示すように、半導体基板５０
１上に階段状の凹形状に形成されたシリコン酸化膜５０
２を形成し、該シリコン酸化膜上にアルミニウム膜５０
３（ボンディングパッド）を形成することによって表面
が滑らかな凹形状を持つパッド電極を形成させている。
アルミニウム膜の外周部は５０４の保護膜で覆い、５０
５の金属細線の圧着により基板外部との結線を行なって
いる。
【０００４】
【発明が解決しようとする課題】前述の従来例１で示し
たパッド電極構造（図４）は、電極であるアルミニウム
膜４０３が平坦に形成されているために、金属細線４０
５を圧着させる場合は、金属細線４０５のパッド電極上
での圧着位置を正確に決めなければならない。例えば図
４に示したように、金属細線４０５の圧着位置が中心部
よりずれ、金属細線４０５の圧着部が点線で示した位置
４０６になると、自己整合的に圧着位置を修正できない
ために、圧着部４０６がパッド電極周辺部の回路保護膜
４０４に傷を付け、ひどい場合には、回路保護膜４０４
を破壊したり、更に圧着部４０６と電極パッド４０３と
の接続面積が少なくなって金属細線４０５との接続が不
完全となり、半導体装置の信頼性を劣化させるという問
題点があった。この問題点の解決のため従来例２（図
５）で示すような凹形のパッド電極が考案されている。
凹形のパッド電極構造を形成することで電極パッド５０
３に金属細線５０５を圧着する場合、圧着位置決め精度
が悪く金属細線５０５が電極パッド５０３の周辺部に当
った場合でも、金属細線５０５はパッド電極５０３の凹
形状の傾斜により中央部の底部に導かれるため、圧着位
置を自己整合的にパッド電極５０３の中心部に形成する
ことができるようになる。従って、金属細線５０５とパ
ッド電極５０３との接続部の面積は小さくなることはな
く、接続は完全なものとなる。さらに圧着部がパッド電
極５０３の中心部に形成されることから回路保護膜５０
４の破壊は防止される。しかしながら、階段状シリコン
酸化膜５０２を形成するためには複数回のフォトリソグ
ラフィ工程とエッチング工程を必要とするので、別に段
差構造を形成するための工程が増加してしまうという問
題点があった。
たパッド電極構造（図４）は、電極であるアルミニウム
膜４０３が平坦に形成されているために、金属細線４０
５を圧着させる場合は、金属細線４０５のパッド電極上
での圧着位置を正確に決めなければならない。例えば図
４に示したように、金属細線４０５の圧着位置が中心部
よりずれ、金属細線４０５の圧着部が点線で示した位置
４０６になると、自己整合的に圧着位置を修正できない
ために、圧着部４０６がパッド電極周辺部の回路保護膜
４０４に傷を付け、ひどい場合には、回路保護膜４０４
を破壊したり、更に圧着部４０６と電極パッド４０３と
の接続面積が少なくなって金属細線４０５との接続が不
完全となり、半導体装置の信頼性を劣化させるという問
題点があった。この問題点の解決のため従来例２（図
５）で示すような凹形のパッド電極が考案されている。
凹形のパッド電極構造を形成することで電極パッド５０
３に金属細線５０５を圧着する場合、圧着位置決め精度
が悪く金属細線５０５が電極パッド５０３の周辺部に当
った場合でも、金属細線５０５はパッド電極５０３の凹
形状の傾斜により中央部の底部に導かれるため、圧着位
置を自己整合的にパッド電極５０３の中心部に形成する
ことができるようになる。従って、金属細線５０５とパ
ッド電極５０３との接続部の面積は小さくなることはな
く、接続は完全なものとなる。さらに圧着部がパッド電
極５０３の中心部に形成されることから回路保護膜５０
４の破壊は防止される。しかしながら、階段状シリコン
酸化膜５０２を形成するためには複数回のフォトリソグ
ラフィ工程とエッチング工程を必要とするので、別に段
差構造を形成するための工程が増加してしまうという問
題点があった。
【０００５】本発明の目的は、金属細線とパッド電極と
の接続を自己整合的に行うことができる凹状のパッド電
極形状を形成し、その凹形状の形成手段には、特別な工
程を設けることなく形成ができる半導体装置の電極構造
を提供することにある。
の接続を自己整合的に行うことができる凹状のパッド電
極形状を形成し、その凹形状の形成手段には、特別な工
程を設けることなく形成ができる半導体装置の電極構造
を提供することにある。
【０００６】
（手段１）半導体装置のパッド電極構造において、半導
体基板上に形成された多層膜の横断面が凹形状を有する
ために、該多層膜構造の構成要素に少なくともＬＯＣＯ
Ｓ、ゲート電極膜、層間絶縁膜、配線金属膜を含み、該
多層膜構成要素をパッド電極の外周部に配置することを
特徴とする半導体装置のパッド電極構造。
体基板上に形成された多層膜の横断面が凹形状を有する
ために、該多層膜構造の構成要素に少なくともＬＯＣＯ
Ｓ、ゲート電極膜、層間絶縁膜、配線金属膜を含み、該
多層膜構成要素をパッド電極の外周部に配置することを
特徴とする半導体装置のパッド電極構造。
【０００７】（手段２）手段１の半導体装置のパッド電
極構造において、第１導電型の半導体基板上に、第２導
電型の拡散層が形成されてなり、該第２導電型の拡散層
上に、絶縁膜を介在させた第１導電型の配線層が形成さ
れてなり、パッド電極は、該第１導電型配線層上に形成
された絶縁膜を介在させて配置されてなることを特徴と
する半導体装置のパッド電極構造。
極構造において、第１導電型の半導体基板上に、第２導
電型の拡散層が形成されてなり、該第２導電型の拡散層
上に、絶縁膜を介在させた第１導電型の配線層が形成さ
れてなり、パッド電極は、該第１導電型配線層上に形成
された絶縁膜を介在させて配置されてなることを特徴と
する半導体装置のパッド電極構造。
【０００８】
【実施例】本発明の実施例１を、以下に詳細に説明す
る。図１は本発明の半導体装置の第１の実施例の断面図
と平面図である。半導体基板１０１には、Ｎ型半導体基
板、Ｐ型半導体基板のいずれの型の基板を用いることが
でき、該半導体基板１０１の上に半導体基板を選択酸化
して形成されるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ、以下ＬＯＣＯＳと略
す）段差１０３を形成している。ＬＯＣＯＳ段差間には
半導体基板と反対の電導特性を示す不純物をイオン注入
した領域１０２を形成しており、この不純物領域により
電極パッドと半導体基板間にリーク電流が流れることを
防止している。ＬＯＣＯＳ段差上には本発明のポイント
となる段差形状の形成の１つの要素となるゲート電極配
線１０４が形成されている。段差形状の形成目的からゲ
ート電極材料以外の材料を用いることも可能である。し
かしながら、既存工程を利用して段差を形成することに
より段差形成のための特別な工程を必要としないことか
ら、本実施例ではゲート電極材料を用いて段差を形成し
ている。ゲート電極配線１０４の上には第１層目の層間
絶縁膜１０５を形成し電極パッドと半導体基板間のリー
ク電流の防止を行っている。層間絶縁膜１０５の上には
第１層目の金属配線層１０６を形成し、内部回路と電極
パッドとの電気的接続をおこなっている。金属配線層１
０６の上には第２層目の層間絶縁膜１０７を形成してい
る。該層間絶縁膜１０７は本来の絶縁膜としての働きと
ともに、本発明のポイントとなる段差形状の形成の役割
も担っている。層間絶縁膜１０７の上にはパッド電極１
０９となる第２層目の金属配線層を形成しており外部回
路との電気的接続をおこなう金属細線１１０と接続する
端子の役割をする。パッド電極１０９の周囲には、金属
配線層を保護する目的で回路保護膜１０８を形成してい
る。このように構成されたパッド電極１０９に金属細線
１１０を圧着する場合、ボンディング装置の位置決め精
度が悪く金属細線１１０の周辺部へ当った場合でも、金
属細線１１０はパッド電極１０９の傾斜部より中央部の
底部に導かれるため、パッド電極１０９の中心部に圧着
される。従って、金属細線１１０と電極パッドとの接続
は完全なものとなる。さらに圧着部がパッド電極の中心
部に形成されることから回路保護膜１０８の破壊が防止
される。 本実施例（図１）においては、金属配線層１
０６とパッド電極１０９を２層重ねた積層構造となって
いるため圧着時の衝撃に対して緩衝する働きをしてお
り、層間積層構造の破壊を防止する働きもしている。ま
た段差形状の平面配置を図１に示すようにパッド電極の
外周部に形成することで、金属細線１１０が自己整合的
にパッド電極１０９の中心部に圧着されるため、さらに
金属細線１１０とパッド電極１０９との電気的接続の信
頼性が向上する。
る。図１は本発明の半導体装置の第１の実施例の断面図
と平面図である。半導体基板１０１には、Ｎ型半導体基
板、Ｐ型半導体基板のいずれの型の基板を用いることが
でき、該半導体基板１０１の上に半導体基板を選択酸化
して形成されるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ、以下ＬＯＣＯＳと略
す）段差１０３を形成している。ＬＯＣＯＳ段差間には
半導体基板と反対の電導特性を示す不純物をイオン注入
した領域１０２を形成しており、この不純物領域により
電極パッドと半導体基板間にリーク電流が流れることを
防止している。ＬＯＣＯＳ段差上には本発明のポイント
となる段差形状の形成の１つの要素となるゲート電極配
線１０４が形成されている。段差形状の形成目的からゲ
ート電極材料以外の材料を用いることも可能である。し
かしながら、既存工程を利用して段差を形成することに
より段差形成のための特別な工程を必要としないことか
ら、本実施例ではゲート電極材料を用いて段差を形成し
ている。ゲート電極配線１０４の上には第１層目の層間
絶縁膜１０５を形成し電極パッドと半導体基板間のリー
ク電流の防止を行っている。層間絶縁膜１０５の上には
第１層目の金属配線層１０６を形成し、内部回路と電極
パッドとの電気的接続をおこなっている。金属配線層１
０６の上には第２層目の層間絶縁膜１０７を形成してい
る。該層間絶縁膜１０７は本来の絶縁膜としての働きと
ともに、本発明のポイントとなる段差形状の形成の役割
も担っている。層間絶縁膜１０７の上にはパッド電極１
０９となる第２層目の金属配線層を形成しており外部回
路との電気的接続をおこなう金属細線１１０と接続する
端子の役割をする。パッド電極１０９の周囲には、金属
配線層を保護する目的で回路保護膜１０８を形成してい
る。このように構成されたパッド電極１０９に金属細線
１１０を圧着する場合、ボンディング装置の位置決め精
度が悪く金属細線１１０の周辺部へ当った場合でも、金
属細線１１０はパッド電極１０９の傾斜部より中央部の
底部に導かれるため、パッド電極１０９の中心部に圧着
される。従って、金属細線１１０と電極パッドとの接続
は完全なものとなる。さらに圧着部がパッド電極の中心
部に形成されることから回路保護膜１０８の破壊が防止
される。 本実施例（図１）においては、金属配線層１
０６とパッド電極１０９を２層重ねた積層構造となって
いるため圧着時の衝撃に対して緩衝する働きをしてお
り、層間積層構造の破壊を防止する働きもしている。ま
た段差形状の平面配置を図１に示すようにパッド電極の
外周部に形成することで、金属細線１１０が自己整合的
にパッド電極１０９の中心部に圧着されるため、さらに
金属細線１１０とパッド電極１０９との電気的接続の信
頼性が向上する。
【０００９】以上のように本実施例（図１）のパッド電
極の凹形状の形成に用いられる段差形状の形成は、半導
体装置の製造工程における他の工程を利用することによ
り、特別に凹形状形成のための特別な工程を設ける必要
はないので、製造工程は増加しないことに特徴がある。
極の凹形状の形成に用いられる段差形状の形成は、半導
体装置の製造工程における他の工程を利用することによ
り、特別に凹形状形成のための特別な工程を設ける必要
はないので、製造工程は増加しないことに特徴がある。
【００１０】本発明の半導体装置の製造方法の実施例２
（図２）を以下に説明する。図２（ａ、ｂ、ｃ、ｄ）
は、本発明の半導体装置の製造方法の一例を主な工程ご
とに記した、半導体装置の断面図である。まず始めに図
２（ａ）において、半導体基板、例えばＮ型不純物もし
くはＰ型不純物を含んでいるシリコン単結晶基板を摂氏
１０００度の酸素雰囲気中でドライ酸化させることによ
って半導体基板１０１の上に薄い酸化膜を２０ｎｍ成長
させる。次にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ ｍｅｔｈｏｄ）法を用いて前述
の薄い酸化膜上に窒化シリコン膜を１６０ｎｍ堆積させ
る。この窒化シリコン膜に対してフォトリソグラフィー
とドライエッチング技術を適用して窒化シリコン膜１１
１を部分的に残す。この状態で基板を摂氏１０５０度の
水蒸気雰囲気中で酸化をおこなうことにより窒化シリコ
ン１１１に覆われていない領域の酸化が進み、ＬＯＣＯ
Ｓ段差１０３が形成される。窒化シリコン膜１１１は酸
化が終了した後、熱リン酸（摂氏１８０度）を用いて窒
化シリコン膜１１１を除去する。次に図２（ｂ）におい
て、半導体基板の全面に、例えば基板がＰ型半導体基板
であれば、Ｎ型不純物としてイオン化リンを加速電圧５
０ｋｅＶで１×１０15ｃｍ-2のドーズ量をイオン注入法
で半導体基板１０１に導入させる。不純物導入領域１０
２によってＰＮ接合が半導体基板中１０１に形成され、
逆方向バイアスをかけておくことでパッド電極からのリ
ーク電流を防止する事ができる。次にこのＬＯＣＯＳ段
差１０３の上に例えばタングステンシリサイド層などの
ゲート電極を形成するために、まずポリシリコンをＣＶ
Ｄ法をもちいて摂氏６２５度で１３０ｎｍ堆積させる。
次にポリシリコンの導電率を向上させるためオキシ塩化
リンのガス雰囲気中において摂氏８５０度でリンをポリ
シリコン中に気相拡散させる。次にスパッタ法を用いて
タングステンシリサイドを１３０ｎｍ蒸着させ、次にＣ
ＶＤ法を用いて酸化シリコン膜を１２０ｎｍ堆積しフォ
トリソグラフィーとドライエッチング技術を用いてゲー
ト電極配線１０４を形成する。次に図２（ｃ）におい
て、ゲート電極配線１０４の上にシリコン酸化膜等の層
間絶縁膜１０５をＣＶＤ法を用いて９００ｎｍ堆積させ
る。次にスパッタ法を用いてアルミニウム等の金属配線
層１０６を層間絶縁膜１０５上に５００ｎｍ蒸着させ
る。図２（ｄ）において第二層目のシリコン酸化膜など
の層間絶縁膜１０７をＣＶＤ法を用いて１０００ｎｍ堆
積し、フォトリソグラフィーとエッチング技術を用いて
段差形状の層間絶縁膜１０７を形成する。その上に第二
層目のアルミニウム等のパッド電極１０９をスパッタ法
を用いて７００ｎｍ蒸着させて、最後にシリコン窒化膜
やポリイミド等の回路保護膜１０８を全面に堆積、塗布
し、パッド電極１０９部分をフォトリソグラフィーとエ
ッチング技術を用いて開孔することにより図１のパッド
電極構造が完成する。以上述べた製造方法はいずれの工
程も全て他の半導体装置を作成する工程を用いて形成さ
れており、新たに段差形状を形成するための特別な工程
が必要でないところが本発明の特徴である。
（図２）を以下に説明する。図２（ａ、ｂ、ｃ、ｄ）
は、本発明の半導体装置の製造方法の一例を主な工程ご
とに記した、半導体装置の断面図である。まず始めに図
２（ａ）において、半導体基板、例えばＮ型不純物もし
くはＰ型不純物を含んでいるシリコン単結晶基板を摂氏
１０００度の酸素雰囲気中でドライ酸化させることによ
って半導体基板１０１の上に薄い酸化膜を２０ｎｍ成長
させる。次にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ ｍｅｔｈｏｄ）法を用いて前述
の薄い酸化膜上に窒化シリコン膜を１６０ｎｍ堆積させ
る。この窒化シリコン膜に対してフォトリソグラフィー
とドライエッチング技術を適用して窒化シリコン膜１１
１を部分的に残す。この状態で基板を摂氏１０５０度の
水蒸気雰囲気中で酸化をおこなうことにより窒化シリコ
ン１１１に覆われていない領域の酸化が進み、ＬＯＣＯ
Ｓ段差１０３が形成される。窒化シリコン膜１１１は酸
化が終了した後、熱リン酸（摂氏１８０度）を用いて窒
化シリコン膜１１１を除去する。次に図２（ｂ）におい
て、半導体基板の全面に、例えば基板がＰ型半導体基板
であれば、Ｎ型不純物としてイオン化リンを加速電圧５
０ｋｅＶで１×１０15ｃｍ-2のドーズ量をイオン注入法
で半導体基板１０１に導入させる。不純物導入領域１０
２によってＰＮ接合が半導体基板中１０１に形成され、
逆方向バイアスをかけておくことでパッド電極からのリ
ーク電流を防止する事ができる。次にこのＬＯＣＯＳ段
差１０３の上に例えばタングステンシリサイド層などの
ゲート電極を形成するために、まずポリシリコンをＣＶ
Ｄ法をもちいて摂氏６２５度で１３０ｎｍ堆積させる。
次にポリシリコンの導電率を向上させるためオキシ塩化
リンのガス雰囲気中において摂氏８５０度でリンをポリ
シリコン中に気相拡散させる。次にスパッタ法を用いて
タングステンシリサイドを１３０ｎｍ蒸着させ、次にＣ
ＶＤ法を用いて酸化シリコン膜を１２０ｎｍ堆積しフォ
トリソグラフィーとドライエッチング技術を用いてゲー
ト電極配線１０４を形成する。次に図２（ｃ）におい
て、ゲート電極配線１０４の上にシリコン酸化膜等の層
間絶縁膜１０５をＣＶＤ法を用いて９００ｎｍ堆積させ
る。次にスパッタ法を用いてアルミニウム等の金属配線
層１０６を層間絶縁膜１０５上に５００ｎｍ蒸着させ
る。図２（ｄ）において第二層目のシリコン酸化膜など
の層間絶縁膜１０７をＣＶＤ法を用いて１０００ｎｍ堆
積し、フォトリソグラフィーとエッチング技術を用いて
段差形状の層間絶縁膜１０７を形成する。その上に第二
層目のアルミニウム等のパッド電極１０９をスパッタ法
を用いて７００ｎｍ蒸着させて、最後にシリコン窒化膜
やポリイミド等の回路保護膜１０８を全面に堆積、塗布
し、パッド電極１０９部分をフォトリソグラフィーとエ
ッチング技術を用いて開孔することにより図１のパッド
電極構造が完成する。以上述べた製造方法はいずれの工
程も全て他の半導体装置を作成する工程を用いて形成さ
れており、新たに段差形状を形成するための特別な工程
が必要でないところが本発明の特徴である。
【００１１】図３は本発明の実施例３の断面図である。
図１に示した第１の実施例と異なる点は、パッド電極１
０９下の金属配線層が２層ではなく、層間絶縁膜１０５
と１０７の２層を重ねた構造で形成されており、第１の
実施例と比較してパッド電極と半導体基板間のリーク電
流量を減少させることができる。このように層間の段差
配置の組合せをを自由に組み合わせることができるた
め、様々な半導体装置の構造にも対応する事ができる。
なお本発明の説明に用いた実施例は、金属配線層が２層
の場合であったが、３層以上の多層の金属配線層を持つ
半導体装置においても同様に適用することができるのが
本発明の特徴である。
図１に示した第１の実施例と異なる点は、パッド電極１
０９下の金属配線層が２層ではなく、層間絶縁膜１０５
と１０７の２層を重ねた構造で形成されており、第１の
実施例と比較してパッド電極と半導体基板間のリーク電
流量を減少させることができる。このように層間の段差
配置の組合せをを自由に組み合わせることができるた
め、様々な半導体装置の構造にも対応する事ができる。
なお本発明の説明に用いた実施例は、金属配線層が２層
の場合であったが、３層以上の多層の金属配線層を持つ
半導体装置においても同様に適用することができるのが
本発明の特徴である。
【００１２】
【発明の効果】以上説明したように本発明は、半導体装
置の電極形状を凹状に形成することにより、金属細線の
圧着位置が自己整合的に電極の中央部に形成されるため
パッド電極からはみ出すことがなくなり、金属細線とパ
ッド電極との接続が完全となり信頼性が向上するという
効果がある。また凹形状の形成にはＬＯＣＯＳ段差やゲ
ート電極、層間絶縁膜、金属配線等の段差を利用するの
で凹形状を作るための特別な工程を増やす必要がなく従
来の半導体装置の製造工程で本発明の構造を形成するこ
とができ、工程数を削減する事ができる。
置の電極形状を凹状に形成することにより、金属細線の
圧着位置が自己整合的に電極の中央部に形成されるため
パッド電極からはみ出すことがなくなり、金属細線とパ
ッド電極との接続が完全となり信頼性が向上するという
効果がある。また凹形状の形成にはＬＯＣＯＳ段差やゲ
ート電極、層間絶縁膜、金属配線等の段差を利用するの
で凹形状を作るための特別な工程を増やす必要がなく従
来の半導体装置の製造工程で本発明の構造を形成するこ
とができ、工程数を削減する事ができる。
【図１】 本発明の半導体装置の実施例１の断面図と平
面図。
面図。
【図２】 本発明の半導体装置の実施例１の製造工程毎
の断面図。
の断面図。
【図３】 本発明の半導体装置の実施例２の断面図。
【図４】 従来の半導体装置の例１を示す主要断面図。
【図５】 従来の半導体装置の例２を示す主要断面図。
１０１ 半導体基板 １０２ イオン注入領域 １０３ ＬＯＣＯＳ段差 １０４ ゲート電極配線 １０５ 層間絶縁膜 １０６ 金属配線層 １０７ 層間絶縁膜 １０８ 回路保護膜 １０９ パッド電極 １１０ 金属細線 １１１ 窒化シリコン膜 ４０１ 半導体基板 ４０２ シリコン酸化膜 ４０３ アルミニウム膜 ４０４ 回路保護膜 ４０５ 金属細線 ５０１ 半導体基板 ５０２ シリコン酸化膜 ５０３ アルミニウム膜 ５０４ 回路保護膜 ５０５ 金属細線
Claims (3)
- 【請求項１】半導体装置のパッド電極構造において、半
導体基板上に形成された多層膜の横断面が凹形状を有す
るために、該多層膜構造の構成要素に少なくともＬＯＣ
ＯＳ、ゲート電極膜、層間絶縁膜、配線金属膜を含み、
該多層膜構成要素をパッド電極外周部に配置することを
特徴とする半導体装置のパッド電極構造。 - 【請求項２】請求項１記載の半導体装置のパッド電極構
造において、第１導電型の半導体基板上に、第２導電型
の拡散層が形成されてなり、該第２導電型の拡散層上
に、絶縁膜を介在させた第１導電型の配線層が形成され
てなり、パッド電極は、該第１導電型配線層上に形成さ
れた絶縁膜を介在させて配置されてなることを特徴とす
る半導体装置のパッド電極構造。 - 【請求項３】請求項１記載の半導体装置のパッド電極製
造方法において、半導体基板上に少なくとも、選択酸化
する工程と素子領域の一部半導体基板中にイオン注入す
る工程と、少なくともゲート電極膜を堆積しフォトエッ
チする工程と、該ゲート電極膜上に少なくとも絶縁膜を
堆積させてフォトエッチする工程と、少なくとも導電膜
を堆積させてフォトエッチする工程と、回路保護膜を堆
積しフォトエッチする工程を含んでいることを特徴とす
る半導体装置のパッド電極製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234480A JPH0982747A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置のパッド電極構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234480A JPH0982747A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置のパッド電極構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982747A true JPH0982747A (ja) | 1997-03-28 |
Family
ID=16971685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234480A Pending JPH0982747A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置のパッド電極構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982747A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285734B2 (en) | 2003-04-28 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Circuit board and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| JP2008294159A (ja) * | 2007-05-23 | 2008-12-04 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| US7547976B2 (en) | 2004-04-30 | 2009-06-16 | Nec Electronics Corporation | Electrode pad arrangement with open side for waste removal |
| US8083528B2 (en) | 2007-03-29 | 2011-12-27 | Fujitsu Limited | Connector, electronic device, and method of manufacturing electronic device |
-
1995
- 1995-09-12 JP JP7234480A patent/JPH0982747A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285734B2 (en) | 2003-04-28 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Circuit board and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| US7288729B2 (en) | 2003-04-28 | 2007-10-30 | Matsushita Electric Industrial Co., Ltd. | Circuit board and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| US7294532B2 (en) | 2003-04-28 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| US7547976B2 (en) | 2004-04-30 | 2009-06-16 | Nec Electronics Corporation | Electrode pad arrangement with open side for waste removal |
| US8089165B2 (en) | 2004-04-30 | 2012-01-03 | Renesas Electronics Corporation | Device comprising electrode pad |
| US8083528B2 (en) | 2007-03-29 | 2011-12-27 | Fujitsu Limited | Connector, electronic device, and method of manufacturing electronic device |
| JP2008294159A (ja) * | 2007-05-23 | 2008-12-04 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
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