JPS6140133B2 - - Google Patents
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- Publication number
- JPS6140133B2 JPS6140133B2 JP52106588A JP10658877A JPS6140133B2 JP S6140133 B2 JPS6140133 B2 JP S6140133B2 JP 52106588 A JP52106588 A JP 52106588A JP 10658877 A JP10658877 A JP 10658877A JP S6140133 B2 JPS6140133 B2 JP S6140133B2
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- JP
- Japan
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- polysilicon layer
- insulating film
- conductivity type
- semiconductor
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
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- 229920005591 polysilicon Polymers 0.000 claims description 43
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- 239000010410 layer Substances 0.000 claims 7
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Description
【発明の詳細な説明】
この発明は半導体装置において半導体基板上の
ポリシリコン層と基板の他の半導体領域とのコン
タクトを得る構造に関し、半導体集積回路全般を
対象とする。
ポリシリコン層と基板の他の半導体領域とのコン
タクトを得る構造に関し、半導体集積回路全般を
対象とする。
例えばポリシリコン２層配線プロセスにより構
成される半導体メモリセルにおいてはポリシリコ
ン層は半導体基板上に第１のゲート絶縁膜を介し
て配設した第１のポリシリコンゲートとして使用
され、このポリシリコン層と基板の他の層、例え
ばソース・ドレイン領域とをコンタクトさせる場
合、アルミニウムを介してコンタクトをとるのが
普通である。例えば第１図に示すように、ｐ型シ
リコン基板１において、選択酸化によりフイルド
絶縁層２を形成し、アクテイブ領域となる基板表
面に第１ゲート酸化膜３を介して第１のポリシリ
コン層４を形成し、この上を第２ゲート絶縁膜５
で覆つてから、基板にn+型拡散によるソース
（ドレイン）領域６と前記第１のポリシリコン層
４とを電気的に接続する場合、表面にPSG（リン
酸化物・シリコン・ガラス）膜７で覆い、この
PSG膜７と第２ゲート絶縁膜５とに共通個所で貫
通する孔Ｈ，H2及びソース領域上のPSG膜に孔
H3をあけて第１ポリシリコン層４とソース領域
６とに露出した状態でアルミニウム膜８を蒸着形
成していた。このような構造には必ず２個所のコ
ンタクト孔が必要であり、しかもアルミニウムが
必要であるため、このコンタクトの上にさらにア
ルミニウム配線を重ねて形成することは不可能で
あり、高集積化や複雑な配線の回路の形成には適
合しない欠点があつた。
成される半導体メモリセルにおいてはポリシリコ
ン層は半導体基板上に第１のゲート絶縁膜を介し
て配設した第１のポリシリコンゲートとして使用
され、このポリシリコン層と基板の他の層、例え
ばソース・ドレイン領域とをコンタクトさせる場
合、アルミニウムを介してコンタクトをとるのが
普通である。例えば第１図に示すように、ｐ型シ
リコン基板１において、選択酸化によりフイルド
絶縁層２を形成し、アクテイブ領域となる基板表
面に第１ゲート酸化膜３を介して第１のポリシリ
コン層４を形成し、この上を第２ゲート絶縁膜５
で覆つてから、基板にn+型拡散によるソース
（ドレイン）領域６と前記第１のポリシリコン層
４とを電気的に接続する場合、表面にPSG（リン
酸化物・シリコン・ガラス）膜７で覆い、この
PSG膜７と第２ゲート絶縁膜５とに共通個所で貫
通する孔Ｈ，H2及びソース領域上のPSG膜に孔
H3をあけて第１ポリシリコン層４とソース領域
６とに露出した状態でアルミニウム膜８を蒸着形
成していた。このような構造には必ず２個所のコ
ンタクト孔が必要であり、しかもアルミニウムが
必要であるため、このコンタクトの上にさらにア
ルミニウム配線を重ねて形成することは不可能で
あり、高集積化や複雑な配線の回路の形成には適
合しない欠点があつた。
本願発明者は前記欠点にかんがみ、第１ポリシ
リコン層と基板の拡散層とのコンタクトをとるに
はアルミニウムに限らず、第２のポリシリコン層
を形成してこれを利用すれば可能であることに着
目した。しかも第２ポリシリコン層を介してコン
タクトをとると、第１ポリシリコン層上の第２ゲ
ート酸化膜と拡散層上に成長した薄い酸化膜とを
１回のホトエツチ工程で孔あけを行えばよく、
PSG膜の孔あけのためのホトエツチ工程が不要と
なり、コンタクトの構造が簡単になる。また、コ
ンタクトのためにアルミニウムを使用しないか
ら、コンタクトの上にアルミニウム配線を施すこ
とも可能である。これらの見地からこの発明がな
された。
リコン層と基板の拡散層とのコンタクトをとるに
はアルミニウムに限らず、第２のポリシリコン層
を形成してこれを利用すれば可能であることに着
目した。しかも第２ポリシリコン層を介してコン
タクトをとると、第１ポリシリコン層上の第２ゲ
ート酸化膜と拡散層上に成長した薄い酸化膜とを
１回のホトエツチ工程で孔あけを行えばよく、
PSG膜の孔あけのためのホトエツチ工程が不要と
なり、コンタクトの構造が簡単になる。また、コ
ンタクトのためにアルミニウムを使用しないか
ら、コンタクトの上にアルミニウム配線を施すこ
とも可能である。これらの見地からこの発明がな
された。
したがつてこの発明の目的は第２ポリシリコン
層を使用し工程数を増やすことなく、第１ポリシ
リコン層と基板との間のコンタクトを図り、また
アルミニウム配線の自由度を増し、高密度化した
集積回路を提供することにある。
層を使用し工程数を増やすことなく、第１ポリシ
リコン層と基板との間のコンタクトを図り、また
アルミニウム配線の自由度を増し、高密度化した
集積回路を提供することにある。
上記目的を達成するための発明の好ましい実施
形態は第２図を参照し、ｐ型シリコン半導体基板
１上に形成された第１のゲート酸化膜３と、この
ゲート酸化膜３上に形成された第１のポリシリコ
ン層４と、第１のポリシリコン層の上に形成され
た第２のゲート酸化膜５と、前記半導体基板に形
成されたn+型ソース（ドレイン）領域６及び、
上記第１のポリシリコン層４とn+型ソース領域
との間を接続するようにこれらの上に形成された
第２のポリシリコン層９とから成る半導体装置で
あることを特徴とする。
形態は第２図を参照し、ｐ型シリコン半導体基板
１上に形成された第１のゲート酸化膜３と、この
ゲート酸化膜３上に形成された第１のポリシリコ
ン層４と、第１のポリシリコン層の上に形成され
た第２のゲート酸化膜５と、前記半導体基板に形
成されたn+型ソース（ドレイン）領域６及び、
上記第１のポリシリコン層４とn+型ソース領域
との間を接続するようにこれらの上に形成された
第２のポリシリコン層９とから成る半導体装置で
あることを特徴とする。
上記の半導体装置を製造するには、例えば第４
図ａ〜ｅを参照し、次のような工程で行われる。
図ａ〜ｅを参照し、次のような工程で行われる。
(a) ｐ型シリコン結晶基板１に対して公知の選択
酸化技術により厚いフイルド酸化膜２を形成す
る。この後、マスクを取除いて熱酸化による第
１のゲート酸化膜３を形成し、次いでリン等の
不純物ドープした第１のポリシリコン層４を形
成する。なお前記フイルド酸化膜の形成に先立
つて基板のフイルド領域にボロン等のｐ型不純
物をデポジシヨンしておくことにより選択酸化
時にp+型埋込層１０が形成される。
酸化技術により厚いフイルド酸化膜２を形成す
る。この後、マスクを取除いて熱酸化による第
１のゲート酸化膜３を形成し、次いでリン等の
不純物ドープした第１のポリシリコン層４を形
成する。なお前記フイルド酸化膜の形成に先立
つて基板のフイルド領域にボロン等のｐ型不純
物をデポジシヨンしておくことにより選択酸化
時にp+型埋込層１０が形成される。
(b) ホトエツチング技術によりゲート酸化膜３と
ポリシリコン層４の一部を取除いた後に熱酸化
による第２のゲート酸化膜５を全面に形成す
る。
ポリシリコン層４の一部を取除いた後に熱酸化
による第２のゲート酸化膜５を全面に形成す
る。
(c) ホトエツチングにより上記第２ゲート酸化膜
の一部を取除いたスルーホールTHを形成す
る。この場合、基板の一部と同時に第１ポリシ
リコン層の一部が露出するようにする。然る後
にリンをデポ、拡散することでｐ型基板にn+
領域（ソース、ドレイン）６を形成する。
の一部を取除いたスルーホールTHを形成す
る。この場合、基板の一部と同時に第１ポリシ
リコン層の一部が露出するようにする。然る後
にリンをデポ、拡散することでｐ型基板にn+
領域（ソース、ドレイン）６を形成する。
(d) 全面に第２のポリシリコン層９を形成し、第
１のポリシリコン層４とn+型拡散領域６とに
それぞれオーミツクコンタクトし両者を接続す
る。
１のポリシリコン層４とn+型拡散領域６とに
それぞれオーミツクコンタクトし両者を接続す
る。
(e) ホトエツチングにより第２のポリシリコン層
の不要部を除去してポリシリコン配線を形成、
PSG（リン・シリケート・ガラス）膜１１を形
成し、コンタクトホール形成、さらにアルミニ
ウム膜よりなる上部配線１２を形成する。
の不要部を除去してポリシリコン配線を形成、
PSG（リン・シリケート・ガラス）膜１１を形
成し、コンタクトホール形成、さらにアルミニ
ウム膜よりなる上部配線１２を形成する。
以上の構成によれば、従来のポリシリコン２層
配線の工程をそのまま適用し、工程の追加、変更
がなく、特に第２ゲート酸化膜のコンタクトホー
ルとPSG膜のスルーホールとのマスク合せのため
の精度をきびしくする必要がないので製造が容易
となつた。又、第２ポリシリコン層によりコンタ
クトをとるためその上に形成するアルミニウム配
線の自由度が増し高密度化が可能となつた。
配線の工程をそのまま適用し、工程の追加、変更
がなく、特に第２ゲート酸化膜のコンタクトホー
ルとPSG膜のスルーホールとのマスク合せのため
の精度をきびしくする必要がないので製造が容易
となつた。又、第２ポリシリコン層によりコンタ
クトをとるためその上に形成するアルミニウム配
線の自由度が増し高密度化が可能となつた。
第３図はこの発明をメモリセルに応用した場合
の具体例である。
の具体例である。
同図において１点鎖線に囲まれた部分Ｌは第４
図の(a)工程で形成されたアクテイブ領域、細い実
線に囲まれた部分４は第１ポリシリコン層、破線
で囲まれた部分Ｌは第４図の(c)工程で形成された
スルーホール（TH）で、このTHとＬが重な
り、ポリシリコン層４のかからない部分がn+型
拡散層６となる。太線で囲む部分は第２ポリシリ
コン層５で、これと上記第１ポリシリコン層４、
拡散層６との重なる部分がコンタクト部として互
いに方向の異なるハツチングで示してある。この
場合、メモリセル端部のリフレツシユ対策用とし
て第１ポリシリコン層４で形成されたＶDDプレー
トをメモリセルの端部で拡散層とコンタクトさせ
ている。これによつて第１ポリシリコン層と拡散
層が同電位となる。
図の(a)工程で形成されたアクテイブ領域、細い実
線に囲まれた部分４は第１ポリシリコン層、破線
で囲まれた部分Ｌは第４図の(c)工程で形成された
スルーホール（TH）で、このTHとＬが重な
り、ポリシリコン層４のかからない部分がn+型
拡散層６となる。太線で囲む部分は第２ポリシリ
コン層５で、これと上記第１ポリシリコン層４、
拡散層６との重なる部分がコンタクト部として互
いに方向の異なるハツチングで示してある。この
場合、メモリセル端部のリフレツシユ対策用とし
て第１ポリシリコン層４で形成されたＶDDプレー
トをメモリセルの端部で拡散層とコンタクトさせ
ている。これによつて第１ポリシリコン層と拡散
層が同電位となる。
この発明は前記実施例に限定されることなく、
MOSLSI全般に応用できるものである。
MOSLSI全般に応用できるものである。
第１図はポリシリコン層と拡散層とのコンタク
ト構造の例を示す断面図、第２図は本発明による
コンタクト構造の例を示す断面図、第３図は第２
図に対応する平面図である。第４図ａ〜ｅは本発
明によるコンタクト構造を有する半導体装置の製
造工程を示す工程断面図である。 １……ｐ型シリコン基板、２……選択酸化膜、
３……第１ゲート酸化膜、４……第１ポリシリコ
ン層、５……第２ゲート酸化膜、６……n+型拡
散層、７……PSG膜、８……アルミニウム配線、
９……第２ポリシリコン層、１０……p+型埋込
層、１１……PSG膜、１２……アルミニウム配
線。
ト構造の例を示す断面図、第２図は本発明による
コンタクト構造の例を示す断面図、第３図は第２
図に対応する平面図である。第４図ａ〜ｅは本発
明によるコンタクト構造を有する半導体装置の製
造工程を示す工程断面図である。 １……ｐ型シリコン基板、２……選択酸化膜、
３……第１ゲート酸化膜、４……第１ポリシリコ
ン層、５……第２ゲート酸化膜、６……n+型拡
散層、７……PSG膜、８……アルミニウム配線、
９……第２ポリシリコン層、１０……p+型埋込
層、１１……PSG膜、１２……アルミニウム配
線。
Claims (1)
- １ 第１導電型の半導体領域を有する半導体母体
と、前記半導体母体表面の所定領域を囲むように
前記表面に選択的に形成されたフイールド絶縁膜
と、前記所定領域上に前記フイールド絶縁膜から
延在するように選択的に形成された前記フイール
ド絶縁膜よりも薄い絶縁膜と、前記フイールド絶
縁膜上から前記薄い絶縁膜上に延在し前記薄い絶
縁膜上で終端する第１のポリシリコン層と、前記
第１のポリシリコン層及びその下の薄い絶縁膜と
に整合されるように前記第１導電型の半導体領域
に形成された第２導電型の半導体領域と、前記薄
い絶縁膜上の前記第１のポリシリコン層の端部を
露出するように前記第１のポリシリコン層上に形
成された層間絶縁膜と、前記層間絶縁膜上から前
記露出された第１のポリシリコン層端部上及び前
記第２導電型の半導体領域上に延在して前記第１
のポリシリコン層端部と前記第２導電型の半導体
領域とを接続する第２のポリシリコン層とを有す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10658877A JPS5440580A (en) | 1977-09-07 | 1977-09-07 | Wiring contact structure of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10658877A JPS5440580A (en) | 1977-09-07 | 1977-09-07 | Wiring contact structure of semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4912584A Division JPS59197153A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5440580A JPS5440580A (en) | 1979-03-30 |
| JPS6140133B2 true JPS6140133B2 (ja) | 1986-09-08 |
Family
ID=14437342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10658877A Granted JPS5440580A (en) | 1977-09-07 | 1977-09-07 | Wiring contact structure of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5440580A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
| JPH0821685B2 (ja) * | 1988-02-26 | 1996-03-04 | 株式会社東芝 | 半導体メモリの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999213A (en) * | 1972-04-14 | 1976-12-21 | U.S. Philips Corporation | Semiconductor device and method of manufacturing the device |
-
1977
- 1977-09-07 JP JP10658877A patent/JPS5440580A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999213A (en) * | 1972-04-14 | 1976-12-21 | U.S. Philips Corporation | Semiconductor device and method of manufacturing the device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5440580A (en) | 1979-03-30 |
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