JPS6141138B2 - - Google Patents
Info
- Publication number
- JPS6141138B2 JPS6141138B2 JP4912584A JP4912584A JPS6141138B2 JP S6141138 B2 JPS6141138 B2 JP S6141138B2 JP 4912584 A JP4912584 A JP 4912584A JP 4912584 A JP4912584 A JP 4912584A JP S6141138 B2 JPS6141138 B2 JP S6141138B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- polysilicon layer
- layer
- region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 38
- 229920005591 polysilicon Polymers 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 6
- 239000004020 conductor Substances 0.000 claims 4
- 239000011229 interlayer Substances 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- YWFYJCZTOMURIU-UHFFFAOYSA-N [Si].O=[P] Chemical compound [Si].O=[P] YWFYJCZTOMURIU-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置において半導体基板上の
ポリシリコン層と基板の他の半導体領域とのコン
タクトを得る方法に関する。
ポリシリコン層と基板の他の半導体領域とのコン
タクトを得る方法に関する。
例えばポリシリコン２層配線プロセスにより構
成される半導体メモリセルにおいてはポリシコン
層は半導体基板上に第１のゲート絶縁膜を介して
配設した第１のポリシリコンゲートとして使用さ
れ、このポリシリコン層と基板の他の層、例えば
ソース・ドレイン領域とをコンタクトさせる場
合、アルミニウムを介してコンタクトをとるのが
普通である。例えば第１図に示すように、ｐ型シ
リコン基板１において、選択酸化によりフイルド
絶縁層２を形成し、アクテイブ領域となる基板表
面に第１ゲート酸化膜３を介して第１のポリシリ
コン層４を形成し、この上を第２ゲート絶縁膜５
で覆つてから、基板にn+型拡散によるソース
（ドレイン）領域６と前記第１のポリシリコン層
４とを電気的に接続する場合、表面にPSG（リン
酸化物・シリコン・ガラス）膜７を覆い、この
PSG膜７と第２ゲート絶縁膜５とに共通箇所で貫
通する孔Ｈ，H2及びソース領域上のPSG膜に孔
H3をあけて第１ポリシリコン層４とソース領域
６とを露出した状態でアルミニウム膜８を蒸着形
成していた。このような構造には必ず２個所のコ
ンタクト孔が必要であり、しかもアルミニウムが
必要であるため、このコンタクトの上にさらにア
ルミニウム配線を重ねて形成することは不可能で
あり、高集積化や複雑な配線の回路の形成には適
合しない欠点があつた。
成される半導体メモリセルにおいてはポリシコン
層は半導体基板上に第１のゲート絶縁膜を介して
配設した第１のポリシリコンゲートとして使用さ
れ、このポリシリコン層と基板の他の層、例えば
ソース・ドレイン領域とをコンタクトさせる場
合、アルミニウムを介してコンタクトをとるのが
普通である。例えば第１図に示すように、ｐ型シ
リコン基板１において、選択酸化によりフイルド
絶縁層２を形成し、アクテイブ領域となる基板表
面に第１ゲート酸化膜３を介して第１のポリシリ
コン層４を形成し、この上を第２ゲート絶縁膜５
で覆つてから、基板にn+型拡散によるソース
（ドレイン）領域６と前記第１のポリシリコン層
４とを電気的に接続する場合、表面にPSG（リン
酸化物・シリコン・ガラス）膜７を覆い、この
PSG膜７と第２ゲート絶縁膜５とに共通箇所で貫
通する孔Ｈ，H2及びソース領域上のPSG膜に孔
H3をあけて第１ポリシリコン層４とソース領域
６とを露出した状態でアルミニウム膜８を蒸着形
成していた。このような構造には必ず２個所のコ
ンタクト孔が必要であり、しかもアルミニウムが
必要であるため、このコンタクトの上にさらにア
ルミニウム配線を重ねて形成することは不可能で
あり、高集積化や複雑な配線の回路の形成には適
合しない欠点があつた。
本願発明者は前記欠点にかんがみ、第１ポリシ
リコン層と基板の拡散層とのコンタクトをとるに
はアルミニウムに限らず、第２のポリシリコン層
を形成してこれを利用すれば可能であることに着
目した。しかも第２ポリシリコン層を介してコン
タクトをとると、第１ポリシリコン層上の第２ゲ
ート酸化膜を拡散層上に成長した薄い酸化膜とを
１回のホトエツチ工程で孔あけを行えばよくPSG
膜の孔あけのためのホトエツチ工程が不要とな
り、コンタクトの構造が簡単になる。また、コン
タクトのためにアルミニウムを使用しないから、
コンタクトの上にアルミニウム配線を施すことも
可能である。これらの見地からこの発明がなされ
た。
リコン層と基板の拡散層とのコンタクトをとるに
はアルミニウムに限らず、第２のポリシリコン層
を形成してこれを利用すれば可能であることに着
目した。しかも第２ポリシリコン層を介してコン
タクトをとると、第１ポリシリコン層上の第２ゲ
ート酸化膜を拡散層上に成長した薄い酸化膜とを
１回のホトエツチ工程で孔あけを行えばよくPSG
膜の孔あけのためのホトエツチ工程が不要とな
り、コンタクトの構造が簡単になる。また、コン
タクトのためにアルミニウムを使用しないから、
コンタクトの上にアルミニウム配線を施すことも
可能である。これらの見地からこの発明がなされ
た。
したがつてこの発明の目的は第２ポリシリコン
層を使用し工程数を増やすことなく、第１ポリシ
リコン層と基板との間のコンタクトを図り、また
アルミニウム配線の自由度を増し、高密度化した
集積回路を提供することにある。
層を使用し工程数を増やすことなく、第１ポリシ
リコン層と基板との間のコンタクトを図り、また
アルミニウム配線の自由度を増し、高密度化した
集積回路を提供することにある。
上記目的を達成するための発明の一実施例は第
２図を参照し、ｐ型シリコン半導体基板１上に形
成された第１のゲート酸化膜３と、このゲート酸
化膜３上に形成された第１のポリシリコン層４
と、第１のポリシリコン層の上に形成された第２
のゲート酸化膜５と、前記半導体基板に形成され
たn+型ソース（ドレイン）領域６及び、上記第
１のポリシリコン層４とn+型ソース領域との間
を接続するようにこれらの上に形成された第２の
ポリシリコン層９とから成る半導体装置の製法で
ある。
２図を参照し、ｐ型シリコン半導体基板１上に形
成された第１のゲート酸化膜３と、このゲート酸
化膜３上に形成された第１のポリシリコン層４
と、第１のポリシリコン層の上に形成された第２
のゲート酸化膜５と、前記半導体基板に形成され
たn+型ソース（ドレイン）領域６及び、上記第
１のポリシリコン層４とn+型ソース領域との間
を接続するようにこれらの上に形成された第２の
ポリシリコン層９とから成る半導体装置の製法で
ある。
上記の半導体装置を製造するには、例えば第４
図ａ〜ｅを参照し、次のような工程で行われる。
図ａ〜ｅを参照し、次のような工程で行われる。
(a) ｐ型シリコン結晶基板１に対して公知の選択
酸化技術により厚いフイルド酸化膜２を形成す
る。この後、マスクを取除いて熱酸化による第
１のゲート酸化膜３を形成し、次いでリン等の
不純物ドープした第１のポリシリコン層４を形
成する。なお前記フイルド酸化膜の形成に先立
つて基板のフイルド領域にポロン等のｐ型不純
物をデポジシヨンしておくことにより選択酸化
時にp+型埋込層１０が形成される。
酸化技術により厚いフイルド酸化膜２を形成す
る。この後、マスクを取除いて熱酸化による第
１のゲート酸化膜３を形成し、次いでリン等の
不純物ドープした第１のポリシリコン層４を形
成する。なお前記フイルド酸化膜の形成に先立
つて基板のフイルド領域にポロン等のｐ型不純
物をデポジシヨンしておくことにより選択酸化
時にp+型埋込層１０が形成される。
(b) ホトエツチング技術によりゲート酸化膜３と
ポリシリコン層４の一部を取除いた後に熱酸化
による第２のゲート酸化膜５を全面に形成す
る。
ポリシリコン層４の一部を取除いた後に熱酸化
による第２のゲート酸化膜５を全面に形成す
る。
(c) ホトエツチングにより上記第２ゲート酸化膜
の一部を取除いたスルーホールTHを形成す
る。この場合、基板の一部と同時に第１ポリシ
リコン層の一部が露出するようにする。然る後
にリンをデポ，拡散することでｐ型基板にn+
型領域（ソース，ドレイン）６を形成する (d) 全面に第２のポリシリコン層９を形成し、第
１のポリシリコン層４とn+型拡散領域６とに
それぞれオーミツクコンタクトし両者を接続す
る。
の一部を取除いたスルーホールTHを形成す
る。この場合、基板の一部と同時に第１ポリシ
リコン層の一部が露出するようにする。然る後
にリンをデポ，拡散することでｐ型基板にn+
型領域（ソース，ドレイン）６を形成する (d) 全面に第２のポリシリコン層９を形成し、第
１のポリシリコン層４とn+型拡散領域６とに
それぞれオーミツクコンタクトし両者を接続す
る。
(e) ホトエツチングにより第２のポリシリコン層
の不要部を除去してポリシリコン配線を形成、
PSG（リン・シリケート・ガラス）膜１１を形
成し、コンタクトホール形成、さらにアルミニ
ウム膜よりなる上部配線１２を形成する。
の不要部を除去してポリシリコン配線を形成、
PSG（リン・シリケート・ガラス）膜１１を形
成し、コンタクトホール形成、さらにアルミニ
ウム膜よりなる上部配線１２を形成する。
以上の構成によれば、従来のポリシリコン２層
配線の工程をそのまま適用し、工程の追加，変更
がなく、特に第２ゲート酸化膜のコンタクトホー
ルとPSG膜のスルーホールとのマスク合せのため
の精度をきびしくする必要がないので製造が容易
となつた。又、第２ポリシリコン層によりコンタ
クトをとるためその上に形成するアルミニウム配
線の自由度が増し高密度化が可能となつた。
配線の工程をそのまま適用し、工程の追加，変更
がなく、特に第２ゲート酸化膜のコンタクトホー
ルとPSG膜のスルーホールとのマスク合せのため
の精度をきびしくする必要がないので製造が容易
となつた。又、第２ポリシリコン層によりコンタ
クトをとるためその上に形成するアルミニウム配
線の自由度が増し高密度化が可能となつた。
第３図はこの発明をメモリセルに応用した場合
の具体例である。
の具体例である。
同図において１点鎖線に囲まれた部分Ｌは第４
図のａ工程で形成されたアクテイブ領域、細い実
線に囲まれた部分４は第１ポリシリコン層、波線
で囲まれた部分Ｌは第４図のｃ工程で形成された
スルーホール（TH）で、このTHとＬが重な
り、ポリシリコン層４のかからない部分がn+型
拡散層６となる。太線で励む部分は第２ポリシリ
コン層５で、これと上記第１ポリシリコン層４，
拡散層６との重なる部分がコンタクト部として互
いに方向の異なるハツチングで示してある。この
場合メモリセル端部のリフレツシユ対策用として
第１ポリシリコン層４で形成されたＶDDプレート
をメモリセルの端部で拡散層とコンタクトさせて
いる。これによつて第１のポリシリコン層と拡散
層が同電位となる。
図のａ工程で形成されたアクテイブ領域、細い実
線に囲まれた部分４は第１ポリシリコン層、波線
で囲まれた部分Ｌは第４図のｃ工程で形成された
スルーホール（TH）で、このTHとＬが重な
り、ポリシリコン層４のかからない部分がn+型
拡散層６となる。太線で励む部分は第２ポリシリ
コン層５で、これと上記第１ポリシリコン層４，
拡散層６との重なる部分がコンタクト部として互
いに方向の異なるハツチングで示してある。この
場合メモリセル端部のリフレツシユ対策用として
第１ポリシリコン層４で形成されたＶDDプレート
をメモリセルの端部で拡散層とコンタクトさせて
いる。これによつて第１のポリシリコン層と拡散
層が同電位となる。
この発明は前記実施例に限定されることなく、
MOSLSI全般に応用できるものである。
MOSLSI全般に応用できるものである。
第１図はポリシリコン層と拡散層とのコンタク
ト構造の例を示す断面図、第２図は本発明による
コンタクト構造の例を示す断面図、第３図は第２
図に対応する平面図である。第４図ａ〜ｅは本発
明による半導体装置の製造工程を示す工程断面図
である。 １……ｐ型シリコン基板、２……選択酸化膜、
３……第１ゲート酸化膜、４……第１ポリシリコ
ン層、５……第２ゲート酸化膜、６……n+型散
層、７……PSG膜、８……アルミニウム配線、９
……第２ポリシリコン層、１０……p+型埋込
層、１１……PSG膜、１２……アルミニウム配
線。
ト構造の例を示す断面図、第２図は本発明による
コンタクト構造の例を示す断面図、第３図は第２
図に対応する平面図である。第４図ａ〜ｅは本発
明による半導体装置の製造工程を示す工程断面図
である。 １……ｐ型シリコン基板、２……選択酸化膜、
３……第１ゲート酸化膜、４……第１ポリシリコ
ン層、５……第２ゲート酸化膜、６……n+型散
層、７……PSG膜、８……アルミニウム配線、９
……第２ポリシリコン層、１０……p+型埋込
層、１１……PSG膜、１２……アルミニウム配
線。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体領域を有する半導体母体
表面の所定領域を規定するように前記表面にフイ
ールド絶縁膜を選択的に形成する工程、 前記所定領域表面に前記フイールド絶縁膜より
延在する前記フイールド絶縁膜より薄い絶縁膜を
介して前記フイールド絶縁膜上より前記所定領域
表面上に選択的に延在する第１の導体層を形成す
る工程、 前記第１の導体層及びその下の前記薄い絶縁膜
をマスクにして前記所定領域に第２導電型の不純
物を導入して第２導電型の半導体領域を選択的に
形成する工程、 前記第１の導体層端部を露出する層間絶縁膜を
介して前記第１の導体層上に形成されるとともに
前記露出された第１の導体層端部及び前記半導体
領域に接続するポリシリコン層からなる第２の導
体層を形成する工程、 を有することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4912584A JPS59197153A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4912584A JPS59197153A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10658877A Division JPS5440580A (en) | 1977-09-07 | 1977-09-07 | Wiring contact structure of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59197153A JPS59197153A (ja) | 1984-11-08 |
| JPS6141138B2 true JPS6141138B2 (ja) | 1986-09-12 |
Family
ID=12822340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4912584A Granted JPS59197153A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330856U (ja) * | 1986-08-12 | 1988-02-29 |
-
1984
- 1984-03-16 JP JP4912584A patent/JPS59197153A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330856U (ja) * | 1986-08-12 | 1988-02-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59197153A (ja) | 1984-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6321351B2 (ja) | ||
| JPS58139468A (ja) | 半導体装置およびその製造方法 | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| US3849270A (en) | Process of manufacturing semiconductor devices | |
| US3942241A (en) | Semiconductor devices and methods of manufacturing same | |
| JPH0279462A (ja) | 半導体記憶装置 | |
| JPS6141138B2 (ja) | ||
| JPS6140133B2 (ja) | ||
| JPS63184360A (ja) | 半導体記憶装置とその製造方法 | |
| JPH03263330A (ja) | 半導体装置 | |
| JPS5951143B2 (ja) | Ｍｉｓ形半導体装置 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JP2000077678A (ja) | 半導体素子とその製造方法 | |
| US5221634A (en) | Method of making semiconductor device employing self diffusion of dopant from contact member for augmenting electrical connection to doped region in substrate | |
| JPH02192724A (ja) | 半導体装置およびその製造方法 | |
| JPS60148147A (ja) | 半導体装置 | |
| JPS613441A (ja) | 半導体装置 | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JPH023303B2 (ja) | ||
| JPH0518259B2 (ja) | ||
| JPS6120141B2 (ja) | ||
| JPH021942A (ja) | 半導体装置およびその製造方法 | |
| JPS60121769A (ja) | Ｍｉｓ半導体装置の製法 | |
| JPH03112151A (ja) | 能動層積層素子 |