JPH0358449A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0358449A
JPH0358449A JP19256989A JP19256989A JPH0358449A JP H0358449 A JPH0358449 A JP H0358449A JP 19256989 A JP19256989 A JP 19256989A JP 19256989 A JP19256989 A JP 19256989A JP H0358449 A JPH0358449 A JP H0358449A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、半導体装置及びその製造方法に関するもので
、特に半導体基板上にトランジスタのゲート電極と直接
接続されている第1の金属配線と第1の金属配線と接続
される第2の金属配線を有する構造の半導体装置に使用
されるものである.(従来の技術) この種半導体装置は、第4図及び第5図に示される構造
のものが一般に知られている.第4図は、第5図のB−
B’断面図であり、第5図は.平面図である.半導体基
板10には通常100n一以上の厚い素子分離用のフィ
ールド酸化膜1とこれにより薄いゲート酸化膜2が熱酸
化法などによって形成されている.このゲート酸化膜2
上には、例えば、多結晶シリコンなどからなるゲート電
極3が被着している.ゲート電極3は一部フィールド酸
化膜1にも延在している。これら酸化膜1.2及びゲー
ト電極3には.BPSGやPSGなどからなる第1の層
間絶縁層7がCVD法などによって形或されている。こ
の第1の層間絶縁層7の上には、アルミニウム等からな
る第1の金属配線5が被着されており、この第1の金属
舵線5は、第1の層間絶縁層7のコンタクト孔を通して
,ゲート電極3と接続し、両者間にコンタクト4を形或
している。さらに、半導体基板10全面にはC V I
)PSG等のような第2の層間絶縁層8が被着されてお
り、第1の金属配線5と露出している第1の眉間絶縁層
7とを覆っている。第2の層間絶縁層8には,コンタク
ト孔が形成され,ここを通して第2の層間絶縁層8上の
第2の金属配線6と第1の金属配線5とが接続されてお
り、両者はここでコンタクト9を形或している。
(発明が解決しようとする課題) 従来、この第1の金属配線5と第2の金属配線6との接
続については、とくに検討されておらず、両者が確実に
電気的接続がなされていれば、よしとしており、両者の
コンタクト9はかなり余裕をもって広い面積にしていた
ところで、金属配線は通常アルミニウムなどを蒸着技術
などを用いて形或していたが,アルミニウムは酸化し易
く,すぐ100入程度のアルミナ(AI2203)など
が形成されてしまうので、直接第2の金属配線を第1の
金属配線に接続したのでは接触抵抗が増大して半導体装
置自体の特性が劣化してしまう.そこで,これまでは、
露出したコンタクト孔内の第1の金属配線を、第2の金
属配線に接続する前にエッチングしてこの表面層を除去
していた.この場合、スパッタリング技術を用いるのが
通常の手段であり、これを逆スパッタリングと称してい
る.逆スパッタリングでは、たとえば、ガス中に高周波
電界を印加して、生じた電界によってAP拳などの荷電
粒子をこのアルミナなどの表面層に衝撃させて,アルミ
ナのエッチング除去を行う. この逆スパッタリング時には,加速されたA.+などの
荷電粒子によって多量の電荷が第1の金属配線に蓄積さ
れてしまう.この多量の電荷は,逃げ路をつくるか、電
荷の発生自体を少くする必要がある.そうしないと電荷
は,コンタクトを通してゲート電極の方へ流れてしまい
,ゲート酸化膜を破壊することになるからである。しか
し、現在の集積度の高い半導体装置では、荷電粒子が逃
げるための路まで作る余裕はなく、まして,わずかな領
域しか与えられない評価用のテストサイトにそのような
保護回路を用いることはできない.本発明は,上記実情
に鑑みなされたもので、逆スパッタリングなどで生ずる
電荷の蓄積量を少くし、もって. 蓄M71 ?Yによ
るゲート酸化膜の破壊を防止しようとするものである。
〔発明の構成〕
(a題を解決するための手段) 本発明は、半導体基板上にゲート電極と直接接続されて
いる第1の金属配線と、第1の金属配線と接続する第2
の金属配線とを備えた半導体装置において、第1の金属
配線と第2の金属配線とのコンタクト部を、複数のコン
タクトで構或することを特徴としている。
また、本発明は、前記半導体装置の第1の金属配線と第
2の金属配線とを接続する方法において、第1および第
2の金属配線として少くとも工つの高融点金属を含むア
ルミニウムを主体とするものを用い、第1の金属配線と
第2の金属配線とを接続する前に第1の金属配線のコン
タクト部を逆スパッタリングすることを特徴としている
.なお、高融点金属としては、チタン,タングステン,
タンタル,モリブデン等がある。
(作用) 第1と第2の金属配線間のコンタクト部を複数のコンタ
クトで構成することによって,逆スパッタリングなどに
よって生ずる配線内の電荷の若積を少くし、ゲート酸化
膜の破壊を防止する。
また,高融点金属を含む配線は、スパッタリング速度が
遅くなり、したがって、電荷の蓄積も多くなり利用しに
くい面もあったが,本発明の方法によれば,電荷の蓄積
は著しく減るので、このような配線でも十分利用出来る
ようになる。
(実施例) 以下、本発明の実施例を第1〜3図を参照して説明する
。第1図は本発明の半導体装防の八一A′断面図、第2
図はその平面図及び第3図は,他の実施例の断面図であ
る。
半導体赳板10は,たとえば、P型シリコン基板であり
,表面には素子分離用絶縁膜1及びそれより薄いゲート
酸化膜2が形成されている。このゲート酸化膜2上には
、多結晶シリコンのゲート電極3がCVD法などで被着
形成されている。ゲート電Fi3は一部素子分離用絶縁
膜1にも延在している。第1の層間絶縁膜7は、CVD
BPSGやPSGなどからなり,素子分離用絶縁膜(フ
ィールド酸化膜)■やゲート酸化膜2及びゲート電極3
を覆っている。この第1の層間絶縁膜7上に、アルミニ
ウムなどの第1の金属配線5が蒸着などによって堆積さ
れる。この金属配線5は,層間絶縁膜7に形成したコン
タクト孔を通してゲート電極3と直接接続しており、両
者間にコンタクト4を形成している。このコンタクト4
は、素子分離用絶縁膜1の上に設けられている。この第
1の金屈配線5は、例えば、CVDで形或されるB P
 SGなどの第2の層間絶縁膜8によって被覆される。
以上の工程までは,従来の半導体装置の製造工程と変わ
りはない。以下の工程及びこの工程によって製造される
半導体装置が本発明の特徴をなすものである。
まず、第2の層間絶縁膜8の第1の金属配m 5と第2
の金属配線6のコンタクト部となる部分にいくつかのコ
ンタクト孔をエッチングにより形或する.このあと、コ
ンタクト孔を通して第1の金属配線5を逆スパッタリン
グして、第1の金属配線5の表面の部分を120人程度
エッチング除去する。アルミニウムを主体とする配線は
自然酸化し易く、常に100λ程度のアルミナ(Aff
i, 03 )等が存在している.このアルミナ層を取
り除かないで配線同志を接続するとコンタクト抵抗が著
しく増大し、半導体装置自体の特性の劣化を招く。逆ス
パッタリングは,このアルミナなどの配線の表面層を除
去するために行われる.この逆スパッタリングは400
eV程度のアルゴン原子(Ar”)などの荷電粒子を加
速して配線の表面に衝突させてアルミナが形或されてい
る表面部分を除去するものである。このとき金属配線に
は多量の電荷が蓄積されることになる。この電荷がゲー
ト電極を通してゲート酸化膜を破壊するのである.コン
タクト孔が形成された第2の層間絶縁膜8上には,所定
パターンの第2の金属配線6が堆積される.第1の金属
配線5と第2の金属配線6とはコンタクト孔を通じて電
気的に接続される。即ち、第1の金屈配線5と第2の金
属配線6のコンタクト9は、コンタクト孔内に形成され
る。第2図の実施例は、コンタクト部のコンタクト9を
四隅も含めてコンタクト部周辺に等間隔に8個形成され
ている(コンタクト孔は当然8個である)。第3図の他
の実施例では、コンタクト孔はコンタクト部の四隅に1
個づつ,合計4個設けられている。各コンタクトの形及
び大きさは、l辺が2〜3−の正方形である。勿論これ
は一例であって,この大きさ、形に限定されるものでは
ない.実施例のようなコンタクト形状にすると,コンタ
クト部そのものは同程度の大きさなので従来(第5図)
のコンタクト部のコンタクト面積よりかなり減少する。
したがって、接触抵抗(Re)は増大する.例えば、前
記の第5図の例では1〜2Ω程度であったが、この実施
例ではほg4〜5Ωに増大する.しかしこの程度の接触
抵抗の増大は、半導体装置自体の特性に格別の影響を与
えるものではない.なぜなら、多結晶シリコンそのもの
が高抵抗の上、多結晶シリコンゲート電極と第1の金属
配線との接触抵抗は15Ω程度であるので、その影響は
、無視できるものだからである. また、コンタクト部内のコンタクトの位置は、特に限定
されない。しかし、製造工程中における測定用の測定点
をコンタクト部の中央部に設けるので、コンタクト部の
周辺部に各コンタクトを置くのが望ましい。また、周辺
部にどのように配置するかは、他部との配線の容易性を
考慮して決められる。即ち,コンタクト部の中心に対し
て対称にコンタクトを配置すれば、接続条件は一様にな
るので、接続すべきパッドからみてコンタクト部の任意
の辺を選びそこのコンタクトに接続すれば良いから,基
板上の接続経路を考慮する必要がなくなり接続が容易に
なる。
本発明のように、コンタクト部を複数のコンタクトで構
成すると電荷の暫積量は減少し、ゲート破壊は防止され
る。
この原因の一つは、両金属配線のコンタクト面積が減少
することによる。たとえば,第2図の実施例では,コン
タクト部の大きさは、第5図の従来例と大きくは変わら
ないが、コンタクト面積は、複数のコンタクトを合計し
てもこの従来例のコンタクト面積より小さくなっている
。また、本発明のコンタクト面積が従来例のものと同じ
程度であっても1つのコンタクトが小さい程金属配線へ
の電荷の単位蓄積量は小さくなるものと考えられるので
、コンタクトを小さく複数に分けた方が電荷の蓄積量は
少い.したがって、コンタクト面積が従来のものと変わ
らなくとも、本発明の効果には著しいものがある。
また、前述の実施例においては,第1の金属配線及び第
2の金属配線ともチタン,タンタル,タングステン,モ
リブデンのような高融点金属を使用していない。高融点
金属を用いる方法には、アルミニウムを主体とする金属
配線の中に合金として含有させる場合と,アルミニウム
を主体とする金属層の下地層として高融点金属の薄い層
を形戊する場合とがある。いずれの場合でも、アルミニ
ウム金属配線のエレクトロ・マイグレーション等を防ぐ
ために使用することを主たる目的にしている.しかし、
高融点金属を含めるとアルミニウム配線の逆スパッタリ
ング速度が遅くなって、その処理時間が高融点金属を含
まないアルミニウム配線の処理より長くなるので、電荷
の配線への蓄積も大きくなる.したがって、これを用い
た配線につながるゲート酸化膜も頻繁に破壊されるため
に、その利用は難しかった.ところが、高融点金属を含
むアルミニウムを主体とする金属配線を本発明の第1図
の実施例や第3図の実施例に適用したところゲート酸化
膜の破壊は起こらず、本発明の有用性は明らかであった
本発明のこれら実施例におけるゲート破壊に起因するゲ
ートリークの発生頻度は,1ウエハーあたりOであった
。一方、第4図に示す従来例では、1ウェハーあたり3
個所の発生頻度があり,これは,およそ6%の発生率に
相当する。
〔発明の効果〕
本発明のように、金属配線間のコンタクト部を複数のコ
ンタクトで構成したことによって金属配線への電待の蓄
積が少くなり、そのためゲート酸化膜の破壊が著しく減
少した。また、高融点金屈が配線に使えるようになった
のでアルミニウム配線材料の選択の巾が広くなるなどそ
の効果は著しい。
【図面の簡単な説明】
第1図は本発明の半導体装置のA−A’断面図、第2図
はその平面図、第3図は他の実施例の断面図、第4図は
従来の半導体装置のB−B’断面図、及び第5図はその
平面図である。 1・・・素子分離用絶縁膜, 2・・・ゲート酸化膜、
3・・・ゲート電極、 4・・・第1の金属配線−ゲート電極コンタクト、5・
・・第1の金属配線、  6・・・第2の金属配線、7
・・・第1の層間絶縁膜、 8・・・第2の層間絶縁膜、 9・・・第1の金属配線一第2の金属配線コンタクト, IO・・・半導体基板。

Claims (2)

    【特許請求の範囲】
  1. (1)半導体基板上にゲート電極と直接接続されている
    第1の金属配線と、前記第1の金属配線と直接接続する
    第2の金属配線とを備えた半導体装置において、前記第
    1の金属配線と第2の金属配線とのコンタクト部は、複
    数個のコンタクトで構成してなることを特徴とする半導
    体装置。
  2. (2)半導体基板上にゲート電極と直接接続する少くと
    も1つの高融点金属を含むアルミニウムを主体とする第
    1の金属配線と、前記第1の金属配線と直接接続する少
    くとも1つの高融点金属を含むアルミニウムを主体とす
    る第2の金属配線とを備えた半導体装置の製造方法にお
    いて、前記第1の金属配線上に形成された絶縁膜に複数
    のコンタクト孔を形成する工程、前記複数のコンタクト
    孔内の前記第1の金属配線を逆スパッタリングする工程
    、及び前記第2の金属配線を前記複数のコンタクト孔を
    通して前記第1の金属配線と接続する工程とを具備して
    なることを特徴とする半導体装置の製造方法。
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Citations (2)

* Cited by examiner, † Cited by third party
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JPS6325976A (ja) * 1986-07-18 1988-02-03 Toshiba Corp 半導体装置の製造方法
JPS6481252A (en) * 1987-09-24 1989-03-27 Hitachi Ltd Semiconductor integrated circuit device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325976A (ja) * 1986-07-18 1988-02-03 Toshiba Corp 半導体装置の製造方法
JPS6481252A (en) * 1987-09-24 1989-03-27 Hitachi Ltd Semiconductor integrated circuit device

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