JPS59217361A - 半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の電極形成技術に関し、主として一
つのシリコン半導体基体上に低抵抗接触する電極とショ
ットキダイオード（以下ＳＢＤと略称する）のための電
極とを共存させた半導体装置を対象とする。

〔背景技術〕

一般にセミカスタムＩＣにおいて、ＳＢＤをフラングダ
イオードとして用いるショットキＴ　Ｔ　Ｌ回路が用い
られている。電極と半導体基体との整流接触を利用する
ＳＢＤは順方向電力降下が低いほど回路スピードの劣化
に対する余裕度が太き（、または素子面積を小さくでき
る。この順方向特性を決めるのは電極を用いる金属と半
導体基体であるＳｉ（シリコン）と仕事関数の差（以下
φ８と絡ず）であり、ψ８は小さいことが望ましい。

ところで従来、低電カショットキＴＴＬに用いられるｍ
ｆｉ＆金鵡としてはφ８の低い純Ａｎ（アルミニウム）
が一般に用いられる。第１図〜第４図は同一〇型Ｓｉ基
板１０表面の一部にバイポーラｎｐｎ　）ランジスタの
エミッタｎ＋型層３に低抵抗接触する電極と、同じく他
部でベースｐ型層２と短絡する５ｌｊｌｌ）ｔ＆とを共
通工程で形成させるこれまでの製造プロセスを工程断面
図で示すもので、下記の工程よりなる。

ｍ　　ベースｐ型層２、エミッタｎ＋型層３完成後表面
の５Ｌ０２膜４をコンタクトホトエッチする（第１図）
。

（２）　　全面に純へτを蒸着し、膜厚１．０〜１．７
５μｍのＡｌ膜５を形成する（第２図）。

＋３１４００〜５００Ｃで熱処理を行い、ＡｌとＳｉ基
板とのコンタクト部にＡｐ−８Ｉ合層６をつくる（第３
図）。

＋４１　　Ａ、／？をホトエッチし所定の１ｌｌ（配線
）の形状にパターニングすることにより一方にエミッタ
に低抵抗接触する電極８と他方にＳＢＤ電極９を得る。

上記プロセスによれば、コンタクト部形成のための熱処
理でＡｌ＋″＝Ｓｉ基板内に深く侵入してコンタクト部
周辺部でＡ−ｇ−８ｉのアロイピット（又は゛　　　　
　　　　ピット）７をつくる。このＡ＃　−Ｓ　ｉのピ
ット７はＡ、Ｉ３膜厚さに比例し、この場合表面からの
深さが１μｍに達する。このようなピット部があると動
作時にそこに電界集中がおこりやすく、このため耐圧劣
化が発生する。

一方、近年、高集檀化のためｐｎ接合深さが例えばエミ
ッタ深さ等で０．４μｍのごとく浅くなるため、これの
対策としてＳｉを数％含んだＡｌ。

いわゆるＡａ　−Ｓ　ｉが用いられている。この場合、
Ａｌ中に含まれるＳｉがＡ４とＳｉとの反応を防ぎ前記
ピットは生じにくい。しかしＡ＃−８ｉで形成された５
ＢＤｔ極は電極とＳｉとの界面にＳ：が折用するため見
かけ上のφ８が０．８ｅＶ以上になってしまう。このよ
うに２つの異なる電極の間で同じ金ｉｔ極を用いる場合
、ＳＢＤ側で順方向電圧降下と浅いｐｎｉＦ合の耐圧劣
化の防止を同時に満足させることは従来技術では困難で
あった。

〔発明の目的〕

本発明の目的とするところは同一基板上に順方向電圧降
下のない５ＢＤｔ＆と浅いｐｎ接合に対して耐圧劣化を
生じない低抵抗接触電極を同じ電極金属プロセスにより
実現できる半導体装置の製造法を提供することにある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すればＳＩ″Ｐ導体基体の一主表面の一部
の浅いｐｎ接合を有する領域に低抵抗接触する第１の電
極と、上記主表面の他の一部にＳＢＤｌｌｍとなる第２
の１！極とを形成する半導体装置の製造法であって、上
記第１及び第２の電極のための電極金属にＡｎ又はＳｉ
入りのＡｌ３を用いて上記？Ｊｌ金属を２回に分けて蒸
着し、金属膜厚が薄い段階で基体半導体との接触合金処
理を行うことにより、浅（・ｐｎ１合に対して耐圧劣化
を生じることなく、又、順方向電圧降下のないＳＢＤ電
極が同一プロセスで得られ前記目的が達成できる。

〔実施例〕

第５図〜第９図は同−ｎ型Ｓ１基板１０表面の一部に１
１　ｐ　ｎ／＜イボーラトランジスタのベースｐ型層２
と短絡するＳＢＤ電極と、エミッタｎ＋型層３に低抵抗
接触する電極とを共通の工程で形成させる場合に本発明
を適用させた実施例プロセスを工程断面図により示すも
のである。

＋１）　　ベース形成のためのｐ型拡散及びエミッタ形
成のためのｎ＋型拡散を行った後１表面のＳ　＋　Ｏｔ
膜４をコンタクトホトエッチし、基板とｐ型層の一部、
ｎ＋型層の一部を露出する（第５図）。

１２）全面にＡ、８（純Ａ−６）を蒸着し、膜厚０．３
〜０．５μｍの第１層Ａ２膜５ａを形成する（第６図）
。

（３）　　コンタクトアロイのため４００〜５００Ｃで
熱処理し、ＳｌとＡｐとの界面にＡ＃−Ｓｉ合金層から
なるコンタクト部６を形成する（第７図）。

（４１全面にＡｎ又はＳｉ入りＡｐ）を蒸着し、膜厚０
．５〜１．２μｍの第２層のＡｎ（又はＳｉ入りＡ６）
膜５ｂを形成する（第８図）。このあと、第１層のＩｔ
と第２層のＡｎ間の低抵抗接触をうるためかるく熱処理
を行う。

（５＋　　公知のホトレジスト処理により第１層及び第
２層のＡｎの不要部を取り除き、一方にＳＢＤ′ｉ１倹
９を、他方にエミッタに低抵抗接触する電極８を形成す
る。

〔効　果〕

以上実施例で説明した本発明によれば下記のようにその
効果が得られる。

（１１ＡａをＳｉ合金して生じるアロイビットの深さは
コンタクト部上のＡｌ鮎に比例して深くなるのであるか
ら、コンタクトアロイ時の八！の猷を実質的に減らすこ
とによりアロイピットの深さを減らすことができる。し
たがってＡｋ蒸着を少なくとも２度に分けて、コンタク
トアロイの対象となる第１回の蒸着時のＡｌの敏（厚さ
）を少なくすることによりＳｉへのＡ−ｅの侵入が抑え
られ。

ピット深さを少なくすることができ、醜いｐｒｌ’合を
有する領域においてアロイビットのない低抵抗接触する
電極が得られる。

Ｔ２１ＳＢＤ電極としては純Ａｌを使った電極はＡｌ３
−　Ｓ　ｉ　　を匣ったＩＩ極に比して電極とＳｉとの
界面にＳｉの析出はほとんどなく、φ８が大きく、　　
　　　　　　７’Ｃ６員７’Ｊ：　＜　ｌ１ｈｉ＋　Ｒ
向ト軒０１池１７い・（３１第２層のＡ４蒸着膜は厚く
形成してもコンタクトアロイ処理の対象とならないから
、それによってアロイビットが深（なることはない。

（４Ｊ　　第２層の蒸着膜にＳｉ入りのＡｎを使用すれ
ば純Ａ、８に比して電極や配線において耐湿性を向上で
きる。しかも、この場合もコンタクトアロイ処理の対象
とならないからアロイピットの問題はない。なお、Ｓｉ
入りＡｌを単独に使用する場合。

５ｉ０２膜に延在するＡ＃−８ｉの残滓処理をする必要
があるが、本発明の場合第１層にＡｌがあるためその処
理は不要である。

（５）　　上記＋１１により浅いｐｎ接合を有する領域
で低抵抗接触するｉ！極が得られることから微細構造の
牛導体、装置が得られる。

（６）上記（１１〜（４）により半導体装置の製造にお
いて少留りが向上する。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で柚々に変更
可能であることはいうまでもない。

〔利用分野〕

本発明は微細化プロセスを用いるアナログ・ディジタル
共存半導体装置５ＢＤ−ＴＴＬ　、ＳＢＤを用いた高速
ＩＣ等に利用できるものである。

【図面の簡単な説明】

第１図〜第４図は同一基板の表面に５ＢＤｔ極とバイポ
ーラトランジスタのエミッタに低抵抗接触する電極を形
成する場合の一プロセスを示す工程断面図であろう 第５図〜第９図は同一基板の表面にＳＢＤ電極とバイポ
ーラトランジスタのエミツタに低抵抗接触する電極とを
形成する場合の本発明釦よるプロセスを示す工程断面図
である。 １・・ｎ憎Ｓｉ基板、２・・・ｐ型ベース、３・・・ｎ
＋型エミッタ、４・・・Ｓｉｎ、膜、５・・・Ａ＃膜、
６・・・Ａ、ｇ−８ｉ７ｏイ層、７・・・アロイピット
、８．９・・・Ａ石電幽。 第　　１　　図 第　　５　図 第　　７　図

Claims (1)

1. 【特許請求の範囲】 ■、シリコン半導体基体の一生表面の一部に低抵抗接触
   する第１の電極と、上記主表面の他の一部にショットキ
   障壁を構成するように接触する第２の電極とを形成する
   にあたって、上記第１及び第２の電極のための′酸極金
   楓に、アルミニウム又はシリコン入りアルミニウムを用
   いて上記電極金属を複数回に分けて蒸着し、金に膜厚が
   薄い段階で基体半導体との接触合金処理を行うことを％
   徴とする半導体装置の製造法。 ２、電極金脂を２回に分けて蒸着し、第１回の蒸着では
   純アルミニウムを用い、第２回の蒸着には８１人り１１
   を用いる特許請求の範囲第１項に記載の半導体装置の製
   造法。