JPS641064B2 - - Google Patents
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- JPS641064B2 JPS641064B2 JP10367180A JP10367180A JPS641064B2 JP S641064 B2 JPS641064 B2 JP S641064B2 JP 10367180 A JP10367180 A JP 10367180A JP 10367180 A JP10367180 A JP 10367180A JP S641064 B2 JPS641064 B2 JP S641064B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
この発明は、トランジスタの製造方法に関する
ものである。
ものである。
バイポーラ集積回路で用いる素子の種類にシヨ
ツトキ・トランジスタがある。第1図および第2
図は、従来のシヨツトキ・トランジスタを示す断
面図である。
ツトキ・トランジスタがある。第1図および第2
図は、従来のシヨツトキ・トランジスタを示す断
面図である。
第1図において、1はP型基板で、N+型埋込
層2が拡散形成され、その上にはエピタキシヤル
層3が形成される。このエピタキシヤル層3はコ
レクタ領域となる。エピタキシヤル層3中には、
N+型コレクタ・コンタクト領域4とベース領域
5が形成され、ベース領域5中にはエミツタ領域
6が形成される。7は分離酸化膜で、ベース領域
5、シヨツトキ領域およびコレクタ・コンタクト
領域4を囲んで設けられる。8はシリサイド層で
ある。このシリサイド層8は、コレクタ・コンタ
クト領域4、エミツタ領域6およびシヨツトキ領
域上に開口部を形成した後、全面にシヨツキ・メ
タルを蒸着し、熱処理を加えてから、開口部以外
に存在するシヨツトキ・メタルをエツチング除去
することにより形成される。そして、このシリサ
イド層8上に、その側方の酸化膜7,9上に延在
してコレクタ、エミツタおよびベース電極10,
11,12が形成される。これら電極10,1
1,12は、ストツパ・メタル13とアルミニウ
ム14の2層からなる。ストツパ・メタル13
は、タングステン、モリブデンなどの金属とチタ
ンとの合金からなり、アルミニウム14がシリサ
イド層8と反応するのを防ぐ。このような電極1
0,11,12は、まずストツパ・メタル13を
全面に蒸着した後、その上にアルミニウム14を
蒸着し、しかる後アルミニウム14の不要部分を
エツチング除去し、最後にアルミニウム14をマ
スクにストツパ・メタル13の不要部分をドライ
エツチングすることにより形成される。
層2が拡散形成され、その上にはエピタキシヤル
層3が形成される。このエピタキシヤル層3はコ
レクタ領域となる。エピタキシヤル層3中には、
N+型コレクタ・コンタクト領域4とベース領域
5が形成され、ベース領域5中にはエミツタ領域
6が形成される。7は分離酸化膜で、ベース領域
5、シヨツトキ領域およびコレクタ・コンタクト
領域4を囲んで設けられる。8はシリサイド層で
ある。このシリサイド層8は、コレクタ・コンタ
クト領域4、エミツタ領域6およびシヨツトキ領
域上に開口部を形成した後、全面にシヨツキ・メ
タルを蒸着し、熱処理を加えてから、開口部以外
に存在するシヨツトキ・メタルをエツチング除去
することにより形成される。そして、このシリサ
イド層8上に、その側方の酸化膜7,9上に延在
してコレクタ、エミツタおよびベース電極10,
11,12が形成される。これら電極10,1
1,12は、ストツパ・メタル13とアルミニウ
ム14の2層からなる。ストツパ・メタル13
は、タングステン、モリブデンなどの金属とチタ
ンとの合金からなり、アルミニウム14がシリサ
イド層8と反応するのを防ぐ。このような電極1
0,11,12は、まずストツパ・メタル13を
全面に蒸着した後、その上にアルミニウム14を
蒸着し、しかる後アルミニウム14の不要部分を
エツチング除去し、最後にアルミニウム14をマ
スクにストツパ・メタル13の不要部分をドライ
エツチングすることにより形成される。
しかるに、このようなシヨツトキ・トランジス
タでは、シヨツトキ・メタルをエツチングする時
に、エミツタ領域6上のシリサイド層8の周縁部
がエツチングされ、さらにこの周縁部直下のエミ
ツタ領域6表面がエツチングされるので、エミツ
タ・ベース間のリーク、甚だしい場合にはシヨー
トが生じる欠点がある。この欠点は、エミツタ領
域6が浅い場合に著しい。したがつて、上記シヨ
ツトキ・トランジスタでは、エミツタ領域6を浅
くして高性能化を図ることもできなかつた。
タでは、シヨツトキ・メタルをエツチングする時
に、エミツタ領域6上のシリサイド層8の周縁部
がエツチングされ、さらにこの周縁部直下のエミ
ツタ領域6表面がエツチングされるので、エミツ
タ・ベース間のリーク、甚だしい場合にはシヨー
トが生じる欠点がある。この欠点は、エミツタ領
域6が浅い場合に著しい。したがつて、上記シヨ
ツトキ・トランジスタでは、エミツタ領域6を浅
くして高性能化を図ることもできなかつた。
そこで、第2図に示すようなシヨツトキ・トラ
ンジスタが考えられた。このシヨツトキ・トラン
ジスタにおいては、コレクタ・コンタクト領域4
およびエミツタ形成領域上に開口部を形成した
後、全面に多結晶シリコンを成長させ、この多結
晶シリコンをレジストをマスクに選択的にエツチ
ングすることにより、上記コレクタ・コンタクト
領域4の表面およびエミツタ形成領域の表面に、
その側方の酸化膜7,9上に延在して多結晶シリ
コン膜15,15が形成される。しかる後、多結
晶シリコン膜15,15にAs、Pなどの不純物
を拡散させ、さらにその不純物をベース領域5に
拡散させることにより、ベース領域5中にエミツ
タ領域6が形成される。その後、シヨツトキ領域
上に開口部を形成した上で、全面にシヨツトキ・
メタルを蒸着し、熱処理を加えてから、シヨツト
キ・メタルをエツチングすることにより、シヨツ
トキ領域および上記多結晶シリコン膜15上にシ
リサイド層8が形成される。以下、第1図の場合
と同様にして、ストツパ・メタル13およびアル
ミニウム14からなるコレクタ、エミツタ、ベー
ス電極10,11,12が形成される。
ンジスタが考えられた。このシヨツトキ・トラン
ジスタにおいては、コレクタ・コンタクト領域4
およびエミツタ形成領域上に開口部を形成した
後、全面に多結晶シリコンを成長させ、この多結
晶シリコンをレジストをマスクに選択的にエツチ
ングすることにより、上記コレクタ・コンタクト
領域4の表面およびエミツタ形成領域の表面に、
その側方の酸化膜7,9上に延在して多結晶シリ
コン膜15,15が形成される。しかる後、多結
晶シリコン膜15,15にAs、Pなどの不純物
を拡散させ、さらにその不純物をベース領域5に
拡散させることにより、ベース領域5中にエミツ
タ領域6が形成される。その後、シヨツトキ領域
上に開口部を形成した上で、全面にシヨツトキ・
メタルを蒸着し、熱処理を加えてから、シヨツト
キ・メタルをエツチングすることにより、シヨツ
トキ領域および上記多結晶シリコン膜15上にシ
リサイド層8が形成される。以下、第1図の場合
と同様にして、ストツパ・メタル13およびアル
ミニウム14からなるコレクタ、エミツタ、ベー
ス電極10,11,12が形成される。
この第2図の例のように多結晶シリコン膜15
を用いれば、エミツタ領域6を浅くした上で、エ
ミツタ・ベース間にリーク、シヨートが生じるの
を防止できる。
を用いれば、エミツタ領域6を浅くした上で、エ
ミツタ・ベース間にリーク、シヨートが生じるの
を防止できる。
しかるに、第2図のシヨツトキ・トランジスタ
では、ストツパ・メタル13をドライエツチング
する時に多結晶シリコン膜15がサイドエツチさ
れ、エミツタ領域6の表面が露出するのを防ぐた
めに、多結晶シリコン膜15を、ストツパ・メタ
ル13とアルミニウム14で覆う電極構造とする
必要があり、その結果、電極の幅が広くなり、配
線容量が大きくなる欠点があつた。また、電極の
幅が広いことによりベース面積と埋込層2の面積
が大きくなり、ベース・コレクタ接合容量とコレ
クタ・基板接容量の増大を招く欠点があつた。
では、ストツパ・メタル13をドライエツチング
する時に多結晶シリコン膜15がサイドエツチさ
れ、エミツタ領域6の表面が露出するのを防ぐた
めに、多結晶シリコン膜15を、ストツパ・メタ
ル13とアルミニウム14で覆う電極構造とする
必要があり、その結果、電極の幅が広くなり、配
線容量が大きくなる欠点があつた。また、電極の
幅が広いことによりベース面積と埋込層2の面積
が大きくなり、ベース・コレクタ接合容量とコレ
クタ・基板接容量の増大を招く欠点があつた。
なお、ストツパ・メタル13を湿式でエツチン
グして多結晶シリコン膜15のサイドエツチを防
ぐ方法も考えられるが、この方法は、ストツパ・
メタル13とアルミニウム14のサイドエツチが
大きい点や、エツチング液が電気的特性に悪影響
を及ぼす金属を含んでいるなどの欠点があるの
で、ドライエツチングする方法に比べ信頼性や微
細化の点で劣つている。
グして多結晶シリコン膜15のサイドエツチを防
ぐ方法も考えられるが、この方法は、ストツパ・
メタル13とアルミニウム14のサイドエツチが
大きい点や、エツチング液が電気的特性に悪影響
を及ぼす金属を含んでいるなどの欠点があるの
で、ドライエツチングする方法に比べ信頼性や微
細化の点で劣つている。
この発明は上記の点に鑑みなされたもので、配
線容量を少なくし得るとともに、ベース・コレク
タ接合容量およびコレクタ・基板接合容量を減ら
すことができ、性能および信頼性の向上を図るこ
とができるトランジスタの製造方法を提供するこ
とを目的とする。
線容量を少なくし得るとともに、ベース・コレク
タ接合容量およびコレクタ・基板接合容量を減ら
すことができ、性能および信頼性の向上を図るこ
とができるトランジスタの製造方法を提供するこ
とを目的とする。
以下この発明の実施例を図面を参照して説明す
る。第3図aないしfはこの発明の実施例を説明
するための図で、シヨツトキ・トランジスタを製
造工程順に示す断面図である。
る。第3図aないしfはこの発明の実施例を説明
するための図で、シヨツトキ・トランジスタを製
造工程順に示す断面図である。
これらの図において、21は半導体基体で、P
型シリコン基板22にN+型埋込層23を拡散形
成し、さらに基板22上にシリコンエピタキシヤ
ル層24を成長させて構成される。
型シリコン基板22にN+型埋込層23を拡散形
成し、さらに基板22上にシリコンエピタキシヤ
ル層24を成長させて構成される。
まず、このような半導体基体21のエピタキシ
ヤル層24の上に酸化膜25を成長させ、さらに
この酸化膜25の上に窒化膜26と酸化膜27を
順次堆積させる。次に、周知の方法により、これ
らの膜27,26,25を順次エツチングし、開
口部28,29,30を形成する。さらに、この
開口部28,29,30を介してエピタキシヤル
層24を、その厚さの半分までエツチングするこ
とにより、溝31,32,33を形成する。この
状態が第3図aに示されている。
ヤル層24の上に酸化膜25を成長させ、さらに
この酸化膜25の上に窒化膜26と酸化膜27を
順次堆積させる。次に、周知の方法により、これ
らの膜27,26,25を順次エツチングし、開
口部28,29,30を形成する。さらに、この
開口部28,29,30を介してエピタキシヤル
層24を、その厚さの半分までエツチングするこ
とにより、溝31,32,33を形成する。この
状態が第3図aに示されている。
次に、窒化膜26をマスクにして半導体基体2
1を酸化することにより、溝31,32,33の
部分に、エピタキシヤル層24と同一平面になる
ように分離酸化膜34を形成する。しかる後、窒
化膜26と酸化膜25,27をエツチング除去す
る一方、これにより露出したエピタキシヤル層2
4の表面に酸化膜35,36を形成する。この状
態が第3図bに示されている。
1を酸化することにより、溝31,32,33の
部分に、エピタキシヤル層24と同一平面になる
ように分離酸化膜34を形成する。しかる後、窒
化膜26と酸化膜25,27をエツチング除去す
る一方、これにより露出したエピタキシヤル層2
4の表面に酸化膜35,36を形成する。この状
態が第3図bに示されている。
次に、酸化膜35の部分を開口してN+拡散を
行うことにより、エピタキシヤル層24内にコレ
クタ・コンタクト領域37を形成する。この時、
開口部分には新たに酸化膜38が形成される。ま
た、酸化膜36上に開口部39を設けてP+拡散
を行うことにより、エピタキシヤル層24内にベ
ース領域40を形成する。この時、開口部39に
は新たに酸化膜41が形成される。この状態が第
3図cに示されている。
行うことにより、エピタキシヤル層24内にコレ
クタ・コンタクト領域37を形成する。この時、
開口部分には新たに酸化膜38が形成される。ま
た、酸化膜36上に開口部39を設けてP+拡散
を行うことにより、エピタキシヤル層24内にベ
ース領域40を形成する。この時、開口部39に
は新たに酸化膜41が形成される。この状態が第
3図cに示されている。
次に、酸化膜41上の開口部42の形成と酸化
膜38の除去による開口部43の形成を行つた
後、全面に多結晶シリコン膜44を2000〜3000Å
成長させる。そして、イオン・インプランテーシ
ヨンまたは拡散などの方法で多結晶シリコン膜4
4の表面に高濃度不純物層45を形成する。勿
論、不純物を含まない多結晶シリコン膜44の表
面に高濃度不純物層45を形成するかわりに、
As、Pなどの不純物を含んだドープされた多結
晶シリコン膜を形成してもよい。しかる後、多結
晶シリコン膜44を選択的にエツチングする。こ
れにより、多結晶シリコン膜44は、開口部42
により露出したベース領域40の表面に接触し、
かつ開口部42近傍の酸化膜41上に延在するよ
うに、また開口部43により露出したコレクタ・
コンタクト領域37の表面に接触し、かつ開口部
43近傍の分離酸化膜34上に延在するように形
成される。この状態が第3図dに示されている。
膜38の除去による開口部43の形成を行つた
後、全面に多結晶シリコン膜44を2000〜3000Å
成長させる。そして、イオン・インプランテーシ
ヨンまたは拡散などの方法で多結晶シリコン膜4
4の表面に高濃度不純物層45を形成する。勿
論、不純物を含まない多結晶シリコン膜44の表
面に高濃度不純物層45を形成するかわりに、
As、Pなどの不純物を含んだドープされた多結
晶シリコン膜を形成してもよい。しかる後、多結
晶シリコン膜44を選択的にエツチングする。こ
れにより、多結晶シリコン膜44は、開口部42
により露出したベース領域40の表面に接触し、
かつ開口部42近傍の酸化膜41上に延在するよ
うに、また開口部43により露出したコレクタ・
コンタクト領域37の表面に接触し、かつ開口部
43近傍の分離酸化膜34上に延在するように形
成される。この状態が第3図dに示されている。
次に、窒素または酸素あるいは水蒸気雰囲中
で、多結晶シリコン膜44(高濃度不純物層4
5)内のAs、Pなどの不純物を800℃〜1000℃で
拡散させることにより、ベース領域40内にエミ
ツタ領域46が形成されると同時に、各多結晶シ
リコン膜44を覆う酸化膜47が約1000Å形成さ
れる。この際、酸化膜41の膜厚増加は、これの
酸化速度が多結晶シリコンの酸化速度に比し遅い
ため、約400Å増加するに留る。その後、酸化膜
47,47の中央部に開口部48,49を形成す
るとともに、酸化膜41の一部および酸化膜36
を除去して開口部50を形成する。この状態が第
3図eに示されている。
で、多結晶シリコン膜44(高濃度不純物層4
5)内のAs、Pなどの不純物を800℃〜1000℃で
拡散させることにより、ベース領域40内にエミ
ツタ領域46が形成されると同時に、各多結晶シ
リコン膜44を覆う酸化膜47が約1000Å形成さ
れる。この際、酸化膜41の膜厚増加は、これの
酸化速度が多結晶シリコンの酸化速度に比し遅い
ため、約400Å増加するに留る。その後、酸化膜
47,47の中央部に開口部48,49を形成す
るとともに、酸化膜41の一部および酸化膜36
を除去して開口部50を形成する。この状態が第
3図eに示されている。
次に、白金やパラジウムなどのようなシヨツト
キ・メタルを全面に蒸着し、通常行われている方
法で熱処理を加えることにより、開口部48,4
9つまり多結晶シリコン膜44,44の表面中央
部と、開口部50つまりベース領域40およびエ
ピタキシヤル層24の表面にシリサイド層51を
形成する。しかる後、酸化膜34,41,47上
に残つたシヨツトキ・メタルを除去した後、チタ
ンを含んだタングステンやモリブデンなどのスト
ツパ・メタル52を全面に蒸着し、さらにその上
にアルミニウム53を蒸着する。そして、まず、
アルミニウム53を選択的にエツチングし、次に
アルミニウム53をマスクにしてストツパ・メタ
ル52を選択的にドライエツチングする。これに
より、アルミニウム53(金属配線層)とストツ
パ・メタル52(反応防止層)は、コレクタ・コ
ンタクト領域37およびエミツタ領域46上のシ
リサイド層51および酸化膜47上において、そ
のシリサイド層51および酸化膜47の表面にス
トツパ・メタル52が接するように、またそのス
トツパ・メタル52の表面にアルミニウム53が
接するように形成される。さらに、アルミニウム
53とストツパ・メタル52は、ベース領域40
およびエピタキシヤル層24表面のシリサイド層
51上において、ストツパ・メタル52がそのシ
リサイド層51の表面に接し、かつその側方の酸
化膜34,41上に延在するように、またそのス
トツパ・メタル52の表面にアルミニウム53が
接するように形成される。この状態が第3図fに
示されている。
キ・メタルを全面に蒸着し、通常行われている方
法で熱処理を加えることにより、開口部48,4
9つまり多結晶シリコン膜44,44の表面中央
部と、開口部50つまりベース領域40およびエ
ピタキシヤル層24の表面にシリサイド層51を
形成する。しかる後、酸化膜34,41,47上
に残つたシヨツトキ・メタルを除去した後、チタ
ンを含んだタングステンやモリブデンなどのスト
ツパ・メタル52を全面に蒸着し、さらにその上
にアルミニウム53を蒸着する。そして、まず、
アルミニウム53を選択的にエツチングし、次に
アルミニウム53をマスクにしてストツパ・メタ
ル52を選択的にドライエツチングする。これに
より、アルミニウム53(金属配線層)とストツ
パ・メタル52(反応防止層)は、コレクタ・コ
ンタクト領域37およびエミツタ領域46上のシ
リサイド層51および酸化膜47上において、そ
のシリサイド層51および酸化膜47の表面にス
トツパ・メタル52が接するように、またそのス
トツパ・メタル52の表面にアルミニウム53が
接するように形成される。さらに、アルミニウム
53とストツパ・メタル52は、ベース領域40
およびエピタキシヤル層24表面のシリサイド層
51上において、ストツパ・メタル52がそのシ
リサイド層51の表面に接し、かつその側方の酸
化膜34,41上に延在するように、またそのス
トツパ・メタル52の表面にアルミニウム53が
接するように形成される。この状態が第3図fに
示されている。
なお、以上の実施例では、多結晶シリコン膜4
4、シリサイド層51、酸化膜47、ストツパ・
メタル52およびアルミニウム53でコレクタお
よびエミツタの各電極構造体が構成される。ま
た、シリサイド層51、ストツパ・メタル52お
よびアルミニウム53でベースの電極構造体が構
成される。
4、シリサイド層51、酸化膜47、ストツパ・
メタル52およびアルミニウム53でコレクタお
よびエミツタの各電極構造体が構成される。ま
た、シリサイド層51、ストツパ・メタル52お
よびアルミニウム53でベースの電極構造体が構
成される。
以上の実施例から明らかなように、この発明で
は、エミツタ領域およびコレクタ・コンタクト領
域(能動領域として働く拡散領域)上に設けられ
る多結晶シリコン膜を酸化膜で覆う構造とするこ
とにより、ストツパ・メタルをパターンニングす
る際に多結晶シリコン膜がサイドエツチされて拡
散領域の表面が露出することが防止され、特性劣
化を防止でき、かつエミツタ領域およびコレク
タ・コンタクト領域上の配線幅(電極幅)を約30
%狭くすることができ、配線容量を減すことがで
きる。また、ベース面積と埋込層の面積を狭くす
ることが可能となり、ベース・コレクタ接合容量
とコレクタ・基板の接合容量を約15%減少させる
ことができる。そして、これらにより、性能の向
上および信頼性の向上を図ることができるように
なる。また、たとえばベース面積を狭くし得るこ
とにより、この発明によれば、素子の小型化を図
ることもできる。また、この発明によれば、シリ
サイド層が設けられた中央部以外の多結晶シリコ
ン膜表面および側面が酸化膜で覆われるようにな
るので、単に側面のみを酸化膜で覆つた場合と違
つて、酸化膜との界面からの多結晶シリコン膜の
サイドエツチングも確実に防止できるようにな
る。
は、エミツタ領域およびコレクタ・コンタクト領
域(能動領域として働く拡散領域)上に設けられ
る多結晶シリコン膜を酸化膜で覆う構造とするこ
とにより、ストツパ・メタルをパターンニングす
る際に多結晶シリコン膜がサイドエツチされて拡
散領域の表面が露出することが防止され、特性劣
化を防止でき、かつエミツタ領域およびコレク
タ・コンタクト領域上の配線幅(電極幅)を約30
%狭くすることができ、配線容量を減すことがで
きる。また、ベース面積と埋込層の面積を狭くす
ることが可能となり、ベース・コレクタ接合容量
とコレクタ・基板の接合容量を約15%減少させる
ことができる。そして、これらにより、性能の向
上および信頼性の向上を図ることができるように
なる。また、たとえばベース面積を狭くし得るこ
とにより、この発明によれば、素子の小型化を図
ることもできる。また、この発明によれば、シリ
サイド層が設けられた中央部以外の多結晶シリコ
ン膜表面および側面が酸化膜で覆われるようにな
るので、単に側面のみを酸化膜で覆つた場合と違
つて、酸化膜との界面からの多結晶シリコン膜の
サイドエツチングも確実に防止できるようにな
る。
なお、上述した実施例では、ベース領域40が
分離酸化膜34で囲まれたシヨツトキ・トランジ
スタについて説明したが、エミツタ領域が分離酸
化膜で囲まれたシヨツトキ・トランジスタおよび
PN分離を用いたシヨツトキ・トランジスタにつ
いても、この発明を用いることができる。
分離酸化膜34で囲まれたシヨツトキ・トランジ
スタについて説明したが、エミツタ領域が分離酸
化膜で囲まれたシヨツトキ・トランジスタおよび
PN分離を用いたシヨツトキ・トランジスタにつ
いても、この発明を用いることができる。
また、実施例では、多結晶シリコン膜44の表
面に高濃度不純物層45を形成した後、多結晶シ
リコン膜44を酸化して酸化膜47を形成する方
法について説明したが、多結晶シリコン膜44上
にAs、Pなどを含むドープオキサイドを形成し
た後、800℃〜1000℃の高温でエミツタ領域46
と酸化膜47の形成を行つてもよい。
面に高濃度不純物層45を形成した後、多結晶シ
リコン膜44を酸化して酸化膜47を形成する方
法について説明したが、多結晶シリコン膜44上
にAs、Pなどを含むドープオキサイドを形成し
た後、800℃〜1000℃の高温でエミツタ領域46
と酸化膜47の形成を行つてもよい。
さらに、実施例では、金属配線層としてアルミ
ニウムを用いたが、たとえばアルミニウム−銅、
アルミニウム−シリコンなどのアルミニウム系合
金を使用してもよい。
ニウムを用いたが、たとえばアルミニウム−銅、
アルミニウム−シリコンなどのアルミニウム系合
金を使用してもよい。
第1図および第2図は従来のシヨツトキ・トラ
ンジスタを示す断面図、第3図はこの発明のトラ
ンジスタの製造方法の実施例を製造工程順に示す
断面図である。 21……半導体基体、34……分離酸化膜、3
7……コレクタ・コンタクト領域、38,41…
…酸化膜、42,43……開口部、44……多結
晶シリコン膜、46……エミツタ領域、47……
酸化膜、48,49……開口部、51……シリサ
イド層、52……ストツパ・メタル、53……ア
ルミニウム。
ンジスタを示す断面図、第3図はこの発明のトラ
ンジスタの製造方法の実施例を製造工程順に示す
断面図である。 21……半導体基体、34……分離酸化膜、3
7……コレクタ・コンタクト領域、38,41…
…酸化膜、42,43……開口部、44……多結
晶シリコン膜、46……エミツタ領域、47……
酸化膜、48,49……開口部、51……シリサ
イド層、52……ストツパ・メタル、53……ア
ルミニウム。
Claims (1)
- 1 拡散領域を有する半導体基体の表面に熱成長
酸化膜を形成した後、上記拡散領域の表面の一部
を露出させる開口部を形成する工程と、露出した
上記拡散領域表面と接触し、かつ上記開口部近傍
の上記熱成長酸化膜表面に延在する多結晶シリコ
ン膜を形成する工程と、この多結晶シリコン膜を
覆う酸化膜を形成する工程と、この被覆酸化膜の
中央部に開口部を形成した後、この開口部にシリ
サイド層を形成する工程と、このシリサイド層お
よび上記被覆酸化膜の表面を含む全面に反応防止
層を形成し、さらにその上に金属配線層を形成す
る工程と、上記シリサイド層および上記被覆酸化
膜の表面以外の上記金属配線層をエツチング除去
する工程と、残存する金属配線層をマスクとして
上記反応防止層をエツチング除去する工程とを具
備してなるトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10367180A JPS5730366A (en) | 1980-07-30 | 1980-07-30 | Schottky transistor and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10367180A JPS5730366A (en) | 1980-07-30 | 1980-07-30 | Schottky transistor and manufacture thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5730366A JPS5730366A (en) | 1982-02-18 |
JPS641064B2 true JPS641064B2 (ja) | 1989-01-10 |
Family
ID=14360247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10367180A Granted JPS5730366A (en) | 1980-07-30 | 1980-07-30 | Schottky transistor and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5730366A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5989248A (ja) * | 1982-11-11 | 1984-05-23 | Nippon Sekisoo Kogyo Kk | 車両用内装板の製造方法 |
JPS59121872A (ja) * | 1982-12-15 | 1984-07-14 | Fujitsu Ltd | 半導体装置 |
US4512076A (en) * | 1982-12-20 | 1985-04-23 | Raytheon Company | Semiconductor device fabrication process |
JPS6362369A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5146869A (en) * | 1974-10-18 | 1976-04-21 | Mitsubishi Electric Corp | Handotaisochino denkyoku |
JPS55903A (en) * | 1978-05-22 | 1980-01-07 | Nippon Abionikusu Kk | Instantaneous heating system thermal pressure bonding and temperature controller of re-flow unit |
JPS5563821A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Semiconductor device |
-
1980
- 1980-07-30 JP JP10367180A patent/JPS5730366A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5730366A (en) | 1982-02-18 |
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