KR20230037349A - 반도체 소자 및 이를 포함하는 전자 장치 - Google Patents

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KR20230037349A
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김창현
남승걸
신건욱
이도현
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삼성전자주식회사
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Abstract

개시된 반도체 소자는, 제1 반도체 영역 및 상기 제1 반도체 영역과 전기적으로 접촉하는 제1 전극을 포함하는 제1 소스/드레인 구조체; 제2 반도체 영역 및 상기 제2 반도체 영역과 전기적으로 접촉하는 제2 전극을 포함하는 제2 소스/드레인 구조체; 상기 제1 반도체 영역과 제2 반도체 영역 사이에 배치된 채널; 및 상기 채널을 덮는 게이트 절연막 및 상기 절연막을 덮는 게이트 전극을 포함하는 게이트 구조체;를 포함하며, 상기 제1 소스/드레인 구조체는 상기 제1 반도체 영역과 상기 제1 전극 사이에 배치된 실리사이드막 및 상기 실리사이드막과 상기 제1 전극 사이에 배치된 도전성 배리어를 더 포함하고, 상기 도전성 배리어는 도전성 이차원 물질을 포함할 수 있다.

Description

반도체 소자 및 이를 포함하는 전자 장치 {Semiconductor device and electronic apparatus including the semiconductor device}
개시된 실시예들은 반도체 소자 및 이를 포함하는 전자 장치에 관한 것으로, 더욱 상세하게는 얇은 두께를 갖는 확산 방지용 배리어를 갖는 반도체 소자 및 이를 포함하는 전자 장치에 관한 것이다.
트랜지스터는 전기적인 스위칭 역할을 하는 반도체 소자로서 메모리, 구동 IC(Integrated Circuit), 로직 소자 등을 포함하는 다양한 집적 회로 소자에 채용되고 있다. 집적 회로 소자의 집적도를 높이기 위해, 이에 구비되는 트랜지스터가 차지하는 공간이 급격히 축소되고 있다. 이로 인해 트랜지스터를 구성하는 층들의 두께가 얇아짐에 따라, 소스/드레인 전극을 형성하는 동안 또는 형성한 후에 소스/드레인 전극의 형성에 사용되는 기체 또는 금속이 주변의 다른 층들로 확산되기 쉽다. 따라서, 트랜지스터의 크기를 줄이면서도 성능을 유지하기 위한 연구가 진행되고 있다.
크기를 더욱 줄이면서도 우수한 성능을 갖는 반도체 소자 및 이를 포함하는 전자 장치를 제공한다.
일 실시예에 따른 반도체 소자는, 제1 반도체 영역 및 상기 제1 반도체 영역과 전기적으로 접촉하는 제1 전극을 포함하는 제1 소스/드레인 구조체; 제2 반도체 영역 및 상기 제2 반도체 영역과 전기적으로 접촉하는 제2 전극을 포함하는 제2 소스/드레인 구조체; 상기 제1 반도체 영역과 제2 반도체 영역 사이에 배치된 채널; 및 상기 채널을 덮는 게이트 절연막 및 상기 절연막을 덮는 게이트 전극을 포함하는 게이트 구조체;를 포함하며, 상기 제1 소스/드레인 구조체는 상기 제1 반도체 영역과 상기 제1 전극 사이에 배치된 실리사이드막 및 상기 실리사이드막으로 기체 또는 금속이 확산되는 것을 방지하기 위하여 상기 실리사이드막과 상기 제1 전극 사이에 배치된 도전성 배리어를 더 포함하고, 상기 도전성 배리어는 도전성 이차원 물질을 포함할 수 있다.
상기 도전성 배리어의 두께는, 예를 들어, 0.3 nm 내지 2 nm의 범위 내에 있을 수 있다.
상기 제1 전극은 상기 도전성 배리어와 동일한 이차원 물질로 이루어지며 상기 도전성 배리어와 일체로 구성될 수 있다.
상기 제1 전극은, 예를 들어, W, Co, Cu, Ru, Mo, Rh, Ir, 및 이들의 합금 중에서 선택된 적어도 하나의 금속을 포함할 수 있다.
상기 실리사이드막은, 예를 들어, W, Ti, Co, Ni, Pt, 및 이들의 합금 중에서 선택된 적어도 하나의 금속과 실리콘과의 혼합물일 수 있다.
상기 이차원 물질은, 예를 들어, 그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 및 포스포린(phosphorene) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 반도체 소자는 기판을 더 포함하며, 상기 제1 반도체 영역과 상기 제2 반도체 영역은 상기 기판의 상부 표면으로부터 돌출되도록 배치될 수 있다.
상기 제1 전극은 상기 제1 반도체 영역의 내부에 위치하는 제1 부분 및 상기 제1 반도체 영역의 상부 표면 위로 돌출된 제2 부분을 포함할 수 있다.
상기 도전성 배리어는 상기 제1 반도체 영역과 상기 제1 전극의 제1 부분 사이에서 상기 제1 전극의 제1 부분을 둘러싸도록 배치되며, 상기 실리사이드막은 상기 제1 반도체 영역과 상기 도전성 배리어 사이에서 상기 도전성 배리어를 둘러싸도록 배치될 수 있다.
상기 제1 반도체 영역의 상부 표면 상에서 상기 제1 전극의 제2 부분이 상기 도전성 배리어의 적어도 일부를 덮도록 상기 제1 전극의 제2 부분의 직경은 상기 제1 부분의 직경보다 클 수 있다.
상기 채널은 상기 기판의 상부 표면으로부터 돌출되도록 배치되며 제1 방향을 따라 연장된 형상을 가질 수 있다.
상기 제1 전극은 상기 제1 방향과 상이한 제2 방향으로 연장될 수 있다.
상기 게이트 절연막은 상기 채널의 측면과 상부면을 둘러싸도록 배치되고, 상기 게이트 전극은 상기 게이트 절연막의 측면과 상부면을 둘러싸도록 배치될 수 있다.
상기 게이트 구조체는 상기 게이트 절연막과 상기 게이트 전극 사이에 배치되어 상기 게이트 절연막의 측면과 상부면을 둘러싸는 이차원 반도체 물질층을 더 포함하고, 상기 게이트 전극은 상기 이차원 반도체 물질층의 측면과 상부면을 둘러싸도록 배치될 수 있다.
상기 채널은 상기 기판의 상부 표면으로부터 이격되도록 배치되며 제1 방향을 따라 연장될 수 있다.
상기 채널은 제1 방향과 상이한 제2 방향을 따라 서로 간격을 두고 배열되어 있는 복수의 채널 요소를 포함할 수 있다.
상기 게이트 절연막은 상기 복수의 채널 요소를 각각 둘러싸도록 배치되는 복수의 게이트 절연막을 포함할 수 있다.
상기 게이트 전극은 상기 복수의 게이트 절연막을 둘러싸도록 상기 기판의 상부 표면으로부터 돌출하여 배치될 수 있다.
상기 게이트 구조체는 상기 복수의 게이트 절연막을 각각 둘러싸도록 배치되는 복수의 이차원 반도체 물질층을 더 포함할 수 있다.
상기 게이트 전극은 상기 복수의 이차원 반도체 물질층을 둘러싸도록 상기 기판의 상부 표면으로부터 돌출하여 배치될 수 있다.
다른 실시예에 따른 전자 장치는 적어도 하나의 반도체 소자를 포함하며, 각각의 반도체 소자는: 제1 반도체 영역 및 상기 제1 반도체 영역과 전기적으로 접촉하는 제1 전극을 포함하는 제1 소스/드레인 구조체; 제2 반도체 영역 및 상기 제2 반도체 영역과 전기적으로 접촉하는 제2 전극을 포함하는 제2 소스/드레인 구조체; 상기 제1 반도체 영역과 제2 반도체 영역 사이에 배치된 채널; 및 상기 채널을 덮는 게이트 절연막 및 상기 절연막을 덮는 게이트 전극을 포함하는 게이트 구조체;를 포함하며, 상기 제1 소스/드레인 구조체는 상기 제1 반도체 영역과 상기 제1 전극 사이에 배치된 실리사이드막 및 상기 실리사이드막으로 기체 또는 금속이 확산되는 것을 방지하기 위하여 상기 실리사이드막과 상기 제1 전극 사이에 배치된 도전성 배리어를 더 포함하고, 상기 도전성 배리어는 도전성 이차원 물질을 포함할 수 있다.
개시된 실시예에 따르면, 소스/드레인 전극과 반도체 영역 사이에 실리사이드막을 배치함으로써 반도체와 금속의 접촉면에서의 저항을 낮출 수 있다. 또한, 실리사이드막과 소스/드레인 전극 사이에 도전성 배리어를 배치함으로써 실리사이드막으로 기체 또는 금속이 확산되는 것을 방지할 수 있다. 도전성 배리어는 그래핀과 같은 도전성 이차원 물질로 이루어져서 도전성 배리어의 두께를 더욱 줄일 수 있으며, 물리적 또는 화학적 안정성이 높아서 쉽게 훼손되지 않을 수 있다. 또한, 그래핀과 같은 도전성 이차원 물질로 이루어진 도전성 배리어는 소스/드레인의 저항을 낮게 유지시킬 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 2는 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 사시도이다.
도 3은 도 2에 도시된 반도체 소자의 제1 소스/드레인 구조체의 예시적인 구조를 보이는 개략적인 단면도이다.
도 4는 도 2에 도시된 반도체 소자의 제1 소스/드레인 구조체의 다른 예시적인 구조를 보이는 개략적인 단면도이다.
도 5는 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 사시도이다.
도 6은 도 5에 도시된 반도체 소자의 게이트 구조체의 예시적인 구조를 보이는 개략적인 단면도이다.
도 7은 도 5에 도시된 반도체 소자의 게이트 구조체의 다른 예시적인 구조를 보이는 개략적인 단면도이다.
도 8은 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 사시도이다.
도 9는 도 8에 도시된 반도체 소자의 게이트 구조체의 다른 예시적인 구조를 보이는 개략적인 단면도이다.
도 10은 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 사시도이다.
도 11은 도 10에 도시된 반도체 소자의 제1 소스/드레인 구조체의 예시적인 구조를 보이는 개략적인 단면도이다.
도 12는 일 실시예에 따른 디스플레이 구동 집적회로(display driver IC: DDI) 및 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 13은 일 실시예에 따른 CMOS 인버터의 회로도이다.
도 14는 일 실시예에 따른 CMOS SRAM 소자의 회로도이다.
도 15는 일 실시예에 따른 CMOS NAND 회로의 회로도이다.
도 16은 일 실시예에 따른 전자 장치를 도시한 블록 다이어그램이다.
도 17은 일 실시예에 따른 전자 장치의 블록 다이어그램이다.
이하, 첨부된 도면들을 참조하여, 반도체 소자 및 이를 포함하는 전자 장치에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다. 도 1을 참조하면, 일 실시예에 따른 반도체 소자(100)는 제1 소스/드레인 구조체(110), 제2 소스/드레인 구조체(140), 제1 소스/드레인 구조체(110)와 제2 소스/드레인 구조체(140) 사이에 배치된 채널(120), 및 제1 소스/드레인 구조체(110)와 제2 소스/드레인 구조체(140) 사이에서 채널(120)의 상부 표면에 배치된 게이트 구조체(130)를 포함할 수 있다. 또한 반도체 소자(100)는 기판(101)을 더 포함할 수 있다. 제1 소스/드레인 구조체(110)와 제2 소스/드레인 구조체(140)는 기판(101)의 상부 표면의 양측에 배치될 수 있다. 채널(120)은 기판(101)의 일부 영역일 수 있다. 따라서, 게이트 구조체(130)는 제1 소스/드레인 구조체(110)와 제2 소스/드레인 구조체(140) 사이에서 기판(101)의 상부 표면에 배치된다고 볼 수도 있다.
제1 소스/드레인 구조체(110)는 제1 반도체 영역(111), 제1 반도체 영역(111) 위에 배치된 제1 실리사이드막(112), 제1 실리사이드막(112) 위에 배치된 제1 도전성 배리어(113), 및 제1 도전성 배리어(113) 위에 배치된 제1 소스/드레인 전극(114)을 포함할 수 있다. 또한, 제2 소스/드레인 구조체(140)는 제2 반도체 영역(141), 제2 반도체 영역(141) 위에 배치된 제2 실리사이드막(142), 제2 실리사이드막(142) 위에 배치된 제2 도전성 배리어(143), 및 제2 도전성 배리어(143) 위에 배치된 제2 소스/드레인 전극(144)을 포함할 수 있다.
제1 반도체 영역(111)과 제2 반도체 영역(141)은 제1 도전형으로 도핑될 수 있으며, 기판(101)은 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑될 수 있다. 예를 들어, 기판(101)은 p형 반도체를 포함하고 제1 반도체 영역(111)과 제2 반도체 영역(141)은 n형 반도체를 포함하거나, 또는 기판(101)은 n형 반도체를 포함하고 제1 반도체 영역(111)과 제2 반도체 영역(141)은 p형 반도체를 포함할 수 있다. 기판(101)은 약 1014~1018/cm3의 비교적 저농도로 도핑될 수 있으며, 제1 반도체 영역(111)과 제2 반도체 영역(141)은 낮은 저항을 위해 약 1019~1021/cm3의 비교적 고농도로 도핑될 수 있다. 제1 반도체 영역(111)과 제2 반도체 영역(141)은 기판(101) 상부의 양측을 각각 도핑하여 형성될 수 있다. 제1 반도체 영역(111)과 제2 반도체 영역(141)이 형성되지 않은 기판(101)의 상부 영역은 채널(120)이 된다. 따라서, 채널(120)은 제1 반도체 영역(111)과 제2 반도체 영역(141) 사이에 배치될 수 있다.
기판(101), 제1 반도체 영역(111), 및 제2 반도체 영역(141)은, 예를 들어, 실리콘(Si), 게르마늄(Ge), SiGe 등의 IV족 반도체, GaAs, GaP 등의 Ⅲ-Ⅴ족 화합물 반도체 중에서 적어도 하나의 반도체 재료를 포함할 수 있다. 기판(101), 제1 반도체 영역(111), 및 제2 반도체 영역(141)이 Si, Ge, SiGe 등을 포함하는 경우, 기판(101)은 B, Al, Ga, 및 In 중에서 적어도 하나의 도판트(dapant)로 도핑되고 제1 반도체 영역(111)과 제2 반도체 영역(141)은 Ph, As, 및 Sb 중에서 적어도 하나의 도판트로 도핑될 수 있다. 그러면 반도체 소자(100)는 NMOS(n-channel metal oxide semiconductor field effect transistor)가 된다. 또는, 이와 반대로 기판(101)은 Ph, As, 및 Sb 중에서 적어도 하나의 도판트(dapant)로 도핑되고 제1 반도체 영역(111)과 제2 반도체 영역(141)은 B, Al, Ga, 및 In 중에서 적어도 하나의 도판트로 도핑될 수도 있다. 그러면 반도체 소자(100)는 PMOS(p-channel metal oxide semiconductor field effect transistor)가 된다.
일반적으로, 반도체와 금속이 직접 접촉하는 경우, 반도체와 금속 사이의 계면에서 높은 쇼트키 에너지 장벽으로 인하여 반도체와 금속의 접촉면에서 접촉 저항이 커지게 된다. 제1 실리사이드막(112)은 제1 반도체 영역(111)과 제1 소스/드레인 전극(114) 사이에 배치되어 제1 반도체 영역(111)과 제1 소스/드레인 전극(114) 사이의 접촉 저항을 낮추는 역할을 할 수 있다. 마찬가지로, 제2 실리사이드막(142)은 제2 반도체 영역(141)과 제2 소스/드레인 전극(144) 사이에 배치되어 제2 반도체 영역(141)과 제2 소스/드레인 전극(144) 사이의 접촉 저항을 낮추는 역할을 할 수 있다. 제1 및 제2 실리사이드막(112, 142)은 제1 및 제2 소스/드레인 전극(114, 144)의 금속 재료와 실리콘과의 혼합물 또는 화합물을 포함할 수 있지만, 반드시 이에 한정되지 않는다. 예를 들어, 제1 및 제2 실리사이드막(112, 142)은 W, Ti, Co, Ni, Pt, 및 이들의 합금 중에서 선택된 적어도 하나의 금속과 실리콘과의 혼합물 또는 화합물을 포함할 수 있다.
제1 도전성 배리어(113)는 제1 실리사이드막(112)과 제1 소스/드레인 전극(114) 사이에 배치되어 제1 실리사이드막(112)으로 기체 또는 금속이 확산되는 것을 방지하는 역할을 할 수 있다. 예를 들어, 제1 도전성 배리어(113)는 제1 소스/드레인 전극(114)을 증착할 때 사용하는 기체 재료가 제1 실리사이드막(112)과 접촉하여 반응하는 것을 방지하고, 제1 도전성 배리어(113)의 금속 재료가 제1 실리사이드막(112)으로 확산되는 것을 방지할 수 있다. 이와 마찬가지로, 제2 도전성 배리어(143)는 제2 실리사이드막(142)과 제2 소스/드레인 전극(144) 사이에 배치되어 제2 실리사이드막(142)으로 기체 또는 금속이 확산되는 것을 방지하는 역할을 할 수 있다. 이를 위해, 제1 및 제2 도전성 배리어(113, 143)는 물리적 또는 화학적 안정성이 비교적 높아서 쉽게 훼손되지 않는 재료로 이루어질 수 있다. 또한, 제1 및 제2 소스/드레인 구조체(110, 140)의 저항을 낮게 유지시키기 위하여 제1 및 제2 도전성 배리어(113, 143)는 전기적으로 우수한 도전성을 갖는 재료로 이루어질 수 있다.
예를 들어, 제1 및 제2 도전성 배리어(113, 143)는 그래핀과 같은 도전성 이차원 물질을 포함할 수 있다. 그래핀 이외에도 도전성을 갖는 다양한 이차원 물질이 사용될 수 있다. 예를 들어, 제1 및 제2 도전성 배리어(113, 143)로서 사용되는 이차원 물질은 그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 및 이차원 육방정계 질화붕소(h-BN), 포스포린(phosphorene) 중에서 선택된 적어도 하나를 포함할 수 있다. 이차원 물질을 사용할 경우, 제1 및 제2 도전성 배리어(113, 143)의 두께가 작아질 수 있어서 반도체 소자(100)의 크기를 더욱 줄이면서도 반도체 소자(100)의 성능을 향상시킬 수 있다. 예를 들어, 제1 및 제2 도전성 배리어(113, 143)의 두께는 약 0.3 nm 내지 약 2 nm의 범위 내에 있을 수 있다.
제1 소스/드레인 전극(114)은 제1 반도체 영역(111)과 전기적으로 접촉하도록 제1 도전성 배리어(113) 위에 배치된다. 또한, 제2 소스/드레인 전극(144)은 제2 반도체 영역(141)과 전기적으로 접촉하도록 제2 도전성 배리어(143) 위에 배치된다. 제1 및 제2 소스/드레인 전극(114, 144)은, 예를 들어, W, Co, Cu, Ru, Mo, Rh, Ir, 및 이들의 합금 중에서 선택된 적어도 하나의 금속을 포함할 수 있다. 또는, 제1 및 제2 소스/드레인 전극(114, 144)은 제1 및 제2 도전성 배리어(113, 143)와 동일한 도전성 이차원 물질로 이루어질 수도 있다. 이 경우, 제1 소스/드레인 전극(114)은 제1 도전성 배리어(113)와 일체로 구성될 수 있으며, 제2 소스/드레인 전극(144)은 제2 도선성 배리어(143)와 일체로 구성될 수 있다.
게이트 구조체(130)는 채널(120)의 상부 표면을 덮는 게이트 절연막(131), 및 게이트 절연막(131)의 상부 표면을 덮는 게이트 전극(132)을 포함할 수 있다. 게이트 절연막(131)은 SiO2, SiNx, HfO2, Al2O3 등과 같은 유전체 재료로 형성될 수 있으며, 게이트 전극(132)은 폴리 실리콘, 단결정 실리콘, 또는 제1 및 제2 소스/드레인 전극(114, 144)과 동일한 금속 재료로 이루어질 수 있다.
도 1에는 반도체 소자(100)가 평면형 채널(120)을 갖는 전계 효과 트랜지스터인 것으로 도시되었지만, 반드시 이에 한정되는 것은 아니다. 예를 들어, 3차원 채널 구조를 갖는 FinFET, GAAFET(gate-all-around FET) 또는 MBCFET(multi brigde channel FET)에도 위에서 설명한 실시예에 따른 개념이 적용될 수 있다.
도 2는 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 단면도이다. 도 2를 참조하면, 반도체 소자(200)는 기판(201), 기판(201)의 상부 표면으로부터 Z 방향으로 돌출된 제1 소스/드레인 구조체(210), 기판(201)의 상부 표면으로부터 Z 방향으로 돌출된 제2 소스/드레인 구조체(240), 기판(201)의 상부 표면으로부터 Z 방향으로 돌출되며 Y 방향을 따라 연장된 막대 형상을 갖는 채널(220), 및 채널(220)을 둘러싸도록 덮는 게이트 구조체(230)를 포함할 수 있다. 반도체 소자(200)는 또한 도시되지 않은 인접한 다른 반도체 소자와 전기적으로 분리시키기 위한 소자 분리막(202)을 더 포함할 수 있다. 소자 분리막(202)은 절연성 유전체 재료를 포함하며, 기판(201)의 상부 표면 위에서 제1 소스/드레인 구조체(210), 채널(220), 게이트 구조체(230), 및 제2 소스/드레인 구조체(240)의 양측면을 따라 Y 방향으로 연장되도록 배치될 수 있다. 도 2에 도시된 이러한 반도체 소자(200)는, 예를 들어, FinFET일 수 있다.
채널(220)은 Y 방향을 따라 연장되어 제1 소스/드레인 구조체(210)와 제2 소스/드레인 구조체(240) 사이에 연결될 수 있다. 다시 말해, 채널(220)의 제1 단부는 제1 소스/드레인 구조체(210)에 접촉하고 채널(220)의 제2 단부는 제2 소스/드레인 구조체(240)에 접촉할 수 있다. 채널(220)은 비교적 저농도로 도핑된 p형 반도체 또는 비교적 저농도로 도핑된 n형 반도체를 포함할 수 있다.
게이트 구조체(230)는 제1 소스/드레인 구조체(210)와 제2 소스/드레인 구조체(240) 사이에서 채널(220)을 덮는 게이트 절연막(231), 및 게이트 절연막(231)을 덮는 게이트 전극(232)을 포함할 수 있다. 게이트 절연막(231)은 채널(220)의 3면, 다시 말해 채널(220)의 양쪽 측면과 상부 표면을 덮도록 기판(201)의 상부 표면으로부터 돌출하여 배치될 수 있다. 또한, 게이트 전극(232)은 게이트 절연막(231)의 3면, 다시 말해 게이트 절연막(231)의 양쪽 측면과 상부 표면을 덮도록 기판(201)의 상부 표면으로부터 돌출하여 배치될 수 있다.
또한, 제1 소스/드레인 구조체(210)는 제1 반도체 영역(211), 제1 반도체 영역(211) 내에 배치된 제1 소스/드레인 전극(214), 제1 반도체 영역(211) 내에서 제1 소스/드레인 전극(214)을 둘러싸도록 배치된 제1 도전성 배리어(213), 및 제1 반도체 영역(211) 내에서 제1 도전성 배리어(213)를 둘러싸도록 배치된 제1 실리사이드막(212)을 포함할 수 있다. 마찬가지로, 제2 소스/드레인 구조체(240)는 제2 반도체 영역(241), 제2 반도체 영역(241) 내에 배치된 제2 소스/드레인 전극(244), 제2 반도체 영역(241) 내에서 제2 소스/드레인 전극(254)을 둘러싸도록 배치된 제2 도전성 배리어(243), 및 제2 반도체 영역(241) 내에서 제2 도전성 배리어(243)를 둘러싸도록 배치된 제2 실리사이드막(242)을 포함할 수 있다.
제1 반도체 영역(211)과 제2 반도체 영역(241)은 기판(201)의 상부 표면으로부터 Z 방향을 따라 돌출되도록 배치될 수 있다. 제1 반도체 영역(211)과 제2 반도체 영역(241)은 비교적 고농도로 도핑된 n형 반도체 또는 비교적 고농도로 도핑된 p형 반도체를 포함할 수 있다. 제1 반도체 영역(211)과 제2 반도체 영역(241)의 일부는 Y 방향으로 연장되어 채널(220)과 연결될 수 있다. 채널(220)과 연결된 제1 반도체 영역(211)과 제2 반도체 영역(241)의 일부는 채널(220)의 X 방향 폭과 동일한 폭을 가질 수 있다. 채널(220) 맞은편에 있는 제1 반도체 영역(211)과 제2 반도체 영역(241)의 다른 일부는 채널(220)의 폭보다 큰 폭을 가질 수 있다.
도 3은 도 2에 도시된 반도체 소자(200)의 제1 소스/드레인 구조체(210)의 예시적인 구조를 보이는 개략적인 단면도로서, 특히 제1 소스/드레인 구조체(210)를 A-A' 방향으로 절단한 단면을 개략적으로 보인다. 도 3을 참조하면, 제1 소스/드레인 전극(214)은 채널(220)이 연장된 방향과 상이한 Z 방향으로 연장된 막대 형태를 가질 수 있다. 제1 소스/드레인 전극(214)은 제1 반도체 영역(211)의 내부에 위치하는 제1 부분(214a) 및 제1 반도체 영역(211)의 상부 표면 위로 Z 방향을 따라 돌출된 제2 부분(214b)을 포함할 수 있다. 제1 도전성 배리어(213)는 제1 반도체 영역(211)과 제1 소스/드레인 전극(214)의 제1 부분(214a) 사이에서 제1 소스/드레인 전극(214)의 제1 부분(214a)을 둘러싸도록 배치될 수 있다. 또한, 제1 실리사이드막(212)은 제1 반도체 영역(211)과 제1 도전성 배리어(213) 사이에서 제1 도전성 배리어(213)를 둘러싸도록 배치될 수 있다. 제1 반도체 영역(211)의 상부 표면 상에서 제1 소스/드레인 전극(214)의 제2 부분(214b)은 제1 도전성 배리어(213)의 적어도 일부를 덮을 수 있다. 이를 위해, 제1 소스/드레인 전극(214)의 제2 부분(214b)의 직경은 제1 부분(214a)의 직경보다 클 수 있다. 상술한 제1 소스/드레인 구조체(210)의 구조는 제2 소스/드레인 구조체(240)에도 동일하게 적용될 수 있다.
제1 및 제2 도전성 배리어(213, 243)는 그래핀, 흑린, 비정질 질화 붕, 및 이차원 육방정계 질화붕, 포스포린 중에서 선택된 적어도 하나를 포함하는 도전성 이차원 물질을 포함할 수 있다. 그러면, 제1 및 제2 도전성 배리어(213, 243)가 도 3에 도시된 바와 같이 굴곡된 곡면 형상을 갖는 경우에도 제1 및 제2 도전성 배리어(213, 243)를 얇게 형성하는 것이 가능하며 물리적 및/또는 화학적 안정성을 확보할 수 있다. 제1 및 제2 도전성 배리어(213, 243)는, 예를 들어, 플라즈마 증착 방식으로 카본 소스를 사용하여 제1 및 제2 실리사이드막(212, 242)의 표면 상에 직접 증착함으로써 형성될 수 있다.
도 4는 도 2에 도시된 반도체 소자(200)의 제1 소스/드레인 구조체의 다른 예시적인 구조를 보이는 개략적인 단면도이다. 도 4를 참조하면, 제1 소스/드레인 구조체(210')는 제1 반도체 영역(211), 제1 반도체 영역(211)의 내부를 부분적으로 뚫도록 배치된 제1 소스/드레인 전극(215), 및 제1 반도체 영역과 제1 소스/드레인 전극(215) 사이에서 제1 소스/드레인 전극(215)을 둘러싸도록 배치된 제1 실리사이드막(212)을 포함할 수 있다 제1 소스/드레인 전극(215)은 도전성 이차원 물질로 이루어질 수 있다. 이 경우, 제1 소스/드레인 전극(215)은 도전성 배리어와 동일한 이차원 물질로 이루어지며 도전성 배리어와 일체로 구성된 것이라고 볼 수 있다. 도 4에 도시된 제1 소스/드레인 구조체(210')의 구성은 제2 소스/드레인 구조체에도 적용될 수 있다.
도 5는 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 사시도이고, 도 6은 도 5에 도시된 반도체 소자의 게이트 구조체의 예시적인 구조를 보이는 개략적인 단면도로서, 특히 도 5의 게이트 구조체를 B-B' 방향으로 절단한 단면을 개략적으로 보인다. 도 5 및 도 6을 참조하면, 반도체 소자(200')는 게이트 절연막(231)과 게이트 전극(232) 사이에 배치된 이차원 반도체 물질층(233)을 포함하는 게이트 구조체(230')를 포함할 수 있다. 게이트 구조체(230')의 이차원 반도체 물질층(233)은 게이트 절연막(231)과 게이트 전극(232) 사이에 배치되어 게이트 절연막(231)의 양쪽 측면과 상부 표면을 둘러싸도록 구성되고, 게이트 전극(232)은 이차원 반도체 물질층(233)의 양쪽 측면과 상부 표면을 덮도록 기판(201)의 상부 표면으로부터 돌출하여 배치될 수 있다. 게이트 구조체(230')를 제외한 반도체 소자(200')의 나머지 구성은 도 2 및 도 3에 도시된 반도체 소자(200)의 구성과 동일하므로, 반도체 소자(200')의 나머지 구성에 대한 상세한 설명은 생략한다.
이차원 반도체 물질층(233)은 반도체 소자(200')의 문턱 전압을 조정할 수 있다. 이차원 반도체 물질층(233)은 반도체 특성을 갖도록 도핑된 이차원 물질 또는 그 자체로 반도체 특성을 갖는 이차원 물질을 포함할 수 있다. 예를 들어, 그래핀, 이차원육방정계 질화붕소, 흑린, 포스포린 등을 반도체 특성을 갖도록 도핑하여 이차원 반도체 물질층(233)을 형성할 수 있다. 또는 이차원 반도체 물질층(233)은, 예를 들어, 전이금속 디칼코게나이드(transition metal dichalcogenide)를 포함할 수 있다. 전이금속 디칼코게나이드는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함할 수 있다. 이차원 반도체 물질층(233)이 게이트 전극(232)과 중첩하여 배치되는 경우, 이차원 반도체 물질층(233)과 게이트 전극(232)의 일함수가 감소될 수 있다. 이에 따라, 반도체 소자(200')의 문턱 전압을 조정할 수 있다. 이차원 반도체 물질층(233)의 X 방향 두께는 3 nm 이하, 2 nm 이하, 또는 1 nm 이하이고 0.3 nm 이상일 수 있다.
도 7은 도 5에 도시된 반도체 소자의 게이트 구조체의 다른 예시적인 구조를 보이는 개략적인 단면도이다. 도 7을 참조하면, 적어도 2개의 독립적인 반도체 소자(200'a, 200'b)가 함께 사용될 수 있다. 예를 들어, 제1 반도체 소자(200'a)는 NMOS이고 제2 반도체 소자(200'b)는 PMOS일 수 있다. 제1 반도체 소자(200'a)는 제1 채널(220a)과 제1 게이트 구조체(230'a)를 포함하고 제2 반도체 소자(200'b)는 제2 채널(220b)과 제2 게이트 구조체(230'b)를 포함할 수 있다. 도시되지는 않았지만, 제1 반도체 소자(200'a)와 제2 반도체 소자(200'b) 각각은 앞서 설명한 구성을 갖는 제1 소스/드레인 구조체와 제2 소스/드레인 구조체를 더 포함할 수 있다. 또한, 제1 게이트 구조체(230'a)는 제1 게이트 절연막(231a), 제1 이차원 반도체 물질층(233a), 및 제1 게이트 전극(232a)을 포함하고, 제2 게이트 구조체(230'b)는 제2 게이트 절연막(231b), 제2 이차원 반도체 물질층(233b) 및 제2 게이트 전극(232b)을 포함할 수 있다.
제1 반도체 소자(200'a)의 문턱 전압과 제2 반도체 소자(200'b)의 문턱 전압은 서로 상이할 수 있다. 제1 반도체 소자(200'a)의 문턱 전압과 제2 반도체 소자(200'b)의 문턱 전압을 개별적으로 상이하게 조정하기 위하여, 제1 이차원 반도체 물질층(233a)과 제2 이차원 반도체 물질층(233b)이 서로 상이할 수 있다. 예를 들어, 제1 이차원 반도체 물질층(233a)과 제2 이차원 반도체 물질층(233b)이 서로 상이한 이차원 반도체 물질을 포함하거나, 또는 제1 이차원 반도체 물질층(233a)의 두께와 제2 이차원 반도체 물질층(233b)의 두께가 서로 상이할 수도 있다. 그러면, 제1 및 제2 게이트 전극(232a, 232b)의 구성을 서로 다르게 변화시키지 않고, 제1 반도체 소자(200'a)와 제2 반도체 소자(200'b)에서 필요로 하는 문턱 전압을 조정할 수 있다.
도 8은 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 사시도이다. 도 8을 참조하면, 반도체 소자(300)는 기판(301), 기판(301)의 상부 표면으로부터 Z 방향으로 돌출된 제1 소스/드레인 구조체(310), 기판(301)의 상부 표면으로부터 Z 방향으로 돌출된 제2 소스/드레인 구조체(340), 기판(301)의 상부 표면으로부터 이격되어 Y 방향을 따라 연장된 막대 형상을 갖는 채널(320), 및 채널(320)을 둘러싸도록 덮는 게이트 구조체(330)를 포함할 수 있다. 또한, 반도체 소자(300)는 또한 도시되지 않은 인접한 다른 반도체 소자와 전기적으로 분리시키기 위한 소자 분리막(302)을 더 포함할 수 있다. 채널(320)은 Y 방향과 상이한 Z 방향 또는 X 방향을 따라 서로 간격을 두고 배열된 복수의 채널 요소(321, 322, 323)를 포함할 수 있다. 도 8에는 3개의 채널 요소(321, 322, 323)가 Z 방향으로 간격을 두고 배열된 것으로 도시되었으나, 이는 단지 예시적인 것이며 반드시 이에 한정되는 것은 아니다. 도 8에 도시된 반도체 소자(300)는, 예를 들어, GAAFET 또는 MBCFET일 수 있다.
제1 소스/드레인 구조체(310)와 제2 소스/드레인 구조체(340)는 도 2 및 도 3, 또는 도 4에서 설명한 것과 동일한 구조를 가질 수 있다. 따라서, 제1 소스/드레인 구조체(310)와 제2 소스/드레인 구조체(340)에 대한 상세한 설명은 생략한다.
게이트 구조체(330)는 복수의 채널 요소(321, 322, 323)를 각각 둘러싸도록 배치되는 복수의 게이트 절연막(331)을 포함할 수 있다. 또한, 게이트 구조체(330)는 복수의 게이트 절연막(331)을 둘러싸도록 기판(301)의 상부 표면으로부터 돌출하여 배치된 게이트 전극(332)을 포함할 수 있다.
도 9는 도 8에 도시된 반도체 소자(300)의 게이트 구조체의 다른 예시적인 구조를 보이는 개략적인 단면도이다. 도 9를 참조하면, 게이트 구조체(330')는 복수의 게이트 절연막(331)을 각각 둘러싸도록 배치되는 복수의 이차원 반도체 물질층(333)을 더 포함할 수 있다. 각각의 이차원 반도체 물질층(333)은 그에 대응하는 게이트 절연막(331)과 게이트 전극(332) 사이에 배치될 수 있다.
도 2 내지 도 9는 반도체 소자가 벌크 반도체 기판을 이용하여 형성된 예를 보인다. 이 경우, 채널은 반도체 기판의 양측 상부 영역을 에칭한 후에 남은 반도체 기판의 상부의 중심 영역이다. 벌크 기판 대신에, SOI(silicon on insulator) 기판에 반도체 소자를 형성하는 것도 가능하다.
도 10은 또 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 보이는 사시도이고, 도 11은 도 10에 도시된 반도체 소자의 소스/드레인 구조체의 예시적인 구조를 보이는 개략적인 단면도로서, 특히 제1 소스/드레인 구조체를 C-C' 방향으로 절단한 단면을 개략적으로 보인다. 도 10 및 도 11을 참조하면, 다른 실시예에 따른 반도체 소자(400)는 기판(401), 기판(401)의 상부 표면으로부터 Z 방향으로 돌출된 제1 소스/드레인 구조체(410), 기판(401)의 상부 표면으로부터 Z 방향으로 돌출된 제2 소스/드레인 구조체(440), 기판(401)의 상부 표면으로부터 Z 방향으로 돌출되며 Y 방향을 따라 연장된 막대 형상을 갖는 채널(420), 및 채널(420)을 둘러싸도록 덮는 게이트 구조체(430)를 포함할 수 있다. 기판(401)은 실리콘층(401a)과 절연층(401b)을 포함하는 SOI 기판일 수 있다.
제1 소스/드레인 구조체(410)는 절연층(401b)의 상부 표면으로부터 Z 방향으로 돌출하여 배치된 제1 반도체 영역(411), 제1 반도체 영역(411) 내에 배치된 제1 소스/드레인 전극(414), 제1 반도체 영역(411) 내에서 제1 소스/드레인 전극(414)을 둘러싸도록 배치된 제1 도전성 배리어(413), 및 제1 반도체 영역(411) 내에서 제1 도전성 배리어(413)를 둘러싸도록 배치된 제1 실리사이드막(412)을 포함할 수 있다. 제2 소스/드레인 구조체(440)도 제1 소스/드레인 구조체(410)과 동일한 구조를 가질 수 있다.
채널(420)과 게이트 구조체(430)도 절연층(401b)의 상부 표면 위에 Z 방향으로 돌출하여 배치될 수 있다. 채널(420)과 게이트 구조체(430)는 앞에서 설명한 것과 동일한 구조를 가질 수 있으므로, 상세한 설명을 생략한다. 이러한 제1 소스/드레인 구조체(410), 제2 소스/드레인 구조체(440), 채널(420), 게이트 구조체(430)는 절연층(401b) 위에 증착하여 형성될 수 있다.
상술한 반도체 소자들은, 예를 들어, 디스플레이의 구동 집적회로, CMOS 인버터, CMOS SRAM 소자, CMOS NAND 회로, 및/또는 기타 다양한 전자 장치들에서 사용될 수 있다.
도 12은 예시적인 실시예에 따른 디스플레이 구동 집적회로(display driver IC; DDI)(500) 및 DDI(500)를 구비하는 디스플레이 장치(520)의 개략적인 블록 다이어그램이다.
도 12를 참조하면, DDI(500)는 제어기(502), 전력 공급 회로(504), 드라이버 블록(driver block)(506), 및 메모리 블록(memory block)(508)을 포함할 수 있다. 제어기(502)는 중앙 처리 장치(main processing unit, MPU)(522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(500)의 각 블록들을 제어한다. 전력 공급 회로(504)는 제어기(502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(506)은 제어기(502)의 제어에 응답하여 전력 공급 회로(504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(524)을 구동한다. 디스플레이 패널(524)은, 예를 들어, 액정 디스플레이 패널(liquid crystal display panel), 유기 발광 소자(organic light emitting device; OLED) 디스플레이 패널, 또는 플라즈마 디스플레이 패널(plasma display panel)일 수 있다. 메모리 블록(508)은 제어기(502)로 입력되는 명령 또는 제어기(502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 전력 공급 회로(504) 및 드라이버 블록(506)은 도 1 내지 도 11을 참조하여 상술한 예시적인 실시예들에 따른 반소체 소자를 포함할 수 있다.
도 13는 예시적인 실시예에 따른 CMOS 인버터(600)의 회로도이다. 도 13을 참조하면, CMOS 인버터(600)는 CMOS 트랜지스터(610)를 포함한다. CMOS 트랜지스터(610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(620) 및 NMOS 트랜지스터(630)로 이루어진다. CMOS 트랜지스터(610)는 도 1 내지 도 11을 참조하여 상술한 예시적인 실시예들에 따른 반소체 소자를 포함할 수 있다.
도 14는 예시적인 실시예에 따른 CMOS SRAM 소자(700)의 회로도이다. 도 14를 참조하면, CMOS SRAM 소자(700)는 한 쌍의 구동 트랜지스터(710)를 포함한다. 한 쌍의 구동 트랜지스터(710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)로 이루어진다. CMOS SRAM 소자(700)는 한 쌍의 전송 트랜지스터(740)를 더 포함할 수 있다. 구동 트랜지스터(710)를 구성하는 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)의 공통 노드에 전송 트랜지스터(740)의 소스가 교차 연결된다. PMOS 트랜지스터(720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, NMOS 트랜지스터(730)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(740)의 게이트에는 워드 라인(WL)이 연결되고, 한 쌍의 전송 트랜지스터(740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결될 수 있다. CMOS SRAM 소자(700)의 구동 트랜지스터(710) 및 전송 트랜지스터(740) 중 적어도 하나는 도 1 내지 도 11을 참조하여 상술한 예시적인 실시예들에 따른 반소체 소자를 포함할 수 있다.
도 15는 예시적인 실시예에 따른 CMOS NAND 회로(800)의 회로도이다. 도 15를 참조하면, CMOS NAND 회로(800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. CMOS NAND 회로(800)는 도 1 내지 도 11을 참조하여 상술한 예시적인 실시예들에 따른 반소체 소자를 포함할 수 있다.
도 16는 예시적인 실시예에 따른 전자 장치(900)를 도시한 블록 다이어그램이다. 도 16을 참조하면, 전자 장치(900)는 메모리(910) 및 메모리 제어기(920)를 포함한다. 메모리 제어기(920)는 호스트(930)의 요청에 응답하여 메모리(910)로부터의 데이터 독출 및/또는 상기 메모리(910)로의 데이터 기입을 위하여 메모리(910)를 제어할 수 있다. 메모리(910) 및 메모리 제어기(920) 중 적어도 하나는 도 1 내지 도 11을 참조하여 상술한 예시적인 실시예들에 따른 반소체 소자를 포함할 수 있다.
도 17은 예시적인 실시예에 따른 전자 장치(1000)의 블록 다이어그램이다. 도 17을 참조하면, 전자 장치(1000)는 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 장치(1000)는 제어기(1010), 입출력 장치 (I/O)(1020), 메모리(1030), 및 무선 인터페이스(1040)를 포함하며, 이들은 각각 버스(1050)를 통해 상호 연결되어 있다.
제어기(1010)는 마이크로프로세서(microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드(keypad), 키보드(keyboard), 또는 디스플레이 중 적어도 하나를 포함할 수 있다. 메모리(1030)는 제어기(1010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(1030)는 사용자 데이터를 저장하는 데 사용될 수 있다. 전자 장치(1000)는 무선 커뮤니케이션 네트워크를 통해 데이터를 전송/수신하기 위하여 상기 무선 인터페이스(1040)를 이용할 수 있다. 무선 인터페이스(1040)는 안테나 및/또는 무선 트랜시버(wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 전자 장치(1000)는 제3 세대 통신 시스템, 예컨대 CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 전자 장치(1000)는 도 1 내지 도 11을 참조하여 상술한 예시적인 실시예들에 따른 반소체 소자를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 초소형의 구조로 양호한 전기적 성능을 나타낼 수 있어 집적 회로 소자에 적용될 수 있고, 소형화, 저전력, 고성능을 구현할 수 있다.
상술한 반도체 소자 및 이를 포함하는 전자 장치는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
100, 200, 300, 400.....반도체 소자
101, 201, 301, 401.....기판
110, 140, 210, 210', 240, 310, 340, 410, 440.....소스/드레인 구조체
111, 141, 211, 241.....반도체 영역
112, 142, 212, 242.....실리사이드막
113, 143, 213, 243.....도전성 배리어
114, 144, 214, 215, 244.....소스/드레인 전극
120, 220, 320, 420.....채널
130, 230, 230', 330, 330', 430.....게이트 구조체
131, 231, 331.....게이트 절연막
132, 232, 332.....게이트 전극
202, 302.....소자 분리막
233, 333.....이차원 반도체 물질층
321, 322, 323.....채널 요소

Claims (21)

  1. 제1 반도체 영역 및 상기 제1 반도체 영역과 전기적으로 접촉하는 제1 전극을 포함하는 제1 소스/드레인 구조체;
    제2 반도체 영역 및 상기 제2 반도체 영역과 전기적으로 접촉하는 제2 전극을 포함하는 제2 소스/드레인 구조체;
    상기 제1 반도체 영역과 제2 반도체 영역 사이에 배치된 채널; 및
    상기 채널을 덮는 게이트 절연막 및 상기 절연막을 덮는 게이트 전극을 포함하는 게이트 구조체;를 포함하며,
    상기 제1 소스/드레인 구조체는 상기 제1 반도체 영역과 상기 제1 전극 사이에 배치된 실리사이드막 및 상기 실리사이드막으로 기체 또는 금속이 확산되는 것을 방지하기 위하여 상기 실리사이드막과 상기 제1 전극 사이에 배치된 도전성 배리어를 더 포함하고, 상기 도전성 배리어는 도전성 이차원 물질을 포함하는, 반도체 소자.
  2. 제1 항에 있어서,
    상기 도전성 배리어의 두께는 0.3 nm 내지 2 nm의 범위 내에 있는, 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 전극은 상기 도전성 배리어와 동일한 이차원 물질로 이루어지며 상기 도전성 배리어와 일체로 구성된, 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 전극은 W, Co, Cu, Ru, Mo, Rh, Ir, 및 이들의 합금 중에서 선택된 적어도 하나의 금속을 포함하는, 반도체 소자.
  5. 제1 항에 있어서,
    상기 실리사이드막은 W, Ti, Co, Ni, Pt, 및 이들의 합금 중에서 선택된 적어도 하나의 금속과 실리콘과의 혼합물인, 반도체 소자.
  6. 제1 항에 있어서,
    상기 이차원 물질은 그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 및 포스포린(phosphorene) 중에서 선택된 적어도 하나를 포함하는, 반도체 소자.
  7. 제1 항에 있어서,
    상기 반도체 소자는 기판을 더 포함하며,
    상기 제1 반도체 영역과 상기 제2 반도체 영역은 상기 기판의 상부 표면으로부터 돌출되도록 배치되는, 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 전극은 상기 제1 반도체 영역의 내부에 위치하는 제1 부분 및 상기 제1 반도체 영역의 상부 표면 위로 돌출된 제2 부분을 포함하는, 반도체 소자.
  9. 제8 항에 있어서,
    상기 도전성 배리어는 상기 제1 반도체 영역과 상기 제1 전극의 제1 부분 사이에서 상기 제1 전극의 제1 부분을 둘러싸도록 배치되며,
    상기 실리사이드막은 상기 제1 반도체 영역과 상기 도전성 배리어 사이에서 상기 도전성 배리어를 둘러싸도록 배치되는, 반도체 소자.
  10. 제8 항에 있어서,
    상기 제1 반도체 영역의 상부 표면 상에서 상기 제1 전극의 제2 부분이 상기 도전성 배리어의 적어도 일부를 덮도록 상기 제1 전극의 제2 부분의 직경은 상기 제1 부분의 직경보다 큰, 반도체 소자.
  11. 제7 항에 있어서,
    상기 채널은 상기 기판의 상부 표면으로부터 돌출되도록 배치되며 제1 방향을 따라 연장된 형상을 갖는, 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 전극은 상기 제1 방향과 상이한 제2 방향으로 연장되는, 반도체 소자.
  13. 제11 항에 있어서,
    상기 게이트 절연막은 상기 채널의 측면과 상부면을 둘러싸도록 배치되고,
    상기 게이트 전극은 상기 게이트 절연막의 측면과 상부면을 둘러싸도록 배치되는, 반도체 소자.
  14. 제13 항에 있어서,
    상기 게이트 구조체는 상기 게이트 절연막과 상기 게이트 전극 사이에 배치되어 상기 게이트 절연막의 측면과 상부면을 둘러싸는 이차원 반도체 물질층을 더 포함하고,
    상기 게이트 전극은 상기 이차원 반도체 물질층의 측면과 상부면을 둘러싸도록 배치되는, 반도체 소자.
  15. 제7 항에 있어서,
    상기 채널은 상기 기판의 상부 표면으로부터 이격되도록 배치되며 제1 방향을 따라 연장된, 반도체 소자.
  16. 제15 항에 있어서,
    상기 채널은 제1 방향과 상이한 제2 방향을 따라 서로 간격을 두고 배열되어 있는 복수의 채널 요소를 포함하는, 반도체 소자.
  17. 제16 항에 있어서,
    상기 게이트 절연막은 상기 복수의 채널 요소를 각각 둘러싸도록 배치되는 복수의 게이트 절연막을 포함하는, 반도체 소자.
  18. 제17 항에 있어서,
    상기 게이트 전극은 상기 복수의 게이트 절연막을 둘러싸도록 상기 기판의 상부 표면으로부터 돌출하여 배치되는, 반도체 소자.
  19. 제17 항에 있어서,
    상기 게이트 구조체는 상기 복수의 게이트 절연막을 각각 둘러싸도록 배치되는 복수의 이차원 반도체 물질층을 더 포함하는, 반도체 소자.
  20. 제19 항에 있어서,
    상기 게이트 전극은 상기 복수의 이차원 반도체 물질층을 둘러싸도록 상기 기판의 상부 표면으로부터 돌출하여 배치되는, 반도체 소자.
  21. 적어도 하나의 반도체 소자를 포함하며,
    각각의 반도체 소자는:
    제1 반도체 영역 및 상기 제1 반도체 영역과 전기적으로 접촉하는 제1 전극을 포함하는 제1 소스/드레인 구조체;
    제2 반도체 영역 및 상기 제2 반도체 영역과 전기적으로 접촉하는 제2 전극을 포함하는 제2 소스/드레인 구조체;
    상기 제1 반도체 영역과 제2 반도체 영역 사이에 배치된 채널; 및
    상기 채널을 덮는 게이트 절연막 및 상기 절연막을 덮는 게이트 전극을 포함하는 게이트 구조체;를 포함하며,
    상기 제1 소스/드레인 구조체는 상기 제1 반도체 영역과 상기 제1 전극 사이에 배치된 실리사이드막 및 상기 실리사이드막으로 기체 또는 금속이 확산되는 것을 방지하기 위하여 상기 실리사이드막과 상기 제1 전극 사이에 배치된 도전성 배리어를 더 포함하고, 상기 도전성 배리어는 도전성 이차원 물질을 포함하는, 전자 장치.
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