TW202207417A - 具有經組態以用於高電壓應用之電晶體之整合總成及形成整合總成之方法 - Google Patents

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Abstract

本發明之一些實施例包括一種整合總成，其具有：一第一閘極，其操作性地鄰近於一通道區；一第一源極/汲極區，其在該通道區之一第一側；及一第二源極/汲極區，其在該通道區之相對的一第二側。該第一源極/汲極區藉由一介入區與該通道區間隔開。該第一源極/汲極區及該第二源極/汲極區經由該通道區以閘控方式彼此耦接。一第二閘極鄰近於該介入區之一區段且藉由一絕緣區與該第一閘極間隔開。一輕微摻雜區跨越該介入區延伸且在該第一源極/汲極區之至少一部分下方。本發明之一些實施例包括形成整合總成之方法。

Description

具有經組態以用於高電壓應用之電晶體之整合總成及形成整合總成之方法
整合總成及形成整合總成之方法。
場效電晶體(FET)通常用作整合總成之組件。在一些應用中，可能需要將電晶體用於高電壓應用(亦即，可在電晶體之汲極與源極之間提供大的電壓差的應用，其中汲極與源極之間的電壓差在本文中縮寫為VDS )中。傳統的FET可具有擊穿電壓VDs ，該電壓過低而不適合於高電壓應用。因此，可修改FET以增強對高電壓應用的適合性。一個修改為增加FET之汲極與閘控通道區之間的距離。然而，可能難以成本有效地製造修改的FET。
需要開發可適合於高電壓位置之新電晶體架構，且開發用於製造此類電晶體架構之方法。
一些實施例包括電晶體組態，該等電晶體組態具有經由通道區以閘控方式耦接之一對源極/汲極區。主要閘極結構與通道區可操作地耦接。源極/汲極區中之至少一者藉由介入區與通道區間隔開，該介入區在其上方具有一或多個次要閘極結構。此等次要閘極結構可為「虛設」結構(亦即，在最終總成中可能不具有電用途，而是僅在電晶體組態之製造期間用以將源極/汲極區中之一者或兩者與通道區間隔開)。替代地，次要閘極結構中之至少一者可耦接至參考電壓以在電晶體組態之至少一些操作模式期間將該至少一個次要閘極結構保持於靜態參考電壓(例如，VSS、VDD、VSS/2等)。在另外其他實施例中，次要閘極結構中之至少一者可耦接至驅動器電路系統(其可能或可能不為與耦接至主要閘極結構之驅動器電路系統相同的驅動器電路系統)，使得可針對電晶體組態之特定操作模式而定製沿著次要閘極結構中之該至少一者的電壓。
關於圖1至圖11來描述實例實施例。
參看圖1，繪示實例整合總成10。實例總成包括半導體基材12。半導體基材12可包含任何合適的組合物；且在一些實施例中，可包含以下各者中之一或多者、基本上由以下各自中之一或多者組成，或由以下各者中之一或多者組成：矽、鍺、III/V族半導體材料(例如，磷化鎵)、半導體氧化物等；其中術語III/V族半導體材料係指包含選自元素週期表之III族及V族之元素的半導體材料(其中III族及V族為舊命名法，且現被稱作第13族及第15族)。在一些實施例中，半導體基材12可包含矽(例如，單晶矽)、基本上由矽組成，或由矽組成。
第一閘極(在本文中亦被稱作主要閘極) 14在半導體基材12上方，且第二閘極(在本文中亦被稱作次要閘極) 16在側向上鄰近於第一閘極14。在所繪示之實施例中，存在三個第二閘極16。如將在下文更詳細地論述，第二閘極16至少部分地用以在源極/汲極區之圖案化期間將源極/汲極區與主要閘極14間隔開。可存在任何合適數目個第二閘極16。舉例而言，一些實施例可包括至少一個第二閘極且不超過五個第二閘極，一些實施例可包括至少一個第二閘極且不超過十個第二閘極，一些實施例可包括多於10個第二閘極，等等。
第二閘極16一起形成集合18，其中此集合自第一閘極14側向地偏移。
閘極14及16包含絕緣材料20及在絕緣材料20上方的導電區22。導電區可包含任何合適數目種導電材料，且在所展示之實施例中，包含在導電閘極材料24上方的含金屬材料26。
絕緣材料20可被稱作閘極介電材料，且可包含任何合適的組合物。舉例而言，絕緣材料20可包含二氧化矽、基本上由二氧化矽組成，或由二氧化矽組成。
導電閘極材料24可包含任何合適的導電組合物。舉例而言，在一些實施例中，導電閘極材料可包含導電摻雜半導體材料(例如，導電摻雜鍺、導電摻雜矽等)。若導電閘極材料24包含矽，則此矽可呈任何合適的結晶形式(例如，多晶、非晶及單晶中之一或多者)。
含金屬材料26可包含任何合適的組合物。在一些實施例中，含金屬材料26可藉由金屬與半導體材料沿著導電閘極材料24之上表面的反應而形成，且因此可包含金屬與導電閘極材料之半導體材料的組合。舉例而言，若導電閘極材料24包含矽，則含金屬材料26可包含金屬矽化物(例如，矽化鎢、矽化鈦、矽化鉭等)；若導電閘極材料24包含鍺，則含金屬材料26可包含金屬鍺化物(例如，鍺化鎢、鍺化鈦、鍺化鉭等)；等等。
通道區28在半導體基材12內且在第一閘極14正下方。一個源極/汲極區30在通道區28之一側，且另一源極/汲極區32在通道區之另一側。源極/汲極區30及32中之一者可被稱作第一源極/汲極區，且另一者可被稱作第二源極/汲極區。在一些實施例中，第一源極/汲極區可被視為在通道區28之第一側，且第二源極/汲極區可被視為在通道區28之第二側，其中第二側與第一側呈相對關係。源極/汲極區30及32中之一者為源極，且另一者為汲極。在一些實施例中，源極/汲極區30可被稱作第一源極/汲極區，且可對應於汲極。在其他實施例中，源極/汲極區30可被稱作第一源極/汲極區，且可對應於源極。
介入區34處於主要閘極14與源極/汲極區30之間。第二閘極16在介入區上方，其中第二閘極中之每一者鄰近於介入區之區段。舉例而言，閘極中之一者標記為16a，且此閘極鄰近於介入區34之區段36。
第一輕微摻雜區38在半導體基材12內且跨越介入區34延伸。輕微摻雜區可包含在約1×1017 個原子/立方公分至約5×1018 個原子/立方公分之範圍內的摻雜劑濃度。摻雜劑可為p型(例如，在半導體基材12包含矽之應用中的硼)或n型(例如，在半導體基材12包含矽之應用中的磷或砷)。
第二輕微摻雜區40係沿著通道區28之相對於第一輕微摻雜區38的相對側。第二輕微摻雜區40可包含濃度與第一輕微摻雜區38相同的相同摻雜劑，或可包含與第一輕微摻雜區38不同的摻雜劑及/或不同的摻雜劑濃度。
源極/汲極區30及32經摻雜劑重摻雜。此重摻雜可包括例如超過約1020 個原子/立方公分之摻雜劑濃度。源極/汲極區30及32內之摻雜劑可為與輕微摻雜區38及40內之摻雜劑相同的摻雜劑類型，且因此區38及40可對應於輕微摻雜擴散(LDD)區。
輕微摻雜區38及40比源極/汲極區30及32深，且至少部分地在源極/汲極區30及32下方延伸。在所展示之實施例中，輕微摻雜區38及40完全跨越重摻雜之源極/汲極區30及32的底部部分(底部周邊)延伸。
區38、40、30及32可形成為任何合適的深度。在一些實施例中，區38及40形成為小於或等於約200 (奈米) nm之第一深度D1 ，且區30及32形成為小於第一深度之第二深度D2 。區38及40可形成為彼此相同的深度(如所展示)，或可形成為相對於彼此不同的深度。類似地，區30及32形成為彼此相同的深度(如所展示)，或可形成為相對於彼此不同的深度。
第二閘極16藉由絕緣區42彼此間隔開，且第二閘極16a藉由絕緣區44與主要閘極14間隔開。絕緣材料46在絕緣區42及44內。絕緣材料46亦沿著主要閘極14之側壁形成第一側壁間隔物48，且沿著次要閘極16中之最外者的側壁形成第二側壁間隔物50。
絕緣材料46可包含任何合適的組合物。舉例而言，絕緣材料46可包含二氧化矽及氮化矽中之一者或兩者、基本上由二氧化矽及氮化矽中之一者或兩者組成，或由二氧化矽及氮化矽中之一者或兩者組成。
淺溝槽隔離(STI) 52經展示為設置於基材12內，以界定摻雜區38、40、30及32之邊界。STI可包含二氧化矽、基本上由二氧化矽組成，或由二氧化矽組成。
在所繪示之實施例中，含金屬區54及56設置於源極/汲極區30及32上方。含金屬區54及56中之一者可被稱作第一含金屬區，且另一者可被稱作第二含金屬區。含金屬區54及56可包含任何合適的組合物。在一些實施例中，含金屬區54及56係藉由組合金屬與基材12之半導體材料形成。舉例而言，若基材12包含矽，則含金屬區54及56可包含金屬矽化物(例如，矽化鈦、矽化鎢、矽化鉭等)、基本上由金屬矽化物組成，或由金屬矽化物組成。
導電互連件58及60經展示為經由含金屬區54及56與源極/汲極區30及32電耦接。導電互連件58及60可包含任何合適的導電組合物；諸如各種金屬(例如，鈦、鎢、鈷、鎳、鉑、釕等)、含金屬組合物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)中之一或多者。
絕緣材料61在閘極14及16上方且沿著互連件58及60之側面設置。絕緣材料61可包含任何合適的組合物。舉例而言，絕緣材料61可包含二氧化矽、基本上由二氧化矽組成，或由二氧化矽組成。
電晶體62包括通道區28、源極/汲極區30及32、輕微摻雜區38及40，以及主要閘極14。電晶體可能或可能不被視為包括次要閘極16。驅動器電路系統(驅動器) 64與主要閘極14電耦接。驅動器電路系統可用以將電壓選擇性地提供至主要閘極14。主要閘極14可被視為操作性地接近於(操作性地鄰近於)通道區28，使得主要閘極14上之適當電壓(臨限電壓)將在通道區28內誘發電場以將電晶體62置於第一操作模式中，其中源極/汲極區30及32經由通道區28彼此電耦接。若主要閘極14上之電壓低於臨限電壓，則電晶體62將處於第二操作模式中，其中源極/汲極區30及32彼此不電耦接。電晶體之第一操作模式與第二操作模式之間的選擇性轉換(亦即，源極/汲極區30及32彼此選擇性地耦接/解耦)可被稱作電晶體62之閘控操作，且因此源極/汲極區30及32可被視為經由主要閘極14以閘控方式彼此耦接。在一些實施例中，通道區28可被視為在經由通道區將源極/汲極區30及32彼此耦接的第一操作模式與源極/汲極區30及32彼此解耦的第二操作模式之間移位。
在電晶體62之操作期間，可能或可能不以電方式控制次要閘極16。圖1展示驅動器電路系統64與次要閘極16之間的虛線以指示次要閘極可視情況與驅動器電路系統64耦接。若次要閘極16中之一或多者與驅動器電路系統64耦接，則在電晶體62之操作期間，可視情況在次要閘極16中之該一或多者上誘發電壓以增強源極/汲極區30及32之耦接。若次要閘極16不與驅動器電路系統64耦接，則閘極16可在電晶體62之所有操作模式期間電浮動。替代地，次要閘極可與合適的參考電壓源66耦接，如圖1B中所展示。參考電壓源66可維持於任何合適的電壓，包括例如Vdd、Vss、Vdd/2等。
圖1及圖1B之導電互連件58及60經展示為分別與電路組件68及70耦接。此等組件可對應於例如邏輯電路系統、驅動器電路系統、供應電壓、感測電路系統、解碼器電路系統等中之一或多者。
在一些實施例中，圖1及圖1B之電晶體62可為PMOS電晶體(亦即，源極/汲極區30及32可為p型區)，且在一些實施例中，圖1及圖1B之電晶體62可為NMOS電晶體(亦即，源極/汲極區30及32可為n型區)。PMOS電晶體及/或NMOS電晶體可併入至CMOS組態中，如下文參看圖11更詳細地描述。
在一些實施例中，圖1及圖1B之電晶體62可為高電壓電晶體(亦即，可適合於在源極/汲極區30與源極/汲極區32之間提供高電壓差的應用中的操作)。電晶體62可經組態以具有高擊穿電壓VDS 。出於理解本公開案及隨後的申請專利範圍之目的，擊穿電壓VDS 係指源極/汲極區30與32之間的電壓差，該電壓差損害電晶體之效能(亦即，導致源極/汲極區之間的接面擊穿以損害此等源極/汲極區之可控制閘控耦接)。在一些實施例中，本文中所描述之電晶體62可具有至少約15伏特(V)、至少約50 V、至少約100 V、至少約200 V等之擊穿電壓VDS 。
圖1之電晶體62可為整合總成之許多大體上相同的電晶體中之一者，其中術語「大體上相同」意謂在合理的製造及量測公差內相同。圖1A為沿著圖1之線A-A的自上而下俯視圖，且以圖解方式繪示若干作用區15。作用區15在圖1A中以虛線(假想)圖展示以指示該等區在圖之截面平面之外。作用區15可包含圖1之半導體材料12。圖1A之視圖展示主要閘極14及次要閘極16係分別沿著跨越作用區15延伸之線性結構17及19。電晶體62與作用區15中之每一者相關聯，其中所繪示電晶體62彼此大體上相同。
上文所描述之電晶體62可藉由任何合適的處理形成。參看圖2至圖8描述實例處理。
參看圖2，在含半導體之基材12及STI 52上方形成堆疊72。堆疊72包含在介電材料20上方的導電閘極材料24。堆疊72可形成為任何合適的高度H。舉例而言，高度可在約20 nm至約200 nm之範圍內。
參看圖3，將堆疊72圖案化成第一閘極14以及第二閘極16之集合18。第二閘極16中之一者標記為16a，且此第二閘極與第一閘極14相鄰(亦即，第二閘極中最接近第一閘極之一者)。介入區44對應於主要閘極14與次要閘極16a之間的第一間隙。介入區42對應於次要閘極16之間的第二間隙。在一些實施例中，可能僅存在次要閘極16中之一者，且因此可能不存在第二間隙42。
主要閘極14可被視為在閘極14的與間隙44相對之一側具有第一外部側壁73，且集合18可被視為在集合18的與間隙44相對之一側具有第二外部側壁75。
主要閘極14沿著圖3之截面具有第一寬度W1 ，且次要閘極16沿著圖3之截面具有第二寬度W2 。在一些實施例中，第一寬度W1 (其可被視為對應於閘極長度)可在約20 nm至約200 nm之範圍內，且第二寬度W2 可在約20 nm至約200 nm之範圍內。在一些實施例中，第二寬度W2 可小於或等於第一寬度W1 之約80%，小於或等於第一寬度W1 之約60%，小於或等於第一寬度W1 之約50%，小於或等於第一寬度W1 之約30%，等等。次要閘極16可全部具有彼此相同的寬度，如所展示。替代地，次要閘極16中之一或多者可具有與次要閘極16中之至少一個其他者不同的寬度。
如所展示，間隙42及44的寬度可彼此相同，或不同。又，所有間隙44的寬度可彼此相同，或間隙44中之至少一者可具有與間隙44中之至少一個其他者不同的寬度。
在一些實施例中，間隙42及44可全部具有相同的寬度W3 ，且此寬度可小於或等於第一寬度W1 之約80%，小於或等於第一寬度W1 之約60%，小於或等於第一寬度W1 之約50%，小於或等於第一寬度W1 之約30%，等等。
參看圖4，將摻雜劑74植入至基材12中以形成輕微摻雜區38及40。摻雜劑經繪示為以一角度植入，使得植入區38及40在第一閘極14下方部分地且在第二閘極16下方完全地延伸。第二閘極16之高度及寬度可連同植入物74之角度及功率一起經定製，以達成使植入區38在次要閘極16下方完全地延伸的所要目標。在一些實施例中，可相對於所繪示之豎直z軸以在約20°至約40°之範圍內的一角度提供植入物74。
參看圖5，展示在圖4之植入之後的製程階段的總成10，且將植入區38展示為在次要閘極16下方連續地延伸。
參看圖6，絕緣材料46形成於間隙42及44內以填充此等間隙，且沿著外部側壁73及75經圖案化成間隔物48及50。在一些實施例中，絕緣材料46可被稱作間隔物材料。間隔物48及50可藉由合適的各向異性刻蝕而自間隔物材料46圖案化。
在間隔物材料46經圖案化成間隔物48及50之後，植入區40之第一區76被曝露，其中此第一區76自間隔物48側向地向外延伸；且植入區38之第二區78被曝露，其中此第二區自第二間隔物50側向地向外延伸。在一些實施例中，區38及40可一起被稱作第一植入區，且區76及78可被視為第一植入區之第一曝露區及第二曝露區。
參看圖7，將第二摻雜劑79植入至基材12中以形成源極/汲極植入區30及32。在一些實施例中，源極/汲極植入區32可被稱作形成於第一曝露區76內之第一植入區，且源極/汲極植入區30可被稱作形成於第二曝露區78內之第二植入區。
第二摻雜劑79可為與圖4之第一摻雜劑74相同的摻雜劑類型(例如，兩者可均為n型或p型)，或可為相對於第一摻雜劑不同的摻雜劑類型。在一些實施例中，第一摻雜劑74及第二摻雜劑79可彼此相同(例如，兩者均可包含硼、磷、砷等)。
源極/汲極區30及32與間隔物48及50對準。在一些實施例中，絕緣材料46及閘極16可被視為用以使源極/汲極區30與主要閘極14偏移。
參看圖8，含金屬區54及56形成於源極/汲極植入區30及32上方。含金屬區54及56可藉由基材12之矽的矽化形成。
含金屬材料26形成於導電閘極材料24上方。在一些實施例中，含金屬材料26可包含藉由來自導電閘極材料24之矽的矽化形成之金屬矽化物，且材料26可與材料54及56同時形成。
絕緣材料61形成於閘極14及16上方，且導電互連件58及60形成為與含金屬材料54及56電耦接。
使源極/汲極區30與主要閘極14偏移之所繪示方法相對於缺少次要閘極16之習知方法可為有利的，此係因為相對於缺少在基材之介入區34 (圖1)上方的用以保護基材之此區免於不合需要之矽化的保護材料20、24及46的方法，所繪示方法可簡化矽化物54/56之形成。又，次要閘極16之大小及數目可提供用於調整源極/汲極區30之偏移距離的可定製參數。另外，次要閘極16可提供最終電晶體62 (圖1及圖1A)之有用的可操作性特性，在缺少此等次要閘極之習知結構中將缺少此等特性。
圖1及圖1A之實施例展示設置於源極/汲極區30中之一者與主要閘極14之間而不設置於源極/輸入區32中之另一者與主要閘極14之間的次要閘極16。換言之，圖1及圖1A之實施例展示設置於汲極區與主要閘極14之間或源極區與主要閘極14之間的次要閘極16。在其他實施例中，次要閘極16可設置於源極區與主要閘極14之間以及汲極區與主要閘極14之間。參看圖9及圖10描述此類其他實施例之實例。
圖9及圖10將介入區34展示為沿著主要閘極14之一側(第一側)的第一介入區，且展示沿著主要閘極14之相對第二側的第二介入區80。次要閘極82在第二介入區80上方且沿著第二介入區之區段。舉例而言，次要閘極82中之一者展示為沿著第二介入區80之區段84。次要閘極82可被稱作第三閘極以將其與第一閘極14及第二閘極16區分。
可存在任何合適數目個第三閘極82。在所繪示之實施例中，第三閘極在集合86內。集合86可包含例如一至五個第三閘極82，一至十個第三閘極，多於10個第三閘極，等等。在一些實施例中，集合86內之第三閘極的數目可與集合18內之第二閘極的數目相同，使得電晶體62在源極/汲極區30與32之間對稱(如圖9中所展示)，且在其他實施例中，集合86內之第三閘極的數目可與集合18內之第二閘極的數目不同，使得電晶體62在源極/汲極區30與32之間不對稱(如圖10中所展示)。
第三閘極82藉由介入區83彼此間隔開，且最接近主要閘極14之第三閘極藉由介入區81與主要閘極14間隔開。絕緣材料46形成於介入區81及83內。
第三閘極82可視情況與驅動器電路系統64耦接，如圖9及圖10中所展示。若第三閘極82不與驅動器電路系統64耦接，則第三閘極82可在電晶體62之操作模式期間保持電浮動。若第三閘極82與驅動器電路系統64耦接，則此驅動器電路系統可用以在電晶體62之操作期間沿著第三閘極82中之一或多者調變電壓。
第三閘極82可與參考電路系統88 (參考1)耦接，如圖9A及圖10A中所展示。參考電路系統88可對應於參考源電壓，且此電壓可相同或不同於與第二閘極16耦接之參考源電壓66。圖9A及圖10A將參考源電壓66展示為參考2，同時將參考電路系統88展示為參考1。應理解，參考源電壓66及88可彼此相同，或可彼此不同。
參考源電壓66及88可用以在電晶體62之所有操作模式(或替代地考慮通道區28之所有操作模式)期間將第二閘極16及第三閘極82保持於靜態電壓位準。
本文中所描述之電晶體62可用於眾多應用中。在一些實例應用中，電晶體可用於CMOS電路系統中。圖11、圖11A及圖11B展示包含實例CMOS電路系統102之實例整合總成100。CMOS電路系統包括PMOS裝置104及NMOS裝置106。PMOS裝置形成於n型井108內，且NMOS裝置形成於半導體基材12之p型區內。
PMOS裝置104包含p+源極/汲極區30及32，且NMOS裝置106包含n+源極/汲極區30及32 (其中裝置之源極區標記為S，且裝置之汲極區標記為D)。
在所繪示之實施例中，NMOS裝置106之源極與VSS耦接，且PMOS裝置104之汲極與VDD耦接；其中VSS及VDD為實例供應電壓。
圖11及圖11B之NMOS裝置106展示為包含上文所描述之類型的高電壓電晶體62，且圖11A之NMOS裝置106展示為包含標準FET。圖11A及圖11B之PMOS裝置104展示為包含上文所描述之類型的高電壓電晶體62，且圖11之PMOS裝置104展示為包含標準FET。
圖11、圖11A及圖11B展示電晶體62可併入至CMOS中之許多應用中之幾個應用。舉例而言，圖11A及圖11B展示僅在PMOS電晶體之汲極區30下方的「p-」區(LDD區)。在其他應用中，另一LDD區可在PMOS電晶體之源極區32下方。又，圖11、圖11A及圖11B之實施例僅展示實例電晶體之汲極側的第二閘極(額外閘極) 16。在其他應用中，第二閘極16中之至少一些可在PMOS電晶體104及NMOS電晶體106中之任一者或兩者的源極側。
上文所論述之總成及結構可用於積體電路內(其中術語「積體電路」意謂由半導體基板支撐之電子電路)；且可併入至電子系統中。此類電子系統可用於例如記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特殊應用模組中，且可包括多層、多晶片模組。電子系統可為廣泛範圍之系統中之任一者，諸如攝影機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明器、車輛、時鐘、電視、蜂巢式電話、個人電腦、汽車、工業控制系統、飛行器等。
除非另外規定，否則本文中所描述之各種材料、物質、組合物等可藉由現已知或尚待開發的任何合適方法形成，包括例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等。
術語「介電」及「絕緣」可用以描述具有絕緣電性質之材料。該等術語在本公開案中被視為同義的。在一些情況下利用術語「介電」且在其他情況下利用術語「絕緣」(或「電絕緣」)可在本公開案內提供語言變化，以簡化隨後的申請專利範圍內的前提基礎，且並不用以指示任何顯著的化學或電差異。
可在本公開案中利用術語「電連接」及「電耦接」兩者。該等術語被視為同義的。在一些情況下利用一個術語且在其他情況下利用其他術語可在本公開案內提供語言變化，以簡化隨後的申請專利範圍內的前提基礎。
圖式中各種實施例之特定定向僅出於繪示目的，且在一些應用中，實施例可相對於所展示之定向旋轉。本文中所提供之描述及隨後的申請專利範圍涉及在各種特徵之間具有所描述關係的任何結構，而不管該等結構呈圖式之特定定向抑或相對於此定向旋轉。
除非另外指示，否則隨附繪示之截面視圖僅展示截面平面內之特徵，且不展示截面平面後的材料，以便簡化圖式。
當結構在上文被稱作「在」另一結構「上」、「鄰近於」或「抵靠」另一結構時，其可直接處於另一結構上或亦可存在介入結構。相比之下，當結構被稱作「直接在」另一結構「上」、「直接鄰近於」或「直接抵靠」另一結構時，不存在介入結構。術語「直接在…下方」、「直接在…上方」等並不指示直接實體接觸(除非另外明確表明)，而是指示垂直對準關係。
結構(例如，層、材料等)可被稱作「豎直地延伸」，以指示結構大體上自底層基材(例如，基板)向上延伸。豎直延伸之結構可能或可能不相對於基材之上表面實質上正交地延伸。
一些實施例包括一種整合總成，其具有：一第一閘極，其操作性地鄰近於一通道區；一第一源極/汲極區，其在該通道區之一第一側；及一第二源極/汲極區，其在該通道區之一第二側。該第二側與該第一側呈相對關係。該第一源極/汲極區藉由一介入區與該通道區間隔開。該第一源極/汲極區及該第二源極/汲極區經由該通道區以閘控方式彼此耦接。一第二閘極鄰近於該介入區之一區段且藉由一絕緣區與該第一閘極間隔開。一輕微摻雜區跨越該介入區延伸且在該第一源極/汲極區之至少一部分下方。
一些實施例包括一種整合總成，其包含：一半導體基材；一第一閘極，其在該半導體基材上方且操作性地鄰近於該半導體基材內之一通道區；及一第一源極/汲極區，其在該半導體基材內且在該通道區之一第一側。該第一源極/汲極區藉由該半導體基材之一介入區與該通道區間隔開。一第二源極/汲極區在該半導體基材內且在該通道區之一第二側，該第二側與該通道區之該第一側呈相對關係。一第二閘極鄰近於該介入區之一區段且藉由一絕緣區與該第一閘極間隔開。一輕微摻雜區跨越該介入區延伸且在該第一源極/汲極區之至少一部分下方。第一含金屬區及第二含金屬區在該第一源極/汲極區及該第二源極/汲極區上方。第一導電互連件及第二導電互連件分別經由至少該第一含金屬區及該第二含金屬區與該第一源極/汲極區及該第二源極/汲極區耦接。一電晶體包含該通道區、該第一源極/汲極區及該第二源極/汲極區，以及該輕微摻雜區。
一些實施例包括一種形成一整合總成之方法。在一半導體基材上方形成一堆疊。該堆疊包含在介電材料上方的導電閘極材料。將該堆疊圖案化成一第一閘極以及一或多個第二閘極之一集合。一第一間隙在該第一閘極與該集合中之一最接近的第二閘極之間。該第一閘極具有在該第一閘極之與該第一間隙相對的一側之一第一外部側壁。一或多個第二閘極之該集合具有在該集合之與該第一間隙相對的一側之一第二外部側壁。若該集合包含多於一個該等第二閘極，則該等第二閘極彼此間隔開第二間隙。將一第一摻雜劑植入至該半導體基材中以在該半導體基材內形成一第一植入區。將該第一摻雜劑以一角度植入使得該第一植入物區在該第一閘極下方部分地延伸且在該集合之該一或多個第二閘極下方完全地延伸。沿著該第一外部側壁及該第二外部側壁形成間隔物材料以沿著該第一外部側壁形成一第一間隔物，且沿著該第二外部側壁形成一第二間隔物。該間隔物材料跨越該第一間隙延伸且跨越任何第二間隙延伸。該第一植入區之一第一曝露區自該第一間隔物側向地向外延伸，且該第一植入區之一第二曝露區自該第二間隔物側向地向外延伸。植入一第二摻雜劑以在該第一植入區之該第一曝露區內形成一第一源極/汲極植入區，且在該第一植入區之該第二曝露區內形成一第二源極/汲極植入區。在該第一源極/汲極植入區及該第二源極/汲極植入區上方形成第一含金屬區及第二含金屬區。
遵從法規，本文中所揭示之主題已以關於結構及方法特徵或多或少特定之語言進行了描述。然而，應理解，申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中所揭示之構件包含實例實施例。因此，申請專利範圍將被賦予按字面表述的完整範圍，且根據等效物原則進行適當解譯。
10:整合總成 12:半導體基材/半導體材料 14:第一閘極/主要閘極 15:作用區 16,16a:第二閘極/次要閘極 17,19:線性結構 18,86:集合 20,61:絕緣材料 22:導電區 24:導電閘極材料 26:含金屬材料 28:通道區 30,32:源極/汲極植入區/p+源極/汲極區/n+源極/汲極區/摻雜區 34,81,83:介入區 36,84:區段 38:第一輕微摻雜區/植入區 40:第二輕微摻雜區/植入區 42:絕緣區/介入區/第二間隙 44:絕緣區/介入區/間隙 46:絕緣材料/間隔物材料 48:第一側壁間隔物 50:第二側壁間隔物 52:淺溝槽隔離(STI) 54,56:含金屬區/矽化物 58,60:導電互連件 62:高電壓電晶體 64:驅動器電路系統 66:參考電壓源/參考源電壓 68,70:電路組件 72:堆疊 73:第一外部側壁 74:摻雜劑/植入物 75:第二外部側壁 76:第一曝露區 78:第二曝露區 79:第二摻雜劑 80:第二介入區 82:次要閘極/第三閘極 88:參考電路系統/參考源電壓 100:實例整合總成 102:實例CMOS電路系統 104:PMOS裝置 106:NMOS裝置 108:n型井 D:汲極區 D1 :第一深度 D2 :第二深度 H:高度 S:源極區 W1 :第一寬度 W2 :第二寬度 W3 :寬度
圖1為包含實例電晶體之實例整合總成之區的圖解截面側視圖。
圖1A為沿著圖1之線A-A的圖解自上而下俯視圖。
圖1B為包含另一實例電晶體之實例整合總成之區的圖解截面側視圖。
圖2至圖8為在用於形成實例電晶體之實例方法之實例依序製程階段的實例總成之區的圖解截面側視圖。
圖9、圖9A、圖10及圖10A為包含實例電晶體之實例整合總成之區的圖解截面側視圖。
圖11、圖11A及圖11B為包含實例CMOS組態之實例整合總成之區的圖解截面側視圖。
10:整合總成
12:半導體基材/半導體材料
14:第一閘極/主要閘極
16,16a:第二閘極/次要閘極
18:集合
20,61:絕緣材料
22:導電區
24:導電閘極材料
26:含金屬材料
28:通道區
30,32:源極/汲極植入區/p+源極/汲極區/n+源極/汲極區/摻雜區
34:介入區
36:區段
38:第一輕微摻雜區/植入區
40:第二輕微摻雜區/植入區
42:絕緣區/介入區/第二間隙
44:絕緣區/介入區/間隙
46:絕緣材料/間隔物材料
48:第一側壁間隔物
50:第二側壁間隔物
52:淺溝槽隔離(STI)
54,56:含金屬區/矽化物
58,60:導電互連件
62:高電壓電晶體
64:驅動器電路系統
68,70:電路組件
D1:第一深度
D2:第二深度

Claims (41)

  1. 一種整合總成，其包含： 一第一閘極，其操作性地鄰近於一通道區； 在該通道區之一第一側的一第一源極/汲極區及在該通道區之一第二側的一第二源極/汲極區，其中該第二側與該第一側呈相對關係；該第一源極/汲極區藉由一介入區與該通道區間隔開；該第一源極/汲極區及該第二源極/汲極區經由該通道區以閘控方式彼此耦接； 一第二閘極，其鄰近於該介入區之一區段且藉由一絕緣區與該第一閘極間隔開；及 一輕微摻雜區，其跨越該介入區延伸且在該第一源極/汲極區之至少一部分下方。
  2. 如請求項1之整合總成，其中該第一源極/汲極區為一汲極區。
  3. 如請求項1之整合總成，其中該第一源極/汲極區為一源極區。
  4. 如請求項1之整合總成，其中該通道區、該第一源極/汲極區及該第二源極/汲極區以及該輕微摻雜區在一含半導體基材內。
  5. 如請求項4之整合總成，其中該含半導體基材為一含矽基材。
  6. 如請求項5之整合總成，其中該第一源極/汲極區及該第二源極/汲極區為該含矽基材內的n型區。
  7. 如請求項5之整合總成，其中該第一源極/汲極區及該第二源極/汲極區為該含矽基材內的p型區。
  8. 如請求項1之整合總成，其中該第二閘極為複數個第二閘極中之一者，該複數個第二閘極在該介入區之區段上方彼此間隔開。
  9. 如請求項8之整合總成，其包含1至10個該等第二閘極。
  10. 如請求項8之整合總成，其包含1至5個該等第二閘極。
  11. 如請求項1之整合總成，其中該第一閘極與驅動器電路系統耦接，該驅動器電路系統經組態以將電壓選擇性地提供至該第一閘極，從而在該通道區內選擇性地誘發一電場且藉此使該通道區選擇性地在將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第一操作模式與不將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第二操作模式之間轉換；且其中該第二閘極在該通道區之所有操作模式期間保持於一靜態電壓位準。
  12. 如請求項1之整合總成，其中該第一閘極與驅動器電路系統耦接，該驅動器電路系統經組態以將電壓選擇性地提供至該第一閘極，從而在該通道區內選擇性地誘發一電場且藉此使該通道區選擇性地在將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第一操作模式與不將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第二操作模式之間轉換；且其中該第二閘極在該通道區之所有操作模式期間電浮動。
  13. 如請求項1之整合總成，其中該第一閘極與驅動器電路系統耦接，該驅動器電路系統經組態以將電壓選擇性地提供至該第一閘極，從而在該通道區內選擇性地誘發一電場且藉此使該通道區選擇性地在將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第一操作模式與不將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第二操作模式之間轉換；且其中該第二閘極亦與該驅動器電路系統耦接。
  14. 如請求項1之整合總成，其中該介入區為一第一介入區，且該整合總成進一步包含： 一第二介入區，其在該第二源極/汲極區與該通道區之間；及 一第三閘極，其鄰近於該第二介入區之一區段。
  15. 如請求項14之整合總成，其中該第二閘極為複數個第二閘極中之一者，該複數個第二閘極在該第一介入區之區段上方彼此間隔開，且其中該第三閘極為複數個第三閘極中之一者，該複數個第三閘極在該第二介入區之區段上方彼此間隔開。
  16. 如請求項15之整合總成，其包含與該等第二閘極相等數目個該等第三閘極。
  17. 如請求項15之整合總成，其包含與該等第二閘極不同數目個該等第三閘極。
  18. 如請求項14之整合總成，其中該第一閘極與驅動器電路系統耦接，該驅動器電路系統經組態以將電壓選擇性地提供至該第一閘極，從而在該通道區內選擇性地誘發一電場且藉此使該通道區選擇性地在將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第一操作模式與不將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第二操作模式之間轉換；且其中該第二閘極及該第三閘極在該通道區之所有操作模式期間保持於一靜態電壓位準。
  19. 如請求項14之整合總成，其中該第一閘極與驅動器電路系統耦接，該驅動器電路系統經組態以將電壓選擇性地提供至該第一閘極，從而在該通道區內選擇性地誘發一電場且藉此使該通道區選擇性地在將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第一操作模式與不將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第二操作模式之間轉換；且其中該第二閘極及該第三閘極在該通道區之所有操作模式期間電浮動。
  20. 如請求項14之整合總成，其中該第一閘極與驅動器電路系統耦接，該驅動器電路系統經組態以將電壓選擇性地提供至該第一閘極，從而在該通道區內選擇性地誘發一電場且藉此使該通道區選擇性地在將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第一操作模式與不將該第一源極/汲極區及該第二源極/汲極區彼此耦接的一第二操作模式之間轉換；且其中該第二閘極及該第三閘極亦與該驅動器電路系統耦接。
  21. 一種整合總成，其包含： 一半導體基材； 一第一閘極，其在該半導體基材上方且操作性地鄰近於該半導體基材內之一通道區； 一第一源極/汲極區，其在該半導體基材內且在該通道區之一第一側；該第一源極/汲極區藉由該半導體基材之一介入區與該通道區間隔開； 一第二源極/汲極區，其在該半導體基材內且在該通道區之一第二側，該第二側與該通道區之該第一側呈相對關係； 一第二閘極，其鄰近於該介入區之一區段且藉由一絕緣區與該第一閘極間隔開； 一輕微摻雜區，其跨越該介入區延伸且在該第一源極/汲極區之至少一部分下方； 第一含金屬區及第二含金屬區，其在該第一源極/汲極區及該第二源極/汲極區上方； 第一導電互連件及第二導電互連件，其分別經由至少該第一金屬區及該第二含金屬區與該第一源極/汲極區及該第二源極/汲極區耦接；且 其中一電晶體包含該通道區、該第一源極/汲極區及該第二源極/汲極區，以及該輕微摻雜區。
  22. 如請求項21之整合總成，其中該第一源極/汲極區為一汲極區。
  23. 如請求項21之整合總成，其中該第一源極/汲極區為一源極區。
  24. 如請求項21之整合總成，其中該第二閘極為複數個第二閘極中之一者，該複數個第二閘極在該介入區之區段上方彼此間隔開。
  25. 如請求項21之整合總成，其中該第一含金屬區及該第二含金屬區包含金屬矽化物。
  26. 如請求項21之整合總成，其中該電晶體具有至少約15伏特之一擊穿電壓VDS 。
  27. 如請求項21之整合總成，其中該電晶體具有至少約50伏特之一擊穿電壓VDS 。
  28. 如請求項21之整合總成，其中該電晶體具有至少約100伏特之一擊穿電壓VDS 。
  29. 如請求項21之整合總成，其中該電晶體具有至少約200伏特之一擊穿電壓VDS 。
  30. 如請求項21之整合總成，其中該電晶體為一CMOS之一PMOS電晶體。
  31. 如請求項21之整合總成，其中該電晶體為一CMOS之一NMOS電晶體。
  32. 一種形成一整合總成之方法，其包含： 在一半導體基材上方形成一堆疊，該堆疊包含在介電材料上方之導電閘極材料； 將該堆疊圖案化成一第一閘極以及一或多個第二閘極之一集合；一第一間隙在該第一閘極與該集合中之一最接近的第二閘極之間；該第一閘極具有在該第一閘極的與該第一間隙相對之一側的一第一外部側壁；一或多個第二閘極之該集合具有在該集合的與該第一間隙相對之一側的一第二外部側壁；若該集合包含多於一個該等第二閘極，則該等第二閘極彼此間隔開第二間隙； 將一第一摻雜劑植入至該半導體基材中以在該半導體基材內形成一第一植入區，該第一摻雜劑係以一角度植入使得該第一植入區在該第一閘極下方部分地且在該集合之該一或多個第二閘極下方完全地延伸； 沿著該第一外部側壁及該第二外部側壁形成間隔物材料以沿著該第一外部側壁形成一第一間隔物且沿著該第二外部側壁形成一第二間隔物；該間隔物材料跨越該第一間隙延伸且跨越任何第二間隙延伸；該第一植入區之一第一曝露區自該第一間隔物側向地向外延伸，且該第一植入區之一第二曝露區自該第二間隔物側向地向外延伸； 植入一第二摻雜劑以在該第一植入區之該第一曝露區內形成一第一源極/汲極植入區，且在該第一植入區之該第二曝露區內形成一第二源極/汲極植入區；及 在該第一源極/汲極植入區及該第二源極/汲極植入區上方形成第一含金屬區及第二含金屬區。
  33. 如請求項32之方法，其中該第一摻雜劑為與該第二摻雜劑相同的摻雜劑類型。
  34. 如請求項33之方法，其中該相同摻雜劑類型為n型。
  35. 如請求項33之方法，其中該相同摻雜劑類型為p型。
  36. 如請求項33之方法，其中該第一摻雜劑與該第二摻雜劑相同。
  37. 如請求項32之方法，其中該第二源極/汲極植入區為一汲極區。
  38. 如請求項32之方法，其中該第二源極/汲極植入區為一源極區。
  39. 如請求項32之方法，其中該集合包含兩個或多於兩個該等第二閘極。
  40. 如請求項32之方法，其中該第一含金屬區及該第二含金屬區包含金屬矽化物。
  41. 如請求項40之方法，其中該導電閘極材料包含導電摻雜矽，且其中該金屬矽化物在其形成於該第一源極/汲極植入區及該第二源極/汲極植入區上方時形成於該導電閘極材料之該導電摻雜矽上方。
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