JP6985596B2 - 電子デバイス、電子デバイスの製造方法及び電子機器 - Google Patents

電子デバイス、電子デバイスの製造方法及び電子機器 Download PDF

Info

Publication number
JP6985596B2
JP6985596B2 JP2017229880A JP2017229880A JP6985596B2 JP 6985596 B2 JP6985596 B2 JP 6985596B2 JP 2017229880 A JP2017229880 A JP 2017229880A JP 2017229880 A JP2017229880 A JP 2017229880A JP 6985596 B2 JP6985596 B2 JP 6985596B2
Authority
JP
Japan
Prior art keywords
graphene
insulating film
electronic device
gate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017229880A
Other languages
English (en)
Other versions
JP2019102567A (ja
Inventor
信太郎 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2017229880A priority Critical patent/JP6985596B2/ja
Priority to US16/181,547 priority patent/US10734495B2/en
Publication of JP2019102567A publication Critical patent/JP2019102567A/ja
Application granted granted Critical
Publication of JP6985596B2 publication Critical patent/JP6985596B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/403—Cells and electrode assemblies
    • G01N27/414—Ion-sensitive or chemical field-effect transistors, i.e. ISFETS or CHEMFETS
    • G01N27/4141—Ion-sensitive or chemical field-effect transistors, i.e. ISFETS or CHEMFETS specially adapted for gases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Description

電子デバイス、電子デバイスの製造方法及び電子機器に関する。
グラフェンを有機分子膜と積層し、有機分子膜によってグラフェンに電子又は正孔をドープし、グラフェンのシート抵抗を低減する技術が知られている。
また、グラフェンをトランジスタに利用する技術が知られている。例えば、グラフェンを電界効果トランジスタ（Field Effect Transistor，ＦＥＴ）のゲートに用い、そのグラフェンにアンモニア等の対象ガスが吸着した時の仕事関数変化に起因した閾値電圧変化によって生じるドレイン電流変化に基づき、対象ガスを検知するガスセンサが提案されている。
国際公開第２０１４／０３０５３４号パンフレット 国際公開第２０１７／００２８５４号パンフレット
グラフェンをＦＥＴのゲートに用いる電子デバイスでは、そのグラフェンの仕事関数を調整することが重要になる。例えば、上記のようなガスセンサでは、検知の対象成分以外の成分、例えば、雰囲気中の他のガス成分がグラフェンに吸着し、それが対象成分吸着時のグラフェンの仕事関数変化に影響を及ぼしてしまうと、対象成分を適正に検知することが難しくなる。また、グラフェンをゲートに用いたＦＥＴをスイッチング素子として利用する場合には、ゲートに用いられるグラフェンの仕事関数によってそのＦＥＴの閾値電圧、スイッチング特性が決まってくる。
このように、グラフェンをＦＥＴのゲートに用いる電子デバイスでは、そのグラフェンの仕事関数を調整することが、高いデバイス性能を実現するうえで重要な因子となる。
一観点によれば、半導体層と、前記半導体層を介して設けられたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたグラフェンのゲートとを含み、前記ゲート絶縁膜は、前記グラフェンの電荷のドーピングを誘起する電子デバイスが提供される。
また、一観点によれば、上記のような電子デバイスの製造方法が提供される。
また、一観点によれば、上記のような電子デバイスを備える電子機器が提供される。
ＦＥＴのゲートに用いられるグラフェンの仕事関数が調整された、高性能の電子デバイスが実現される。
第１の実施の形態に係る電子デバイスの一例を示す図である。 電子デバイスの別例を示す図である。 第１の実施の形態に係る電子デバイスの説明図である。 第２の実施の形態に係る電子デバイスの一例を示す図である。 第２の実施の形態に係る電子デバイスの形成方法の一例を示す図（その１）である。 第２の実施の形態に係る電子デバイスの形成方法の一例を示す図（その２）である。 第２の実施の形態に係る電子デバイスの電流電圧特性の説明図である。 第２の実施の形態に係る電子デバイスの検知感度特性の説明図である。 第２の実施の形態に係る電子デバイスを用いたガスセンサシステムの一例を示す図である。 第３の実施の形態に係る電子デバイスの一例を示す図である。 第４の実施の形態に係る電子デバイスの一例を示す図である。 第５の実施の形態に係る電子デバイスの一例を示す図である。 第６の実施の形態に係る電子デバイスの一例を示す図である。 第７の実施の形態に係る電子デバイスの一例を示す図である。 第８の実施の形態に係る電子デバイスの一例を示す図である。 第８の実施の形態に係る電子デバイスの形成方法の一例を示す図（その１）である。 第８の実施の形態に係る電子デバイスの形成方法の一例を示す図（その２）である。 第９の実施の形態に係る電子デバイスの一例を示す図である。 第１０の実施の形態に係る電子機器の説明図である。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る電子デバイスの一例を示す図である。図１には、電子デバイスの要部斜視図を模式的に示している。
図１に示す電子デバイス１は、ゲートにグラフェン１０が用いられたＦＥＴを備える。電子デバイス１は、半導体基板２０、ゲート絶縁膜３０、グラフェン１０、ゲート電極４０、ソース電極５０及びドレイン電極６０を有する。
半導体基板２０には、例えば、シリコン（Ｓｉ）基板が用いられる。半導体基板２０には、シリコン基板のほか、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、インジウムリン（ＩｎＰ）、ガリウムヒ素（ＧａＡｓ）等の各種半導体基板が用いられてもよい。
半導体基板２０内には、その一部の半導体領域２１を挟んで対向するようにソース領域２２及びドレイン領域２３が設けられる。ソース領域２２及びドレイン領域２３は、半導体基板２０に所定の導電型の不純物をイオン注入することで形成される。半導体領域２１と、ソース領域２２及びドレイン領域２３とは、反対の導電型とされる。例えば、半導体領域２１がｐ型とされ、ソース領域２２及びドレイン領域２３がｎ型（ｎ＋＋）とされる。半導体領域２１は、ｐ型の半導体基板２０を用いるか又はノンドープの半導体基板２０にｐ型の不純物をイオン注入することで形成される。ソース領域２２とドレイン領域２３との間に介在される半導体領域２１が、ＦＥＴのチャネル領域として機能する。
半導体領域２１、ソース領域２２及びドレイン領域２３を含む半導体基板２０上に、ゲート絶縁膜３０が設けられる。半導体基板２０の、ソース領域２２とドレイン領域２３との間に介在される半導体領域２１上に、ゲート絶縁膜３０を介してグラフェン１０が設けられる。
ゲート絶縁膜３０は、半導体基板２０上に設けられた絶縁膜３１と、その絶縁膜３１上に設けられた絶縁膜３２とを含む積層構造を有する。ゲート絶縁膜３０の、上層側の絶縁膜３２上に、絶縁膜３２と接するように、グラフェン１０が設けられる。
ゲート絶縁膜３０の、下層側（半導体基板２０側）の絶縁膜３１には、酸化シリコン（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の各種絶縁材料が用いられる。絶縁膜３１は、例えば、熱酸化法や堆積法（ＡＬＤ（Atomic Layer Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等）を用いて形成される。絶縁膜３１は、例えば、１層の絶縁膜とされる。このほか、絶縁膜３１は、同種又は異種の絶縁材料が用いられた２層以上の絶縁膜の積層構造とされてもよい。
ゲート絶縁膜３０の、上層側（グラフェン１０側）の絶縁膜３２には、これに接して設けられるグラフェン１０の、その電荷（電子又は正孔）のドーピングを誘起する材料が用いられる。絶縁膜３２には、有機材料が用いられてもよいし、無機材料が用いられてもよい。絶縁膜３２は、用いられる材料に応じた手法で形成される。
１つの形態として、絶縁膜３２は、グラフェン１０に電荷を導入することにより、グラフェン１０に電荷をドープする。例えば、絶縁膜３２は、グラフェン１０に電子を供与することにより、グラフェン１０に電子をドープする。或いは、絶縁膜３２は、グラフェン１０から電子を吸引することにより、グラフェン１０に正孔をドープする。グラフェン１０に電子を供与する絶縁膜３２の材料には、それを構成する分子内に、グラフェン１０に電子を供与するように作用する官能基や原子を有するものが用いられる。また、グラフェン１０から電子を吸引する絶縁膜３２の材料には、それを構成する分子内に、グラフェン１０から電子を吸引するように作用する官能基や原子を有するものが用いられる。
また、別の形態として、絶縁膜３２は、グラフェン１０に電荷を発生させることにより、グラフェン１０に電荷をドープする。例えば、絶縁膜３２は、それが有する極性によってグラフェン１０に電子又は正孔を誘起させることにより、グラフェン１０に電子又は正孔をドープする。絶縁膜３２の極性は、絶縁膜３２を構成する分子内の特定の官能基や原子が有する極性（極性基）によって発現されるものでもよいし、絶縁膜３２を構成する分子が全体として有する極性（極性分子）によって発現されるものでもよい。絶縁膜３２の極性は、絶縁膜３２が全体として有する極性によって発現されるものでもよい。
このような、グラフェン１０の電荷のドーピングを誘起する絶縁膜３２の上に、その絶縁膜３２と接するように、グラフェン１０が設けられる。グラフェン１０は、例えば、所定の基板上に別途形成されたものを絶縁膜３２上に転写することで設けられる。
絶縁膜３２上のグラフェン１０には、ゲート電極４０が接続される。ゲート電極４０は、平面視で、ソース領域２２とドレイン領域２３との間のチャネル領域（半導体領域２１の全部又は一部）と重複しない位置に設けられ、グラフェン１０と接続される。
ソース領域２２及びドレイン領域２３にはそれぞれ、ソース電極５０及びドレイン電極６０が接続される。例えば、ソース領域２２及びドレイン領域２３のそれぞれに達する開口を設けたゲート絶縁膜３０上に、ソース電極５０及びドレイン電極６０が設けられ、ゲート絶縁膜３０の開口を通じてソース領域２２及びドレイン領域２３のそれぞれと接続される。
上記のような構成を有する電子デバイス１は、例えば、ガスセンサとして用いられる。
ガスセンサは、雰囲気中に含まれる化学物質を検知するもので、様々な測定原理のものがあり、環境測定等に広く使用される。例えば、自動車の排気ガスに含まれる二酸化窒素（ＮＯ２）は、その環境基準値が２０ｐｐｂ（parts per billion）〜４０ｐｐｂ程度であり、極めて低濃度の検知が要求される。また、近年、呼気に含まれる化学物質と健康状態との関連が指摘されており、例えば、胃がんと呼気中のアンモニア（ＮＨ３）の濃度、喘息と一酸化窒素（ＮＯ）の濃度との関連が指摘されている。その診断の閾値は、数十ｐｐｂ〜数百ｐｐｂ程度であり、この場合も極めて低濃度の検知が要求される。
上記の電子デバイス１がガスセンサとして用いられる場合、ソース電極５０とドレイン電極６０との間には、これらの間に流れる電流を検出する電流モニタリング装置（図示せず）が接続される。ソース電極５０とドレイン電極６０の間、及びソース電極５０とゲート電極４０との間には、それぞれバイアス電源（図示せず）によって所定のバイアスが印加される。
或る雰囲気中に配置された、ガスセンサとして用いられる電子デバイス１のグラフェン１０に、雰囲気中の検知対象の成分（検知対象成分）が吸着すると、その吸着した検知対象成分によってグラフェン１０に電荷がドープされ、グラフェン１０の仕事関数が変化する。グラフェン１０の仕事関数が変化すると、フラットバンド電圧が変化し、グラフェン１０をゲートするＦＥＴの閾値電圧が変化する。その結果、ゲート電極４０のバイアスが一定ならば、ソース電極５０（ソース領域２２）とドレイン電極６０（ドレイン領域２３）との間に流れるドレイン電流が変化する。ソース電極５０とドレイン電極６０との間に接続した電流モニタリング装置によってドレイン電流を検出することで、雰囲気中の検知対象成分の有無や、雰囲気中の検知対象成分の量（分子の数や濃度）を検知することができる。
例えば、雰囲気中の窒素酸化物やアンモニアを検知するガスセンサとして用いられる電子デバイス１では、窒素酸化物やアンモニアがグラフェン１０に吸着すると、その吸着によってグラフェン１０に電子がドープされる。これにより、グラフェン１０の仕事関数が変化し、グラフェン１０をゲートとするＦＥＴの閾値電圧が変化する。所定のバイアス条件の下、このＦＥＴのドレイン電流を検出することで、雰囲気中の窒素酸化物やアンモニアが検知される。
尚、ガスクロマトグラフィ等の据え置き型の装置は、低濃度のガスの検知には有効であるものの、装置が比較的大型になる。一方、小型で簡便且つリアルタイムで検知可能な装置のニーズは高く、例えば、携帯型の半導体式センサも開発されている。酸化物半導体にガスが吸着した際の抵抗変化等を利用したものがあり、酸化第二スズを利用したエタノールセンサ等がその一例であるが、このようなセンサの検出限界は１ｐｐｍ（parts per million）程度と感度としては一般的には高くない。上記のような電子デバイス１によれば、小型で高感度のガスセンサを実現することができる。
ところで、一般に、ガスセンサが配置される雰囲気中には、検知対象成分以外の成分（検知対象外成分）が含まれ得る。例えば、大気中や呼気中の窒素酸化物やアンモニアを検知する場合における、その大気中の酸素（Ｏ２）等である。このような検知対象外成分が、検知対象成分をゲートに吸着させてその検知を行うガスセンサの、そのゲートに吸着すると、ゲートの仕事関数に影響を及ぼし、検知感度に影響を及ぼす可能性がある。
ここで、上記電子デバイス１との比較のため、ガスセンサとして用いることのできる電子デバイスの別例を図２に示す。図２（Ａ）には、電子デバイスの要部斜視図を模式的に示している。図２（Ｂ）には、電子デバイスに用いられるグラフェンのエネルギー状態を模式的に示している。
図２（Ａ）に示す電子デバイス１００は、半導体基板２０上に、グラフェン１０の電荷のドーピングを誘起する機能を持たないゲート絶縁膜１３０を介して、グラフェン１０が設けられる点で、上記電子デバイス１と相違する。
電子デバイス１００では、窒素（Ｎ２）のような不活性ガス雰囲気中の窒素酸化物やアンモニアの検知では、窒素酸化物に対してはサブｐｐｂ、アンモニアに対しては数十ｐｐｂといった、極めて高感度の検知を実現することができる。しかし、大気中の窒素酸化物やアンモニアといった検知対象成分の検知では、その大気中の酸素もグラフェン１０に吸着する。大気中の酸素がグラフェン１０に吸着すると、そのグラフェン１０には正孔がドープされる。
グラフェン１０は本来、図２（Ｂ）の左図に示すように、価電子帯と伝導帯がディラックポイントＤで点接触するバンド構造（ディラックコーン）を示し、ディラックポイントＤにフェルミレベルＥＦが位置する。このようなグラフェン１０に大気中の酸素が吸着し、グラフェン１０に正孔がドープされると、図２（Ｂ）の右図に示すように、そのフェルミレベルＥＦの位置が低下してディラックポイントＤからずれる。その結果、大気中の酸素が吸着したグラフェン１０では、窒素酸化物やアンモニアといった検知対象成分が吸着した時でも、その仕事関数の変化量が、窒素のような不活性ガス雰囲気中で検知対象成分が吸着した時よりも低下する。即ち、検知対象成分の検知感度が低下する。
このように、図２（Ａ）に示す電子デバイス１００をガスセンサとして大気中で用いる場合には、大気中の酸素により、検知対象成分の検知感度が低下してしまうことが起こり得る。
これに対し、図１に示す電子デバイス１では、ゲート絶縁膜３０が絶縁膜３１及び絶縁膜３２の積層構造とされ、グラフェン１０がその電荷のドーピングを誘起する絶縁膜３２上に設けられる。例えば、電子デバイス１を、酸素を含む大気中に配置して検知対象成分の検知を行う場合には、グラフェン１０下の絶縁膜３２として、グラフェン１０の電子のドーピングを誘起する（グラフェン１０に電子がドープされる）絶縁膜３２が設けられる。
図３は第１の実施の形態に係る電子デバイスの説明図である。図３（Ａ）には、電子デバイスに用いられるグラフェンのエネルギー状態を模式的に示している。図３（Ｂ）には、電子デバイスの電流電圧特性を模式的に示している。
例えば、上記のように、図１に示す電子デバイス１をガスセンサとして用い、これを大気中に配置して窒素酸化物やアンモニアといった検知対象成分の検知を行う場合には、グラフェン１０に電子がドープされるような絶縁膜３２をグラフェン１０下に設ける。これにより、大気中の酸素が吸着することによる影響、より詳しくは、酸素の吸着によってグラフェン１０に正孔がドープされ、図３（Ａ）の左図に示すように、そのフェルミレベルＥＦが低下してディラックポイントＤからずれることが、抑えられる。
即ち、大気中の酸素の吸着によってグラフェン１０に正孔がドープされても、そのグラフェン１０には、その電子のドーピングを誘起する絶縁膜３２により、電子がドープされる。その結果、図３（Ａ）の左図に示すように、大気中の酸素の吸着によってディラックポイントＤから離れたフェルミレベルＥＦが、図３（Ａ）の右図に示すように、再びディラックポイントＤ又はその付近に引き戻される。或いは、大気中の酸素の吸着によってディラックポイントＤから離れようとするフェルミレベルＥＦが、図３（Ａ）の右図に示すように、ディラックポイントＤ又はその付近に維持される。或いはまた、大気中の酸素の吸着前にフェルミレベルＥＦがディラックポイントＤよりも上に位置され、大気中の酸素の吸着時にフェルミレベルＥＦがディラックポイントＤ又はその付近に維持される。
このように、大気中に配置される電子デバイス１では、グラフェン１０下にその電子のドーピングを誘起する絶縁膜３２が設けられる。即ち、大気中の酸素の吸着によって正孔がドープされるグラフェン１０に、正孔とは反対の電荷である電子がドープ（カウンタードープ）されるような絶縁膜３２が設けられる。このような絶縁膜３２がグラフェン１０下に設けられることで、大気中での検知時にも、グラフェン１０のフェルミレベルＥＦをディラックポイントＤ又はその付近に調整することができる。これにより、大気中の酸素がグラフェン１０に吸着することによる影響を抑え、大気中に酸素と共に含まれる検知対象成分を高感度で検知することが可能になる。
図３（Ｂ）には、大気中に配置された電子デバイス１（図１）及び電子デバイス１００（図２（Ａ））のグラフェン１０の両端に電極を配置した場合の、グラフェン１０の電流電圧特性の一例を模式的に示している（図１及び図２（Ａ）では図示を省略するが、この場合は、紙面手前側に電極４０に対向して電極が配置される）。ここでは、電子デバイス１及び電子デバイス１００の各々について、グラフェン１０の両端に電圧を印加し、更に半導体基板２０にバックゲート電圧を印加した時の、バックゲート電圧ＶＢとグラフェン１０に流れる電流ＩＧとの関係を示している。図３（Ｂ）には、電子デバイス１についてのバックゲート電圧ＶＢと電流ＩＧとの関係を実線Ｘで、電子デバイス１００についてのバックゲート電圧ＶＢと電流ＩＧとの関係を点線Ｙで、それぞれ示している。
図３（Ｂ）より、大気中に配置された電子デバイス１（実線Ｘ）では、そのグラフェン１０に流れる電流ＩＧが最小となるバックゲート電圧ＶＢが０又はその付近になる。一方、大気中に配置された電子デバイス１００（点線Ｙ）では、そのグラフェン１０に流れる電流ＩＧが最小となるバックゲート電圧ＶＢが、より正の電圧側になる。このことから、大気中に配置された電子デバイス１００のグラフェン１０には正孔がドープされると言うことができる。
電子デバイス１では、グラフェン１０下にその電子のドーピングを誘起する絶縁膜３２が設けられ、大気中の酸素の吸着によって正孔がドープされるグラフェン１０に、絶縁膜３２により電子がドープされ、実質的に電荷がドープされないか又はそれに近い状態になる。そのため、電子デバイス１では、図３（Ｂ）に実線Ｘで示すように、グラフェン１０に流れる電流ＩＧが、バックゲート電圧ＶＢが０又はその付近の時に最小となる。
一方、電子デバイス１００では、グラフェン１０下に上記のような絶縁膜３２が設けられず、大気中の酸素の吸着により、グラフェン１０が正孔でドープされた状態になる。そのため、電子デバイス１００では、図３（Ｂ）に点線Ｙで示すように、グラフェン１０に流れる電流ＩＧが最小となるバックゲート電圧ＶＢが、より正の電圧側にシフトする。
換言すれば、電子デバイス１では、グラフェン１０下の絶縁膜３２により、電子デバイス１００で見られるような電流電圧特性のシフトを、バックゲート電圧ＶＢが０又はその付近でグラフェン１０に流れる電流ＩＧが最小となるような状態（実質的に電荷がドープされないか又はそれに近い状態）に引き戻す効果があると言うことができる。
尚、以上の説明では、大気中に含まれる特定の成分の検知を行う場合を例にしたが、検知を行う雰囲気は大気中に限定されない。酸素を含む大気のような雰囲気に限らず、電子デバイス１のグラフェン１０に対し、酸素同様、吸着により正孔をドープする検知対象外成分を含む雰囲気において、その雰囲気中の検知対象成分を検知する場合には、上記同様の手法を採用することができる。即ち、グラフェン１０下にその電子のドーピングを誘起する絶縁膜３２を設け、雰囲気中の検知対象外成分の吸着によって正孔がドープされるグラフェン１０に、正孔とは反対の電荷である電子がドープされるようにすればよい。
また、電子デバイス１のグラフェン１０に対し、吸着により電子をドープする検知対象外成分を含む雰囲気において、その雰囲気中の検知対象成分を検知する場合にも、上記同様の手法を採用することができる。即ち、グラフェン１０下には、その正孔のドーピングを誘起する絶縁膜３２を設け、雰囲気中の検知対象外成分の吸着によって電子がドープされるグラフェン１０に、電子とは反対の電荷である正孔がドープされるようにする。これにより、雰囲気中の検知対象外成分の吸着によるフェルミレベルＥＦのディラックポイントＤからのずれを抑え、その雰囲気中の検知対象成分を高感度で検知することが可能になる。
また、電子デバイス１では、グラフェン１０上に、グラフェン１０を保護する保護膜が設けられてもよい。但し、電子デバイス１をガスセンサとして用いる場合、検知対象成分のグラフェン１０への吸着を可能にするため、グラフェン１０上に設ける保護膜の一部に、グラフェン１０に達する開口が設けられる。
また、上記のような構成を有する電子デバイス１は、雰囲気中の特定の成分を検知するガスセンサのほか、電子回路においてオン／オフを制御するスイッチング素子として用いられてもよい。グラフェン１０下の絶縁膜３２の機能、即ち、電子のドーピングを誘起する機能又は正孔のドーピングを誘起する機能を選択することで、グラフェン１０の仕事関数を調整することができる。これにより、ゲート（グラフェン１０）の閾値電圧を調整することが可能になる。電子デバイス１をこのようなスイッチング素子として用いる場合には、雰囲気中に含まれる成分のグラフェン１０への吸着を抑えるため、グラフェン１０を覆う保護膜が設けられてもよい。
尚、以上の説明では、グラフェン１０の電荷のドーピングを誘起する絶縁膜３２を、酸化シリコン等の絶縁膜３１上に設ける例を示したが、絶縁膜３２をその未形成部位の発生等を抑えて成膜性良く形成可能であれば、下地の絶縁膜３１は省略してもよい。
次に、第２の実施の形態について説明する。
図４は第２の実施の形態に係る電子デバイスの一例を示す図である。図４（Ａ）には、電子デバイスの要部断面を模式的に図示している。図４（Ｂ）には、ゲート絶縁膜を構成する分子の一例を示している。
図４（Ａ）に示す電子デバイス１Ａは、半導体基板２０、ゲート絶縁膜３０、グラフェン１０、ゲート電極４０、ソース電極５０及びドレイン電極６０を有する。
半導体基板２０には、例えば、シリコン基板が用いられる。半導体基板２０内には、その一部の半導体領域２１を挟んで対向するようにソース領域２２及びドレイン領域２３が設けられる。例えば、半導体領域２１はｐ型とされ、ソース領域２２及びドレイン領域２３はｎ型とされる。ソース領域２２とドレイン領域２３との間に介在される半導体領域２１が、ＦＥＴのチャネル領域として機能する。
半導体基板２０の、ソース領域２２とドレイン領域２３との間に介在される半導体領域２１上に、ゲート絶縁膜３０を介してグラフェン１０が設けられる。ゲート絶縁膜３０は、半導体基板２０上に設けられた絶縁膜３１と、その絶縁膜３１上に設けられた絶縁膜３２とを含む。ゲート絶縁膜３０の、上層側の絶縁膜３２上に、絶縁膜３２と接するように、グラフェン１０が設けられる。
ゲート絶縁膜３０の、下層側（グラフェン１０側）の絶縁膜３１には、例えば、酸化シリコンが用いられる。絶縁膜３１には、酸化ハフニウムや酸化アルミニウムが用いられてもよい。ゲート絶縁膜３０の、上層側（グラフェン１０側）の絶縁膜３２には、これに接して設けられるグラフェン１０の電子のドーピングを誘起する材料が用いられる。ここでは、このような絶縁膜３２として、自己組織化単分子（Self-Assembled Monolayer，ＳＡＭ）膜が用いられる。ＳＡＭ膜の一例を図４（Ｂ）に示す。
図４（Ｂ）に示すＳＡＭ膜は、アルキル鎖を基本骨格とし、その一方の末端に下地の絶縁膜３１に結合する結合基、他方の末端に極性を有するジメチルアミノ基（−Ｎ（ＣＨ３）２）が設けられた分子構造を有する。ＳＡＭ膜は、そのジメチルアミノ基末端側がグラフェン１０と接する。ＳＡＭ膜のジメチルアミノ基とグラフェン１０との相互作用により、極性を有するジメチルアミノ基からグラフェン１０に電子が供与されることで、グラフェン１０に電子がドープされる。或いは、ＳＡＭ膜のジメチルアミノ基が有する極性によってグラフェン１０に電子が誘起されることで、グラフェン１０に電子がドープされる。
尚、図４（Ｂ）に示すＳＡＭ膜の分子構造は一例であって、絶縁膜３２として用いられるＳＡＭ膜は各種分子構造を採り得る。例えば、アルキル鎖の長さ（基本骨格の炭素数）は上記の例に限定されない。また、グラフェン１０側の末端官能基は、グラフェン１０の電荷（この例では電子）のドーピングを誘起するものであれば、ジメチルアミノ基に限定されない。例えば、グラフェン１０の電子のドーピングを誘起するものとして、アミノ基、アルキルアミノ基、ジアルキルアミノ基、トリアルキルアミノ基等が用いられてもよい。また、下地の絶縁膜３１側の結合基には、絶縁膜３１の表面に結合するものであれば、各種結合基が採用される。
絶縁膜３２上のグラフェン１０には、ソース領域２２とドレイン領域２３との間のチャネル領域と重複しない位置に設けられたゲート電極４０が接続される。尚、このような位置に設けられるゲート電極４０を、便宜上、図４の断面図では点線で図示している。また、ソース領域２２及びドレイン領域２３にはそれぞれ、ゲート絶縁膜３０に設けられた開口３３を通じてソース電極５０及びドレイン電極６０が接続される。
尚、図４ではソース領域２２及びドレイン領域２３の直上にそれぞれソース電極５０及びドレイン電極６０が設けられているが、電気的に（例えば高ドープシリコン等を介して）接続されていれば、ソース領域２２及びドレイン領域２３から離れたところにそれぞれソース電極５０及びドレイン電極６０が配置されてもよい。ソース領域２２及びドレイン領域２３から離れたところにそれぞれソース電極５０及びドレイン電極６０を設けると、ソース電極５０及びドレイン電極６０の成分の、チャネル領域への拡散が効果的に抑えられる。
続いて、上記のような構成を有する電子デバイス１Ａの形成方法について説明する。
図５及び図６は第２の実施の形態に係る電子デバイスの形成方法の一例を示す図である。図５（Ａ）〜図５（Ｃ）及び図６（Ａ）〜図６（Ｃ）にはそれぞれ、電子デバイス形成の各工程の要部断面を模式的に図示している。
まず、図５（Ａ）に示すように、ソース領域２２及びドレイン領域２３が形成された半導体基板２０上に、ゲート絶縁膜３０の下層側の絶縁膜３１が形成される。半導体基板２０には、ｐ型の半導体基板が用いられるか又はノンドープの半導体基板にｐ型の不純物がイオン注入されることで、ｐ型の半導体領域２１が形成される。半導体領域２１を挟んで対向するソース領域２２及びドレイン領域２３は、半導体基板２０にｎ型の不純物をイオン注入することで形成される。絶縁膜３１は、半導体基板２０の表面を熱酸化することで形成される。尚、半導体基板２０上に、ＡＬＤ法によって酸化ハフニウムや酸化アルミニウムを堆積し、絶縁膜３１を形成してもよい。
次いで、図５（Ｂ）に示すように、ゲート絶縁膜３０の上層側の絶縁膜３２としてＳＡＭ膜が形成される。ＳＡＭ膜は、例えば、気相法により形成される。
より詳しくは、まず、上記のように下層側の絶縁膜３１が形成された半導体基板２０と、開放容器に入れたＳＡＭ膜の原料とが、不活性雰囲気中の密閉容器内に、大気圧下で配置される。ＳＡＭ膜の原料には、例えば、［３−（Ｎ，Ｎ−ジメチルアミノ）プロピル］トリメトキシシランが用いられる。このほか、ＳＡＭ膜の原料には、３−アミノプロピルトリエトキシシラン、トリメトキシ［３−（メチルアミノ）プロピル］シラン等が用いられてもよい。続いて、絶縁膜３１が形成された半導体基板２０とＳＡＭ膜の原料とが入った密閉容器が電気炉内に配置され、数時間程度の加熱処理が行われる。加熱温度は、例えば、１００℃とされる。この加熱処理により、ＳＡＭ膜の原料が絶縁膜３１の表面にシランカップリングされる。これにより、絶縁膜３１上にＳＡＭ膜が形成される。形成されたＳＡＭ膜には、各種処理が施される。例えば、エタノール処理、トルエン処理、水酸化カリウム処理、硝酸処理がそれぞれ１０分間程度、順次行われる。その後、純水で洗浄され、窒素ブロー処理が行われる。
尚、ＳＡＭ膜の形成に関しては、次の刊行物、「サーフィス・アンド・インタフェース・アナリシス（Surface And Interface Analysis）、２００２年、第３４巻、ｐ．５５０〜５５４」等にも記載がある。
例えば、上記のような方法により、図５（Ｂ）に示すような、半導体基板２０の表面に形成された絶縁膜３１と、その上に絶縁膜３２として形成されたＳＡＭ膜とを有するゲート絶縁膜３０が形成される。
次いで、図５（Ｃ）に示すように、ゲート絶縁膜３０（その絶縁膜３２）上にグラフェン１０が形成される。グラフェン１０は、例えば、転写法により、ゲート絶縁膜３０上に形成される。
より詳しくは、まず、グラフェンが別途形成される。例えば、酸化膜付きシリコン基板上に１０００ｎｍ程度の厚みで銅（Ｃｕ）薄膜を形成した基体がＣＶＤ装置内に配置され、ＣＶＤ装置内に原料ガスが導入される。原料ガスとしては、例えば、メタン（ＣＨ４）、水素（Ｈ２）、アルゴン（Ａｒ）の混合ガスが用いられる。例えば、メタンの流量は０．７５ｓｃｃｍ（standard cubic centimeter per minute）程度とされ、水素の流量は１００ｓｃｃｍ程度とされ、アルゴンの流量は１０００ｓｃｃｍ程度とされる。このような成長条件でＣＶＤ装置内に原料ガスが６０分間程度導入され、基体上にグラフェンが形成される。形成されるグラフェンは、そのグレインサイズが十分大きく、単結晶且つ単層（単原子層）で形成される。尚、成長条件を適宜調整する（成長時間を長く設定する等）ことで、層数が２層以上のグラフェンを形成することもできる。続いて、基体上に形成されたグラフェンが、ポリマー等の保護膜が用いられ、上記半導体基板２０上のゲート絶縁膜３０の上に転写される。
尚、グラフェン１０の転写に関しては、次の刊行物、「ネイチャー（Nature）、２００９年、第４５７巻、ｐ．７０６〜７１０」等にも記載がある。
例えば、上記のような方法により、図５（Ｃ）に示すような、ゲート絶縁膜３０上にその上層側の絶縁膜３２に接するようにグラフェン１０が形成された構造が得られる。
次いで、図６（Ａ）に示すように、ゲート絶縁膜３０上に形成されたグラフェン１０がパターニングされる。グラフェン１０は、半導体基板２０のソース領域２２とドレイン領域２３との間の半導体領域２１の上方にグラフェン１０が位置するように、パターニングされる。グラフェン１０のパターニングは、例えば、フォトリソグラフィ技術及びエッチング技術を用いて行われる。グラフェン１０のパターニングに用いられるエッチング技術としては、例えば、酸素プラズマを用いたＲＩＥ（Reactive Ion Etching）が挙げられる。
次いで、図６（Ｂ）に示すように、ゲート絶縁膜３０がパターニングされ、ソース領域２２及びドレイン領域２３に達する開口３３が形成される。開口３３を形成するゲート絶縁膜３０のパターニングは、例えば、フォトリソグラフィ技術及びエッチング技術を用いて行われる。
次いで、図６（Ｃ）に示すように、ゲート電極４０、ソース電極５０及びドレイン電極６０が形成される。ゲート電極４０は、ソース領域２２とドレイン領域２３との間のチャネル領域と重複しない位置に、グラフェン１０と接続されるように設けられる。ソース電極５０及びドレイン電極６０は、ゲート絶縁膜３０に設けた開口３３を通じてそれぞれソース領域２２及びドレイン領域２３と接続されるように設けられる。ゲート電極４０、ソース電極５０及びドレイン電極６０の形成では、まず、これらを形成する領域に開口を有するレジストが形成され、続いて、真空蒸着法により金属膜が形成され、その後、レジストがその上に形成された金属膜と共に除去される（リフトオフ法）。金属膜の形成では、例えば、密着材料として厚さが５ｎｍ程度のチタン（Ｔｉ）が形成され、その上に電極材料として厚さが２００ｎｍ程度の金（Ａｕ）が形成される。このような方法により、ゲート絶縁膜３０上の所定の領域に、グラフェン１０に接続されるゲート電極４０、ソース領域２２に接続されるソース電極５０、及びドレイン領域２３に接続されるドレイン電極６０が形成される。
以上、図５（Ａ）〜図５（Ｃ）及び図６（Ａ）〜図６（Ｃ）に示すような方法により、電子デバイス１Ａが形成される。
電子デバイス１Ａは、例えば、ガスセンサとして用いられる。或る雰囲気中に配置された電子デバイス１Ａのグラフェン１０に、雰囲気中の検知対象成分が吸着すると、その吸着した検知対象成分によってグラフェン１０に電荷がドープされ、グラフェン１０の仕事関数が変化する。グラフェン１０の仕事関数が変化すると、グラフェン１０をゲートするＦＥＴの閾値電圧が変化する。その結果、所定のバイアス下で、ソース領域２２（ソース電極５０）とドレイン領域２３（ドレイン電極６０）との間に流れるドレイン電流が変化する。このようなドレイン電流の変化に基づき、雰囲気中の検知対象成分（その有無や量）の検知が行われる。尚、電子デバイス１Ａをガスセンサとして用いる場合のシステム構成については後述する（図９）。
続いて、電子デバイス１Ａの特性について説明する。
図７は第２の実施の形態に係る電子デバイスの電流電圧特性の説明図、図８は第２の実施の形態に係る電子デバイスの検知感度特性の説明図である。
図７（Ａ）には、グラフェン１０がＳＡＭ膜（絶縁膜３２）上に設けられた電子デバイス１Ａ（ａ，ｂ，ｃ）を大気中に配置した時の電流電圧特性を示している。図７（Ａ）には比較のため、グラフェン１０がＳＡＭ膜上には設けられない電子デバイス（ｄ，ｅ）を大気中に配置した時の電流電圧特性を併せて示している。図７（Ａ）には、電子デバイスａ〜ｅの各々について、グラフェン１０の両端に電圧を印加し、更に半導体基板２０にバックゲート電圧を印加した時の、バックゲート電圧ＶＢ［Ｖ］とグラフェン１０に流れる電流ＩＧ［Ａ］との関係を示している。
図７（Ａ）より、グラフェン１０がＳＡＭ膜上に設けられた電子デバイスａ，ｂ，ｃ（ＳＡＭ膜有り）では、大気中に配置された時、そのグラフェン１０に流れる電流ＩＧが最小となるバックゲート電圧ＶＢが０Ｖ付近になる。一方、グラフェン１０がＳＡＭ膜上に設けられない電子デバイスｄ，ｅ（ＳＡＭ膜無し）では、大気中に配置された時、そのグラフェン１０に流れる電流ＩＧが最小となるバックゲート電圧ＶＢが、より正の電圧側になる。このことから、グラフェン１０がＳＡＭ膜上に設けられない電子デバイスｄ，ｅのグラフェン１０には、大気中で正孔がドープされると言うことができる。これに対し、グラフェン１０がＳＡＭ膜上に設けられる電子デバイスａ，ｂ，ｃでは、大気中で正孔がドープされるグラフェン１０に、ＳＡＭ膜によって電子がドープされ、グラフェン１０が、実質的に電荷がドープされないか又はそれに近い状態になると言うことができる。
また、図７（Ｂ）には、グラフェン１０がＳＡＭ膜上に設けられた電子デバイス１Ａ（ａ，ｂ，ｃ）の、ゲート電圧Ｖｇ［Ｖ］と、ソース領域２２とドレイン領域２３の間を流れるドレイン電流Ｉｄ［Ａ］との関係を示している。図７（Ｂ）には比較のため、グラフェン１０がＳＡＭ膜上には設けられない電子デバイス（ｄ）の、ゲート電圧Ｖｇ［Ｖ］とドレイン電流Ｉｄ［Ａ］との関係を示している。
図７（Ｂ）より、グラフェン１０がＳＡＭ膜上に設けられた電子デバイスａ，ｂ，ｃ（ＳＡＭ膜有り）の特性曲線は、グラフェン１０がＳＡＭ膜上に設けられない電子デバイスｄ（ＳＡＭ膜無し）の特性曲線と比べてシフトしている。このことから、グラフェン１０は、ＳＡＭ膜上に設けられることで、その仕事関数が変化すると言うことができる。
また、図８には、グラフェン１０がＳＡＭ膜上に設けられた電子デバイス１Ａ（ａ，ｂ，ｃ）と、グラフェン１０がＳＡＭ膜上には設けられない電子デバイス（ｄ）の、二酸化窒素の検知感度特性を示している。ここでは、各電子デバイスａ〜ｄが配置された検知室内に、大気をキャリアガスとして、７ｐｐｂの濃度で二酸化窒素を導入（ＮＯ２導入）した時のドレイン電流Ｉｄの相対値の変化量を求めている。
図８より、グラフェン１０がＳＡＭ膜上に設けられた電子デバイスａ，ｂ，ｃ（ＳＡＭ膜有り）では、グラフェン１０がＳＡＭ膜上に設けられない電子デバイスｄ（ＳＡＭ膜無し）と比べて、二酸化窒素の導入によるドレイン電流Ｉｄの変化がより大きくなる。このことから、グラフェン１０がＳＡＭ膜上に設けられた電子デバイス１Ａによれば、より高感度の二酸化窒素の検知が可能になると言うことができる。
続いて、電子デバイス１Ａを用いたガスセンサシステム（電子機器）について説明する。
図９は第２の実施の形態に係る電子デバイスを用いたガスセンサシステムの一例を示す図である。
図９に示すガスセンサシステム２００は、電子デバイス１Ａ、及び電子デバイス１Ａが収容される検知室２１０を備える。検知室２１０には、外部のガスを検知室２１０内に導入する導入口２２０、及び検知室２１０内のガスを外部に排出する排出口２３０が設けられる。検知室２１０の導入口２２０の前段には、外部のガスを検知室２１０へと導く図示しないポンプやファンが設けられてもよい。人の呼気の場合は、口から呼吸の力で検知室２１０へと導かれる。検知室２１０内には、電子デバイス１Ａのほか、電子デバイス１Ａの温度を調節する温度調節装置２４０、並びに検知室２１０内の温度及び湿度を監視する温湿度モニタ２５０が設けられる。
ここで、温度調節装置２４０には、例えば、ヒータが用いられる。電子デバイス１Ａの動作性能はその温度の影響を受けるため、温度調節装置２４０により、電子デバイス１Ａを一定の温度、例えば、室温よりも高い温度にすることで、周囲の温度変化の影響を小さくし、電子デバイス１Ａの安定動作を実現することができる。電子デバイス１Ａの温度を高くすることは、湿度がその動作性能に及ぼす影響を小さくすることにも貢献する。
また、電子デバイス１Ａによる検知対象成分の検知を行った後、或いは検知を行っている途中で、温度調節装置２４０により、電子デバイス１Ａの温度を上げることで、グラフェン１０に吸着した成分の除去（脱離）を行うことができる。温度調節装置２４０によるこのような温度調節は、例えば、予め測定レシピの中に組み込まれる。温度調節範囲は、例えば、室温から数百度程度とされる。尚、グラフェン１０の吸着成分の脱離を目的とする温度調節には、ヒータのほか、フラッシュランプ等による光加熱が採用されてもよい。また、グラフェン１０の吸着成分の脱離は、グラフェン１０に対する紫外線の照射によって行われてもよい。
検知室２１０内の温度及び湿度は、電子デバイス１Ａの動作性能及び検知感度に影響を及ぼす。温湿度モニタ２５０は、検知室２１０内の温度及び湿度を監視する。例えば、温湿度モニタ２５０の監視結果に基づき、温度調節装置２４０の動作が制御される。検知室２１０の導入口２２０の前段には、検知室２１０に導入されるガスの除湿を行う除湿装置や加湿を行う加湿装置が設けられてもよい。例えば、温湿度モニタ２５０による監視結果に基づき、そのような除湿装置や加湿装置の動作が制御される。
ガスセンサシステム２００において、検知室２１０内の電子デバイス１Ａのゲート電極４０、ソース電極５０及びドレイン電極６０には、所定のバイアスが印加されるようになっている。検知対象成分の検知の際、ソース電極５０とドレイン電極６０の間には、バイアス電源２６０により所定のバイアス（ドレインバイアス）が印加され、ソース電極５０とゲート電極４０との間には、バイアス電源２７０により所定のバイアス（ゲートバイアス）が印加される。
ソース電極５０とドレイン電極６０の間には、ソース領域２２とドレイン領域２３との間に流れるドレイン電流の変化（抵抗の変化）を検出する電流モニタリング装置（抵抗モニタリング装置）２８０が接続される。電流モニタリング装置２８０には、各種電源、増幅回路、サンプリング回路、アナログ−デジタル（ＡＤ）変換器、データ処理用コンピュータ等が含まれてもよい。
尚、バイアス電源２６０及びバイアス電源２７０、並びに電流モニタリング装置２８０は、ガスセンサシステム２００が備えているものでもよいし、ガスセンサシステム２００の外部に設けられ検知時に電子デバイス１Ａに接続されるものでもよい。
上記のような構成を有するガスセンサシステム２００による検知を行う際は、検知室２１０にその導入口２２０から、検知対象成分を含み得る外部のガス、例えば、二酸化窒素やアンモニアを含み得る大気や呼気が導入される。検知室２１０内の電子デバイス１Ａには、上記のように所定のドレインバイアス及びゲートバイアスが印加される。電子デバイス１Ａのグラフェン１０には、大気や呼気に含まれる酸素が吸着するが、その酸素の吸着が検知感度に及ぼす影響は、グラフェン１０下に設けられたＳＡＭ膜（絶縁膜３２）によって抑えられる。このようなグラフェン１０に、検知対象成分が吸着すると、その吸着によってグラフェン１０にドープされる電荷により、グラフェン１０の仕事関数が変化し、グラフェン１０をゲートするＦＥＴの閾値電圧が変化する。所定のドレインバイアス及びゲートバイアス下でのドレイン電流の変化を電流モニタリング装置２８０によって検出することで、検知室２１０に導入されたガス中の検知対象成分（その有無や量）の検知が行われる。
尚、ガスセンサシステム２００による検知は、例えば、検知室２１０の導入口２２０から排出口２３０に向かって流通するガスについて行われる。また、ガスセンサシステム２００による検知は、導入口２２０から検知室２１０にガスを取り込んだ後、導入口２２０及び排出口２３０を塞いで検知室２１０を密閉した状態で行われてもよい。
次に、第３の実施の形態について説明する。
図１０は第３の実施の形態に係る電子デバイスの一例を示す図である。図１０（Ａ）には、電子デバイスの要部断面を模式的に図示している。図１０（Ｂ）及び図１０（Ｃ）にはそれぞれ、電子デバイスにおけるゲート絶縁膜及びグラフェンの要部断面を模式的に図示している。
図１０（Ａ）に示す電子デバイス１Ｂは、ゲート絶縁膜３０の、グラフェン１０と接する上層側の絶縁膜３２として、強誘電体膜が設けられている点で、上記第２の実施の形態で述べた電子デバイス１Ａと相違する。尚、図１０（Ａ）では、便宜上、ゲート電極４０を点線で図示している。
電子デバイス１Ｂの絶縁膜３２として設けられる強誘電体膜には、例えば、チタン酸バリウム（ＢａＴｉＯ３，ＢＴＯ）が用いられる。このほか、強誘電体膜には、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３，ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３，ＰＬＺＴ）、ニオブ酸チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３，ＰＺＴＮ）、ニオブ酸ニッケル酸鉛−チタン酸鉛（Ｐｂ（Ｎｉ，Ｎｂ）Ｏ３−ＰｂＴｉＯ３，ＰＮＮ−ＰＴ）、ニオブ酸ニッケル酸鉛−ジルコン酸鉛（Ｐｂ（Ｎｉ，Ｎｂ）Ｏ３−ＰｂＺｒＯ３，ＰＮＮ−ＰＺ）、ニオブ酸マグネシウム酸鉛−チタン酸鉛（Ｐｂ（Ｍｇ，Ｎｂ）Ｏ３−ＰｂＴｉＯ３，ＰＮＮ−ＰＴ）、タンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９，ＳＢＴ）、タンタル酸ナトリウムカリウム（（Ｋ，Ｎａ）ＴａＯ３）、ニオブ酸ナトリウムカリウム（（Ｋ，Ｎａ）ＮｂＯ３）、ビスマスフェライト（ＢｉＦｅＯ３）、チタン酸ランタンネオジムビスマス（Ｂｉ（Ｎｄ，Ｌａ）ＴｉＯｘ）等の強誘電体材料が用いられてもよい。強誘電体膜は、単層構造のほか、積層構造とされてもよい。
例えば、図１０（Ｂ）に示すように、グラフェン１０下の絶縁膜３２として上記のような材料を用いた強誘電体膜を、グラフェン１０側が正（＋）となるように分極させると、グラフェン１０には電子が誘起される。これにより、グラフェン１０に電子がドープされる。また、図１０（Ｃ）に示すように、グラフェン１０下の絶縁膜３２として上記のような材料を用いた強誘電体膜を、グラフェン１０側が負（−）となるように分極させると、グラフェン１０には正孔が誘起される。これにより、グラフェン１０に正孔がドープされる。
電子デバイス１Ｂは、例えば、雰囲気中の特定の成分を検知するガスセンサとして用いられる。例えば、上記図９の例に従い、電子デバイス１Ｂを用いたガスセンサシステムが実現される。電子デバイス１Ｂがガスセンサとして用いられる場合には、検知時にそれが配置される雰囲気に応じて、絶縁膜３２として設けられる強誘電体膜の極性（分極の方向及び量）が調整されることで、グラフェン１０の電荷（電子又は正孔）のドーピングが調整される。
次に、第４の実施の形態について説明する。
図１１は第４の実施の形態に係る電子デバイスの一例を示す図である。図１１には、電子デバイスの要部断面を模式的に図示している。
図１１に示す電子デバイス１Ｃは、ゲート絶縁膜３０の、グラフェン１０と接する上層側の絶縁膜３２として、フェロセン、コバルトセン及びポリエーテルイミド（ＰＥＩ）のうちの少なくとも１種を用いた膜が設けられている点で、上記第２の実施の形態で述べた電子デバイス１Ａと相違する。尚、図１１では、便宜上、ゲート電極４０を点線で図示している。
電子デバイス１Ｃの絶縁膜３２に用いられるフェロセン、コバルトセン及びＰＥＩはいずれも、グラフェン１０に電子がドープされるように働く。例えば、フェロセン、コバルトセン及びＰＥＩは、グラフェン１０との相互作用により、グラフェン１０に電子を供与し、それによってグラフェン１０に電子をドープする。フェロセン、コバルトセン及びＰＥＩは、例えば、ゲート絶縁膜３０の下層側の絶縁膜３１上に、真空蒸着法によって堆積される。フェロセン、コバルトセン及びＰＥＩは、周囲の雰囲気によっては不安定となり得るが、電子デバイス１Ｃにおいては、それらを用いた絶縁膜３２の表面がグラフェン１０で覆われるため、その劣化が抑えられる。
電子デバイス１Ｃは、例えば、雰囲気中の特定の成分を検知するガスセンサとして用いられる。例えば、上記図９の例に従い、電子デバイス１Ｃを用いたガスセンサシステムが実現される。電子デバイス１Ｃがガスセンサとして用いられ、検知時にそれが配置される雰囲気中に、検知対象外成分として、グラフェン１０に吸着し正孔をドープする成分が含まれる場合にも、上記材料の絶縁膜３２により、検知対象成分の検知感度の低下が抑えられる。
次に、第５の実施の形態について説明する。
図１２は第５の実施の形態に係る電子デバイスの一例を示す図である。図１２には、電子デバイスの要部断面を模式的に図示している。
図１２に示す電子デバイス１Ｄは、ゲート絶縁膜３０の、グラフェン１０と接する上層側の絶縁膜３２として、テトラシアノキノジメタン（ＴＣＮＱ）及びその水素原子をフッ素に置換したもの（Ｆ４−ＴＣＮＱ等）のうちの少なくとも１種を用いた膜が設けられている点で、上記第２の実施の形態で述べた電子デバイス１Ａと相違する。尚、図１２では、便宜上、ゲート電極４０を点線で図示している。
電子デバイス１Ｄの絶縁膜３２に用いられるＴＣＮＱ及びＦ４−ＴＣＮＱ等はいずれも、グラフェン１０に正孔がドープされるように働く。例えば、ＴＣＮＱ及びＦ４−ＴＣＮＱ等は、グラフェン１０との相互作用により、グラフェン１０の電子を吸引し、それによってグラフェン１０に正孔をドープする。ＴＣＮＱ及びＦ４−ＴＣＮＱは、例えば、ゲート絶縁膜３０の下層側の絶縁膜３１上に、真空蒸着法やスピンコート法等によって堆積される。
電子デバイス１Ｄは、例えば、雰囲気中の特定の成分を検知するガスセンサとして用いられる。例えば、上記図９の例に従い、電子デバイス１Ｄを用いたガスセンサシステムが実現される。電子デバイス１Ｄがガスセンサとして用いられ、検知時にそれが配置される雰囲気中に、検知対象外成分として、グラフェン１０に吸着し電子をドープする成分が含まれる場合にも、上記材料の絶縁膜３２により、検知対象成分の検知感度の低下が抑えられる。
次に、第６の実施の形態について説明する。
図１３は第６の実施の形態に係る電子デバイスの一例を示す図である。図１３には、電子デバイスの要部断面を模式的に図示している。
図１３に示す電子デバイス１Ｅは、グラフェン１０を覆う保護膜７０が設けられている点で、構造上、上記第２の実施の形態で述べた電子デバイス１Ａと相違する。尚、図１３では、便宜上、ゲート電極４０を点線で図示している。電子デバイス１Ｅは、例えば、電子回路においてオン／オフを制御するスイッチング素子として用いられる。
電子デバイス１Ｅのグラフェン１０下に設けられる絶縁膜３２（ゲート絶縁膜３０の上層側）には、例えば、上記第２の実施の形態で述べたようなＳＡＭ膜が用いられる。このほか、電子デバイス１Ｅの絶縁膜３２には、上記第３の実施の形態で述べたような強誘電体膜や、上記第４及び第５の実施の形態で述べたようなフェロセン、コバルトセン、ＰＥＩ、ＴＣＮＱ、Ｆ４−ＴＣＮＱ等の膜が用いられてもよい。
電子デバイス１Ｅでは、絶縁膜３２の材料の種類が選択されることで、その上に設けられるグラフェン１０の電荷（電子又は正孔）のドーピングが調整され、グラフェン１０の仕事関数が調整される。このように絶縁膜３２によってグラフェン１０の仕事関数が調整されることで、ゲート（グラフェン１０）の閾値電圧が調整され、スイッチング特性が調整される。
電子デバイス１Ｅでは、それが配置される雰囲気中の成分のグラフェン１０への吸着が保護膜７０によって抑えられ、雰囲気中の成分の吸着によるグラフェン１０の仕事関数の変化、それによる閾値電圧の変化、スイッチング特性の変化が抑えられる。保護膜７０には、各種絶縁材料が用いられ、例えば、ＳＯＧ（Spin On Glass）や六方晶窒化ホウ素（ＢＮ）等が用いられる。
尚、上記第３〜第５の実施の形態で述べた電子デバイス１Ｂ（図１０）、電子デバイス１Ｃ（図１１）及び電子デバイス１Ｄ（図１２）も、グラフェン１０を覆う、上記のような保護膜７０が設けられて、スイッチング素子として用いられてもよい。
次に、第７の実施の形態について説明する。
図１４は第７の実施の形態に係る電子デバイスの一例を示す図である。図１４には、電子デバイスの要部断面を模式的に図示している。
図１４に示す電子デバイス１Ｆは、グラフェン１０を覆う保護膜７０が設けられ、その保護膜７０に、グラフェン１０に達する開口７１が設けられている点で、構造上、上記第６の実施の形態で述べた電子デバイス１Ｅと相違する。尚、図１４では、便宜上、ゲート電極４０を点線で図示している。
電子デバイス１Ｆは、例えば、ガスセンサとして用いられる。この場合、検知時に電子デバイス１Ｆが配置される雰囲気中に含まれる検知対象成分のグラフェン１０への吸着は、保護膜７０に設けられた開口７１を通じて行われる。電子デバイス１Ｆにおいて、それが配置される雰囲気中の検知対象外成分がグラフェン１０に吸着することによる影響は、グラフェン１０下の絶縁膜３２によって抑えられ、これにより、検知対象成分の検知感度の低下が抑えられる。
尚、上記第３〜第５の実施の形態で述べた電子デバイス１Ｂ（図１０）、電子デバイス１Ｃ（図１１）及び電子デバイス１Ｄ（図１２）についても、グラフェン１０を覆う上記のような開口７１を有する保護膜７０が設けられてもよい。
次に、第８の実施の形態について説明する。
上記第１〜第７の実施の形態では、ＦＥＴのチャネル領域を半導体基板２０によって実現する例を示したが、これに限らず、各種の膜をＦＥＴのチャネル領域の材料として用いることができる。そのような膜としては、アモルファスシリコン膜、ポリシリコン膜、インジウム（Ｉｎ）−ガリウム（Ｇａ）−亜鉛（Ｚｎ）−酸素（Ｏ）を含む膜（ＩＧＺＯ膜）、酸化亜鉛（ＺｎＯ）膜、遷移金属ダイカルコゲナイド膜等が挙げられる。ここでは一例として、遷移金属ダイカルコゲナイドをＦＥＴチャネル領域の材料に用いた電子デバイスを、第８の実施の形態として説明する。
図１５は第８の実施の形態に係る電子デバイスの一例を示す図である。図１５には、電子デバイスの要部断面を模式的に図示している。
図１５に示す電子デバイス１Ｇは、グラフェン１０をゲートとするＦＥＴのチャネル領域の材料として、遷移金属ダイカルコゲナイド（ＭＸ２，Ｍ：遷移金属，Ｘ：カルコゲン原子）が用いられた構成を有する。
電子デバイス１Ｇは、絶縁基板８０、半導体層９０、ゲート絶縁膜３０、グラフェン１０、ゲート電極４０、ソース電極５０及びドレイン電極６０を有する。
半導体層９０に、二硫化モリブデン（ＭｏＳ２）等の遷移金属ダイカルコゲナイドが用いられる。半導体層９０の、対向する両端部に、ソース電極５０及びドレイン電極６０がそれぞれ接続される。ソース電極５０とドレイン電極６０との間の半導体層９０が、ＦＥＴのチャネル領域として機能する。
ゲート絶縁膜３０は、下層側（半導体層９０側）に設けられる絶縁膜３１と、上層側（グラフェン１０側）にグラフェン１０と接するように設けられる絶縁膜３２とを含む。下層側の絶縁膜３１には、酸化アルミニウムのほか、酸化ハフニウム、酸化シリコン等が用いられる。絶縁膜３１は、同種又は異種の絶縁材料が用いられた２層以上の絶縁膜の積層構造とされてもよい。また、上層側の絶縁膜３２には、例えば、上記第２の実施の形態で述べたようなＳＡＭ膜が用いられる。このほか、絶縁膜３２には、上記第３の実施の形態で述べたような強誘電体膜や、上記第４及び第５の実施の形態で述べたようなフェロセン、コバルトセン、ＰＥＩ、ＴＣＮＱ、Ｆ４−ＴＣＮＱ等の膜が用いられてもよい。
絶縁膜３２上のグラフェン１０には、半導体層９０のチャネル領域と重複しない位置に設けられたゲート電極４０が接続される。尚、図１５では、便宜上、ゲート電極４０を点線で図示している。
上記のような構成を有する電子デバイス１Ｇは、例えば、雰囲気中の特定の成分を検知するガスセンサとして用いられる。例えば、上記図９の例に従い、電子デバイス１Ｇを用いたガスセンサシステムが実現される。ガスセンサとして用いられる電子デバイス１Ｇでは、それが配置される雰囲気中の検知対象成分がグラフェン１０に吸着することで、グラフェン１０の仕事関数が変化し、これをゲートとするＦＥＴの閾値電圧が変化する。所定のドレインバイアス及びゲートバイアスの下、半導体層９０（チャネル領域）に流れるドレイン電流の変化を検出することで、雰囲気中の検知対象成分の検知が行われる。雰囲気中の検知対象外成分がグラフェン１０に吸着することによる影響は、グラフェン１０下の絶縁膜３２によって抑えられ、これにより、検知対象成分の検知感度の低下が抑えられる。
グラフェン１０下にその電荷のドーピングを誘起する絶縁膜３２を設ける手法は、電子デバイス１Ｇのような、チャネル領域の材料に遷移金属ダイカルコゲナイドを用いるＦＥＴに対しても、同様に採用することができる。
上記のような構成を有する電子デバイス１Ｇは、例えば、次のようにして形成される。
図１６及び図１７は第８の実施の形態に係る電子デバイスの形成方法の一例を示す図である。図１６（Ａ）〜図１６（Ｃ）及び図１７（Ａ）〜図１７（Ｂ）にはそれぞれ、電子デバイス形成の各工程の要部断面を模式的に図示している。
まず、図１６（Ａ）に示すように、絶縁基板８０上に、二硫化モリブデン等の遷移金属ダイカルコゲナイドを用いた半導体層９０が形成される。半導体層９０は、例えば、転写法により、絶縁基板８０上に形成される。
例えば、半導体層９０として二硫化モリブデンが用いられる場合、ＣＶＤ法を用いて形成された二硫化モリブデンが、絶縁基板８０上に転写される。ＣＶＤ法を用いた二硫化モリブデンの形成では、基板にｃ面サファイア（アルミナ）が用いられ、この基板がアルゴン雰囲気の管状炉内に配置される。管状炉内に、キャリアガスとしてアルゴンガスが５００ｓｃｃｍ程度導入され続けた状態で、基板温度が８００℃に、基板の上流に配置された三酸化モリブデン（ＭｏＯ３）（１０ｍｇ）の温度が６００℃に、基板の上流に配置された硫黄（Ｓ）（５００ｍｇ）の温度が１６０℃に、それぞれ設定され、その状態で２０分間保持される。これにより、基板上に二硫化モリブデンが合成される。続いて、基板上に形成された二硫化モリブデンが、ポリマー膜等を支持膜として絶縁基板８０上に転写される。転写された二硫化モリブデンは、フォトリソグラフィ技術及びエッチング技術が用いられてパターニングされる。例えば、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、Ｏ２、フッ化キセノン（ＸｅＦ２）等を用いたＲＩＥによって二硫化モリブデンがエッチングされる。例えば、このような方法により、絶縁基板８０上に、半導体層９０の一例として、所定のパターン形状を有する二硫化モリブデンが形成される。
次いで、図１６（Ｂ）に示すように、絶縁基板８０上の半導体層９０の、対向する両端部に接続されるように、ソース電極５０及びドレイン電極６０が形成される。ソース電極５０及びドレイン電極６０の形成には、例えば、リフトオフ法が用いられる。
半導体層９０として二硫化モリブデンが形成される場合を例にすると、まず、二硫化モリブデンが形成された絶縁基板８０上にレジストが塗布され、フォトリソグラフィ技術により、ソース電極５０及びドレイン電極６０を形成する領域に開口が形成される。続いて、開口内を含むレジスト上に、密着材料及び電極材料が連続的に堆積される。密着材料としては、例えば、チタン、クロム（Ｃｒ）及びニッケル（Ｎｉ）のいずれか１種、一例としてチタンが、１ｎｍ程度の厚さで堆積される。電極材料としては、金、銀（Ａｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、銅、イリジウム（Ｉｒ）及びパラジウム（Ｐｄ）のいずれか１種、一例として金が、５ｎｍ程度の厚さで堆積される。その後、リフトオフ法により、レジストがその上に形成された密着材料及び電極材料と共に除去される。例えば、このような方法により、絶縁基板８０上に、半導体層９０の一例である二硫化モリブデンの両端部に接続されるソース電極５０及びドレイン電極６０が形成される。
次いで、図１６（Ｃ）に示すように、ソース電極５０とドレイン電極６０との間に露出する半導体層９０上に、ゲート絶縁膜３０として、下層側の絶縁膜３１、及び上層側の絶縁膜３２が形成される。絶縁膜３１は、例えば、ＡＬＤ法やＣＶＤ法を用いて形成される。例えば、絶縁膜３１として、厚さが５ｎｍ程度の酸化アルミニウムが形成される。絶縁膜３２は、ＳＡＭ膜等、それに用いる材料に応じ、上記第２〜第５の実施の形態で述べたような手法を用いて形成される。形成された絶縁膜３１及び絶縁膜３２の積層構造は、不要部分が、フォトリソグラフィ技術及びエッチング技術を用いて除去される。
次いで、図１７（Ａ）に示すように、ゲート絶縁膜３０（その絶縁膜３２）上にグラフェン１０が形成される。グラフェン１０は、例えば、上記第２の実施の形態で述べたような転写法、即ち、別途形成したグラフェン１０を絶縁膜３２上に転写する手法を用いて形成される。
その後、図１７（Ｂ）に示すように、ソース電極５０とドレイン電極６０との間の、半導体層９０のチャネル領域と重複しない位置に、グラフェン１０と接続されるように、ゲート電極４０が形成される。ゲート電極４０は、例えば、ソース電極５０及びドレイン電極６０と同様に、開口を有するレジストの形成後、密着材料のチタン及び電極材料の金を堆積し、レジストをその上に形成された密着材料及び電極材料と共に除去する、リフトオフ法により形成される。
以上、図１６（Ａ）〜図１６（Ｃ）及び図１７（Ａ）〜図１７（Ｂ）に示すような方法により、電子デバイス１Ｇが形成される。
次に、第９の実施の形態について説明する。
図１８は第９の実施の形態に係る電子デバイスの一例を示す図である。図１８には、電子デバイスの要部断面を模式的に図示している。
図１８に示す電子デバイス１Ｈは、ゲート絶縁膜３０として強誘電体膜が設けられている点で、上記第８の実施の形態で述べた電子デバイス１Ｇと相違する。
電子デバイス１Ｈのゲート絶縁膜３０として設けられる強誘電体膜には、上記第３の実施の形態で述べたような、ＢＴＯをはじめとする各種強誘電体材料が、１種又は２種以上、用いられる。ゲート絶縁膜３０として設けられる強誘電体膜は、単層構造のほか、積層構造とされてもよい。強誘電体膜は、二硫化モリブデン等の遷移金属ダイカルコゲナイドを用いた半導体層９０上に直接形成される。電子デバイス１Ｈは、ゲート絶縁膜３０として強誘電体膜を半導体層９０上に直接設けることを除き、上記第８の実施の形態で述べた電子デバイス１Ｇと同様の方法を用いて形成される。
電子デバイス１Ｈでは、グラフェン１０下の絶縁膜３２として設けられる強誘電体膜を、グラフェン１０側が正となるように分極させると、グラフェン１０に電子が誘起され、グラフェン１０に電子がドープされる。また、電子デバイス１Ｈでは、グラフェン１０下の絶縁膜３２として設けられる強誘電体膜を、グラフェン１０側が負となるように分極させると、グラフェン１０に正孔が誘起され、グラフェン１０に正孔がドープされる。
電子デバイス１Ｈは、例えば、雰囲気中の特定の成分を検知するガスセンサとして用いられる。例えば、上記図９の例に従い、電子デバイス１Ｈを用いたガスセンサシステムが実現される。電子デバイス１Ｈがガスセンサとして用いられる場合には、検知時にそれが配置される雰囲気に応じて、絶縁膜３２として設けられる強誘電体膜の極性（分極の方向及び量）が調整されることで、グラフェン１０の電荷（電子又は正孔）のドーピングが調整される。
尚、上記第８及び第９の実施の形態で述べた電子デバイス１Ｇ（図１５）及び電子デバイス１Ｈ（図１８）は、グラフェン１０を覆う保護膜が設けられて、スイッチング素子として用いられてもよい。スイッチング素子として用いられる電子デバイス１Ｇ及び電子デバイス１Ｈでは、絶縁膜３２によってグラフェン１０の仕事関数が調整されることで、ゲートの閾値電圧が調整され、スイッチング特性が調整される。
次に、第１０の実施の形態について説明する。
上記第１〜第９の実施の形態で述べた電子デバイス１，１Ａ〜１Ｇをスイッチング素子として用いる場合、それらは各種電子機器に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することができる。
図１９は第１０の実施の形態に係る電子機器の説明図である。図１９には、電子機器を模式的に示している。
図１９に示すように、例えば上記第６の実施の形態で述べたような電子デバイス１Ｅ（図１３）が各種電子機器３００に搭載（内蔵）される。電子デバイス１Ｅでは、そのゲート絶縁膜３０の上層側の絶縁膜３２により、それに接して設けられるグラフェン１０の電荷のドーピングが誘起される。所定の材料が用いられた絶縁膜３２によってグラフェン１０の仕事関数が調整されることで、ゲートの閾値電圧が調整され、スイッチング特性が調整される。これにより、用途に適した高いデバイス性能を有する電子デバイス１Ｅが実現され、このような電子デバイス１Ｅを搭載した、高性能の各種電子機器３００が実現される。
ここでは、上記第６の実施の形態で述べた電子デバイス１Ｅを搭載した電子機器３００を一例として示した。このほか、上記第１〜第５，第７〜第９の実施の形態で述べた電子デバイス１，１Ａ〜１Ｄ，１Ｆ〜１Ｇについても同様に、各種電子機器に搭載することができる。
また、上記第１〜第９の実施の形態で述べた電子デバイス１，１Ａ〜１Ｇをガスセンサとして用いる場合には、それらを用いて実現されるガスセンサシステムを、上記のような各種電子機器に搭載することもできる。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１００ 電子デバイス
１０ グラフェン
２０ 半導体基板
２１ 半導体領域
２２ ソース領域
２３ ドレイン領域
３０，１３０ ゲート絶縁膜
３１，３２ 絶縁膜
３３，７１ 開口
４０ ゲート電極
５０ ソース電極
６０ ドレイン電極
７０ 保護膜
８０ 絶縁基板
９０ 半導体層
２００ ガスセンサシステム
２１０ 検知室
２２０ 導入口
２３０ 排出口
２４０ 温度調節装置
２５０ 温湿度モニタ
２６０，２７０ バイアス電源
２８０ 電流モニタリング装置
３００ 電子機器

Claims (9)

  1. 半導体層と、
    前記半導体層を介して設けられたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間の前記半導体層上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたグラフェンのゲートと
    を含み、
    前記ゲート絶縁膜は、前記グラフェンの電荷のドーピングを誘起することを特徴とする電子デバイス。
  2. 前記ゲート絶縁膜は、
    前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられ、前記グラフェンと接する第２絶縁膜と
    を含み、
    前記第２絶縁膜が、前記グラフェンの電荷のドーピングを誘起することを特徴とする請求項１に記載の電子デバイス。
  3. 前記ゲート絶縁膜は、極性を有し、前記グラフェンに前記極性に応じた電荷を発生させることによって、前記グラフェンの電荷のドーピングを誘起することを特徴とする請求項１又は２に記載の電子デバイス。
  4. 前記ゲート絶縁膜は、前記グラフェンに電荷を供与することによって、又は前記グラフェンから電荷を吸引することによって、前記グラフェンの電荷のドーピングを誘起することを特徴とする請求項１又は２に記載の電子デバイス。
  5. 第１物質と、前記第１物質とは異なる第２物質とを含む雰囲気中に配置された時に、
    前記ゲート絶縁膜は、前記グラフェンに、前記第１物質と前記第２物質のうちの一方が吸着した時に生じる電荷とは反対の電荷のドーピングを誘起することを特徴とする請求項１乃至４のいずれかに記載の電子デバイス。
  6. 前記グラフェンを覆う保護膜を更に含むことを特徴とする請求項１乃至４のいずれかに記載の電子デバイス。
  7. 半導体層を介してソース電極及びドレイン電極を形成する工程と、
    前記ソース電極と前記ドレイン電極との間の前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にグラフェンのゲートを形成する工程と
    を含み、
    前記ゲート絶縁膜は、前記グラフェンの電荷のドーピングを誘起することを特徴とする電子デバイスの製造方法。
  8. 前記半導体層上に前記ゲート絶縁膜を形成する工程は、
    前記半導体層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第２絶縁膜を形成する工程とを含み、
    前記ゲート絶縁膜上に前記グラフェンのゲートを形成する工程は、
    前記第２絶縁膜上に、前記第２絶縁膜と接する前記グラフェンを形成する工程を含み、
    前記第２絶縁膜が、前記グラフェンの電荷のドーピングを誘起することを特徴とする請求項７に記載の電子デバイスの製造方法。
  9. 半導体層と、
    前記半導体層を介して設けられたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間の前記半導体層上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたグラフェンのゲートと
    を含み、
    前記ゲート絶縁膜が前記グラフェンの電荷のドーピングを誘起する電子デバイスを備えることを特徴とする電子機器。
JP2017229880A 2017-11-30 2017-11-30 電子デバイス、電子デバイスの製造方法及び電子機器 Active JP6985596B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017229880A JP6985596B2 (ja) 2017-11-30 2017-11-30 電子デバイス、電子デバイスの製造方法及び電子機器
US16/181,547 US10734495B2 (en) 2017-11-30 2018-11-06 Electronic device, manufacturing method for electronic device, and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017229880A JP6985596B2 (ja) 2017-11-30 2017-11-30 電子デバイス、電子デバイスの製造方法及び電子機器

Publications (2)

Publication Number Publication Date
JP2019102567A JP2019102567A (ja) 2019-06-24
JP6985596B2 true JP6985596B2 (ja) 2021-12-22

Family

ID=66632716

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017229880A Active JP6985596B2 (ja) 2017-11-30 2017-11-30 電子デバイス、電子デバイスの製造方法及び電子機器

Country Status (2)

Country Link
US (1) US10734495B2 (ja)
JP (1) JP6985596B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049323B1 (ko) * 2017-07-05 2019-11-27 재단법인 나노기반소프트일렉트로닉스연구단 나노패치 그래핀 복합체 및 그의 제조방법
WO2019015529A1 (zh) * 2017-07-18 2019-01-24 电子科技大学 栅极抽取和注入场效应晶体管及其沟道载流子数量控制方法
US10593798B2 (en) * 2018-08-05 2020-03-17 International Business Machines Corporation Vertical transistor with one atomic layer gate length
US10586864B2 (en) 2018-08-05 2020-03-10 International Business Machines Corporation Vertical transistor with one-dimensional edge contacts
WO2021040050A1 (ja) * 2019-08-30 2021-03-04 太陽誘電株式会社 ガス判定装置、ガス判定方法及びガス判定システム
CN110530935B (zh) * 2019-08-31 2020-12-29 中国石油大学(华东) 二硫化钼基气敏传感阵列的构建方法及其在sf6气体分解组分检测中的应用
WO2021070021A1 (en) * 2019-10-10 2021-04-15 King Abdullah University Of Science And Technology InGaZnO (IGZO) BASED SYSTEM FOR GAS DETECTION AT ROOM TEMPERATURE
CN111430354A (zh) * 2020-03-12 2020-07-17 复旦大学 一种低功耗半浮栅存储器及其制备方法
JP2021162598A (ja) * 2020-03-31 2021-10-11 ダイキン工業株式会社 検知ユニット、収容容器、検知装置
CN112038215B (zh) * 2020-07-28 2021-08-31 中国计量科学研究院 石墨烯载流子调控方法以及石墨烯量子霍尔器件
JP7424268B2 (ja) 2020-10-19 2024-01-30 住友電気工業株式会社 トランジスタ
CN114613676A (zh) * 2020-12-09 2022-06-10 清华大学 场效应晶体管及其制备方法
KR102559405B1 (ko) * 2020-12-10 2023-07-25 아주대학교산학협력단 수소 센서 및 이의 제조 방법
JP7430658B2 (ja) * 2021-02-24 2024-02-13 株式会社日立製作所 半導体装置
US11908936B2 (en) * 2021-04-27 2024-02-20 Taiwan Semiconductor Manufacturing Company Limited Double gate ferroelectric field effect transistor devices and methods for forming the same
CN115566023A (zh) * 2021-07-01 2023-01-03 长鑫存储技术有限公司 半导体结构及其制作方法
KR20230037349A (ko) * 2021-09-09 2023-03-16 삼성전자주식회사 반도체 소자 및 이를 포함하는 전자 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011139236A1 (en) * 2010-05-05 2011-11-10 National University Of Singapore Hole doping of graphene
JP6285717B2 (ja) * 2010-11-10 2018-02-28 ナショナル ユニバーシティ オブ シンガポール グラフェン層と永久双極子層を含む透明導体、透明導体を含む、太陽電池、有機発光ダイオード、タッチパネルまたはディスプレイ、および透明導体の製造方法
US8815739B2 (en) * 2012-07-10 2014-08-26 Globalfoundries Inc. FinFET device with a graphene gate electrode and methods of forming same
WO2014030534A1 (ja) * 2012-08-20 2014-02-27 富士電機株式会社 グラフェン積層体およびその製造方法
JP5557304B1 (ja) * 2013-09-26 2014-07-23 国立大学法人東北大学 有機半導体素子及びそれを備えたｃｍｉｓ半導体装置
WO2017002854A1 (ja) 2015-06-30 2017-01-05 富士通株式会社 ガスセンサ及びその使用方法
US9897129B2 (en) * 2015-06-30 2018-02-20 Penn Engineering & Manufacturing Corp. Captive floating flare nut
US9869651B2 (en) * 2016-04-29 2018-01-16 Board Of Regents, The University Of Texas System Enhanced sensitivity of graphene gas sensors using molecular doping

Also Published As

Publication number Publication date
US10734495B2 (en) 2020-08-04
JP2019102567A (ja) 2019-06-24
US20190165120A1 (en) 2019-05-30

Similar Documents

Publication Publication Date Title
JP6985596B2 (ja) 電子デバイス、電子デバイスの製造方法及び電子機器
US10636652B2 (en) Method of forming a semiconductor device using layered etching and repairing of damaged portions
JP5603193B2 (ja) ガスセンサ
US7544967B2 (en) Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
JP4574570B2 (ja) ナノワイヤーの選択的な堆積を利用した、ナノワイヤーｃｈｅｍｆｅｔセンサ装置の製造方法
US8415198B2 (en) Production method of thin film transistor using amorphous oxide semiconductor film
CN110579526B (zh) 一种场效应晶体管气体传感器及其阵列制备方法
US7507618B2 (en) Method for making electronic devices using metal oxide nanoparticles
Kim et al. Toward adequate operation of amorphous oxide thin-film transistors for low-concentration gas detection
US8994079B2 (en) Graphene electronic devices having multi-layered gate insulating layer
Tiwari et al. Enabling high performance n-type metal oxide semiconductors at low temperatures for thin film transistors
JP4616359B2 (ja) 電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタ
US20150357480A1 (en) Stable metal-oxide thin film transistor and method of making
CN102856169B (zh) 薄膜晶体管的制备方法及顶栅极式薄膜晶体管
US9006796B2 (en) Method for manufacturing a sensor device of a gaseous substance of interest
US8288804B2 (en) Field effect transistor and method for manufacturing the same
JP2011203256A (ja) センシング用アモルファス薄膜
TWI632679B (zh) Electronic device and method of manufacturing same
Shiah et al. Unintended carbon-related impurity and negative bias instability in high-mobility oxide TFTs
US9368490B2 (en) Enhancement-depletion mode inverter with two transistor architectures
US9368491B2 (en) Enhancement mode inverter with variable thickness dielectric stack
KR20120129166A (ko) 박막 트랜지스터 기반 바이오 센서 제조 방법
Li et al. Ultra-thin gate insulator of atomic-layer-deposited AlO x and HfO x for amorphous InGaZnO thin-film transistors
US10236181B2 (en) Manufacturing system and method for forming a clean interface between a functional layer and a two-dimensional layeyed semiconductor
Hamlin et al. Heterojunction Transistors Printed via Instantaneous Oxidation of Liquid Metals

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200911

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20200918

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20200918

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211006

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211026

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211108

R150 Certificate of patent or registration of utility model

Ref document number: 6985596

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150