JP4616359B2

JP4616359B2 - 電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタ

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Publication number: JP4616359B2
Application number: JP2008002404A
Authority: JP
Inventors: サンヒパク; チスンホヮン; ヘヨンチュ; ジョンイクイ
Original assignee: Electronics and Telecommunications Research Institute ETRI
Current assignee: Electronics and Telecommunications Research Institute ETRI
Priority date: 2007-01-09
Filing date: 2008-01-09
Publication date: 2011-01-19
Anticipated expiration: 2028-01-09
Also published as: JP2008172244A

Description

本発明は一般に、電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタに関し、より具体的には、原子層蒸着法を用いて酸素前駆体と亜鉛前駆体との間の表面化学反応を用いてＺｎＯ半導体膜を形成する電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタに関する。

ユビキタス時代が到来しているこの頃、ユーザは、いつでもどこでも使用可能な電子素子を要求しており、そのような電子素子のうち薄膜トランジスタは、半導体だけでなくディスプレイ装置、ＲＦＩＤ（radio frequency identification）、センサなどに広く使われている。薄膜トランジスタは、非晶質シリコンを用いて製造された非晶質シリコントランジスタと、ポリシリコンを利用したポリシリコントランジスタなどに区分することができ、近年、有機物質からなる有機半導体を利用した有機薄膜トランジスタが開発されている。

最近、バンドギャップが広いII−VI族の透明半導体を利用した薄膜トランジスタの開発が関心を引いている。周知の透明薄膜トランジスタのうち、モビリティー（mobility）特性が最も優秀なものは、２００３年日本国のホソノ（Hosono）グループがサイエンス紙（vol.300, p.1269）に発表した、「ＩｎＧａＯ₃（ＺｎＯ）₅を半導体として使用したトランジスタ」である。その他、Ｗａｇｅｒなどが２００３年に応用物理学会誌（Appl. Phys. Lett, vol 82, p.733）に、「ＺｎＯを半導体として使用したトランジスタ」を発表し、日本国のＭ．Ｋａｗａｓａｋｉなどは、米国特許第６５６３１７４号明細書に、ＺｎＯ、ＭｇＺｎＯ、ＣａｄＺｎＯなどの半導体を含み、無機物二重絶縁膜構造を有する透明トランジスタ技術を発表した。

今までに公開された透明薄膜トランジスタに使われる透明半導体は、ほとんどがＰＬＤ（pulsed laser deposition）、スパッタリング（sputtering）、イオンビームスパッタリング（ion-beam sputtering）などの方法で蒸着される。また、透明半導体は、蒸着工程を通じて蒸着された後、高温で熱処理する工程を経なければならないので、大面積化が難しいだけでなく、薄膜トランジスタの性能もやはり非晶質シリコン薄膜トランジスタに比べて優れていないという短所を有する。また、透明半導体は、製造コストが高いため、低価の薄膜トランジスタを要求するユビキタス環境には適さないという短所がある。

このような問題を解決するために、最近、有機半導体を用いてプラスチック基板を基盤とするＯＴＦＴ（organic thin film transistor）の研究開発が進行中であるが、既存の薄膜トランジスタに比べてＯＴＦＴの性能が劣っているため、一般的な電子素子に適用することは容易ではない。しかも、有機半導体は酸素、水、熱などの環境に弱く、劣化を起こしやすいため、寿命に制限がある。無機半導体を用いてプラスチック基板を基盤とする無機薄膜トランジスタの場合には、低温工程で素子特性の劣化が生じるので、優秀な特性の薄膜トランジスタを製造できていない。

前述した技術的制限を克服するために、本出願人は、SID 06 proceedingで、「原子層蒸着法を用いて形成したＺｎＯ薄膜を含むトランジスタ技術」を提案している。前記原子層蒸着法を利用したトランジスタ技術を用いて、ガラス及びプラスチックなどのような透明基板と透明酸化物電極とを含む薄膜トランジスタを製造する場合には、トランジスタが透明なので、これをＬＣＤに利用する場合、ピクセルの開口率を高めることができ、輝度を増加させることができる。また、前記技術を用いてプラスチック基板上に形成された半導体膜を含む薄膜トランジスタを製造する場合には、その特性がＯＴＦＴや非晶質ＴＦＴに比べて優れており、外部環境による劣化も生じないため、フレキシブルトランジスタアレイを製造することができる。特に、前記技術を用いて製造されたフレキシブルトランジスタアレイ上に有機発光素子を形成する場合、透明ディスプレイを製造することができると共に、フレキシブルディスプレイの具現が可能である。その他、前記技術により製造された薄膜トランジスタは、ＲＦＩＤなどの電子素子だけでなくセンサなどにも応用することができる。

しかし、原子層蒸着法を用いて半導体膜を製造する場合に発生する最も大きい問題は、半導体膜の結晶の大きさが小さく、薄膜トランジスタの移動度を向上させるのに限界があることである。特に、半導体膜の結晶の大きさが小さい理由は、絶縁膜と半導体膜との界面に形成される結晶の大きさが非常に小さいからであると言われ、また、ユーザが量産性を考慮して半導体膜の蒸着時間を低減するために半導体膜の厚さを適切に蒸着することができないからであると言われている。

米国特許第６５６３１７４号明細書 Appl. Phys. Lett., 87, pp.43509, 2005 Nature, Vol.432, No.15, pp.488, 2004

本発明は、このような問題を解決するために考案された発明であって、その目的とするところは、半導体膜の厚さが薄くてもその結晶を相対的に格別に大きな結晶に成長させて移動度を向上させた電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタを提供することにある。

本発明の他の目的は、原子層蒸着法を用いて結晶性の増加時に随伴するキャリア量の増加による漏洩電流の増加を抑制することによって、薄膜トランジスタの電流点滅比（on/off ratio）を向上させる電子素子用ＺｎＯ半導体膜の形成方法及びこれを用いて製造された半導体膜を含む薄膜トランジスタを提供することにある。

上記目的を達成するために、本発明の一態様によれば、本電子素子用ＺｎＯ半導体膜の形成方法は、ａ）チャンバー内に基板を配置する段階と、ｂ）前記チャンバー内に亜鉛前駆体を注入し、前記基板上に前記亜鉛前駆体を吸着させる段階と、ｃ）前記チャンバー内に窒素または不活性気体を注入し、残余の亜鉛前駆体を除去する段階と、ｄ）前記基板上に形成された前記亜鉛前駆体と反応するように前記チャンバー内に酸素前駆体を注入し、ＺｎＯ半導体膜を形成する段階と、ｅ）前記チャンバー内に窒素または不活性気体を注入し、残余の酸素前駆体を除去する段階と、ｆ）前記ａ）乃至ｅ）段階を反復して行う段階と、ｇ）酸素プラズマまたはオゾンを用いて前記ＺｎＯ半導体膜の表面処理を反復して行う段階と、ｈ）前記チャンバー内に窒素または不活性気体を注入し、残余の酸素前駆体及び残余の亜鉛前駆体を除去する段階と、ｉ）前記ａ）段階乃至前記ｈ）段階を反復して前記ＺｎＯ半導体膜の厚さを調節する段階とを含む。

好ましくは、前記ＺｎＯ半導体膜の厚さは、１０〜１００ｎｍである。本電子素子用ＺｎＯ半導体膜の形成方法では、前記ｆ）段階を３〜２０回反復し、前記ｇ）段階を１〜１０回反復する。

前記チャンバー内に注入される前記亜鉛前駆体は、ジエチルジンクまたはジメチルジンクであり、前記酸素前駆体は、水または水プラズマである。前記基板は、ガラス、金属箔、プラスチックまたはシリコンのうちの１つで形成される。前記ａ）乃至ｈ）段階は、原子層蒸着法を利用する。前記原子層蒸着法は、トラベリングウェーブリアクター原子層蒸着法、リモートプラズマ原子層蒸着法、ダイレクトプラズマ原子層蒸着法のうちの１つを利用する。

本発明の他の態様によれば、本発明は、請求項１乃至９のいずれかに記載の電子素子用ＺｎＯ半導体膜の形成方法で形成されたＺｎＯ半導体膜を含む薄膜トランジスタであって、前記基板上に形成されるゲート電極と、前記ゲート電極の上部または下部に形成される前記ＺｎＯ半導体膜と、前記ＺｎＯ半導体膜と電気的に接触するソース及びドレイン電極と、前記ゲート電極と前記ＺｎＯ半導体膜との間に形成される絶縁膜とを含む。好ましくは、前記絶縁膜は、単一層または多重層で無機物質、有機物質または有機／無機物質のうちの１つからなる。前記ゲート電極、前記ソース及びドレイン電極は、ＩＴＯ、ＩＺＯ、ＺｎＯ；Ａｌ、ＺｎＯ；Ｇａ、Ａｇ、Ａｕ、Ａｌ、Ａｌ／Ｎｄ、Ｃｒ、Ａｌ／Ｃｒ／Ａｌ、Ｎｉ及びＴｉのうち少なくとも１つを用いて単一層または多重層から形成される。

本発明によれば、原子層蒸着法によるＺｎＯ半導体膜の形成は、１００〜２５０℃以下で可能なので、ＺｎＯ半導体膜を含む薄膜トランジスタを大面積のガラス基板、プラスチック基板に製造することができ、この時、高温の後処理工程を使用しないので、低い温度で優れた特性の半導体薄膜を得ることができる。このように製造されたＺｎＯ半導体膜は、多様な構造の薄膜トランジスタアレイに使用することができ、透明ディスプレイ、フレキシブルディスプレイ、ＲＦＩＤ、センサなどの多様な素子に適用することができる。

また、本発明によれば、半導体膜の結晶を増加させて移動度を向上させることができ、キャリア量を調節して漏洩電流を減少させることができ、優れた特性の透明ＺｎＯ半導体膜を形成することができる。

以下、添付の図面を参照して本発明の実施例を具体的に説明する。
図１は、本発明によって製造された半導体膜を含む薄膜トランジスタの側断面図である。図１を参照すれば、本発明に係る薄膜トランジスタは、基板１０と、基板１０上に形成された絶縁膜１１と、絶縁膜１１上に形成されたゲート電極１２と、ゲート電極１２上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたソース及びドレイン電極１４と、前記ソース及びドレイン電極１４と接触し、ゲート絶縁膜１３上に形成された半導体膜１５とを含む。

基板１０は、ガラス、シリコン、ＳＵＳなどの金属箔、プラスチックなどの多様な材料を用いて形成することができる。特に、透明性を有する基板を用いて薄膜トランジスタを製造する場合には、透明ディスプレイを具現することができ、撓み特性を有するフレキシブル基板を用いて薄膜トランジスタを製造する場合には、撓み特性に優れたディスプレイを具現することができる。

絶縁膜１１は、無機物、有機物を共に利用することができ、具体的に、単層及び多層構造の無機絶縁膜、単層及び多層構造の有機絶縁膜、及び有機／無機ハイブリッド絶縁膜などで形成することができる。例えば、絶縁膜１１を構成する無機物は、ＳｉＮｘ、ＡｌＯＮ、ＴｉＯ₂、ＡｌＯｘ、ＴａＯｘ、ＨｆＯｘ、ＳｉＯｎ、ＳｉＯｘなどを含む。

ゲート電極１２は、ＩＴＯ、ＩＺＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａなどのような透明酸化物や、Ａｇ、Ａｕ、Ａｌ、Ａｌ／Ｎｄ、Ｃｒ、Ａｌ／Ｃｒ／Ａｌ、Ｎｉ、Ｔｉなどのように低い抵抗を有する金属を用いて形成することができる。ゲート電極１２は、透明酸化物や金属を、単一または多重で積層して形成することができ、また、透明酸化物と金属とを積層して形成することができる。

ゲート電極１２上に形成されたゲート絶縁膜１３は、絶縁膜１１と同様に、無機物からなる単層または多層構造の無機絶縁膜、有機物からなる単層または多層構造の有機絶縁膜、及び有機／無機ハイブリッド構造の絶縁膜のうち１つを利用することができる。一方、前記物質でゲート絶縁膜１３を形成する場合には、絶縁膜エッチング工程に適合するように、前記絶縁膜１３とエッチング選択比を有する金属とを用いてゲート電極１２を形成することが好ましい。ゲート絶縁膜１３として有機／無機ハイブリッド構造を使用する場合には、酸化物／無機絶縁膜が半導体膜１５と界面を有するように積層することが好ましい。この時、後続工程で形成される半導体膜１５と接触する部分は、半導体膜１５と仕事関数が類似なものを利用することが好ましい。有機／無機ハイブリッド構造で絶縁膜及びゲート絶縁膜１１、１３を形成する場合には、フレキシブル薄膜トランジスタアレイの形成時に反り特性で引き起こされるストレスを解消することができ、また絶縁膜及びゲート絶縁膜１１、１３の工程温度を低減することによってプラスチック基板使用を容易にすることができる。

ゲート絶縁膜１３上に形成されるソース及びドレイン電極１４は、ゲート電極１２と同様に、ＩＴＯ、ＩＺＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｇａなどのような透明酸化物と、Ａｇ、Ａｕ、Ａｌ、Ａｌ／Ｎｄ、Ｃｒ、Ａｌ／Ｃｒ／Ａｌ、Ｎｉ、Ｔｉなどの抵抗が低い金属とを用いて形成することができる。透明酸化物は、原子層蒸着法で形成されたＺｎＯ半導体膜１５と仕事関数が類似している。

ソース及びドレイン電極１４とゲート絶縁膜１３上には、半導体膜１５が形成される。本半導体膜１５は、原子層蒸着法、具体的には、前駆体間の表面化学反応で形成されるもので、より具体的には、酸素前駆体と亜鉛前駆体の表面化学反応により形成されたＺｎＯ半導体膜である。

本発明で使われる原子層蒸着法（ＡＬＤ：atomic layer deposition）は、一般的に、基板の表面との化学的な結合を用いて分子を表面に化学吸着させた後、吸着された前駆体を表面化学反応を通じて次の前駆体と置換、燃焼、水素化（protonation）などの反応をさせて吸着と置換を交互に進行（サイクルを反復）するので、超微細層間（layer-by-layer）蒸着が可能であり、酸化物を最大限薄く積層することができる特徴がある蒸着方法である。半導体膜を形成するために利用される原子層蒸着法は、大きく、トラベリングウェーブリアクター型蒸着法（Traveling wave reactor type）と、プラズマエンハンスド原子層蒸着法（Plasma-enhanced atomic layer deposition）とに分けられる。これらのうちプラズマエンハンスド原子層蒸着法は、プラズマ発生装置によって、リモートプラズマ原子層蒸着法（Remote plasma atomic layer deposition-down stream plasma ALD）と、ダイレクトプラズマ原子層蒸着法（Direct plasma atomic layer deposition）とにさらに分けられる。本発明は、原子層蒸着法の種類に影響を受けないので、前述した全ての原子層蒸着法を利用することができる。

以下、図２を参照して、原子層蒸着法を用いて半導体膜を形成する製造工程を具体的に説明する。

図２は、図１に示された半導体膜の製造工程を順次的に示すブロック図である。図２を参照すれば、ＺｎＯ半導体膜１５を形成するために、まず、原子層蒸着装置のチャンバー（不図示）内に絶縁膜１１、ゲート電極１２、ゲート絶縁膜１３、及びソース及びドレイン電極１４が形成された基板１０を配置する（Ｓ１１）。チャンバーの温度は、１００〜２５０℃を維持する。

チャンバー内に基板１０が配置された後、チャンバー内に亜鉛Ｚｎ前駆体を注入する（Ｓ１２）。亜鉛前駆体をチャンバー内に注入する時には、蒸気形態の亜鉛前駆体を単独で注入したり、窒素またはアルゴンのような運搬気体（carrier gas）と一緒に注入したりする。亜鉛前駆体が注入されると、基板１０表面に亜鉛前駆体反応物が吸着される。本実施例では、亜鉛前駆体としてジエチルジンク（zinc）あるいはジメチルジンク（zinc）を使用する。

次の段階では、ガスバルブを開弁し、チャンバー内に窒素または不活性気体を注入する（Ｓ１３）。窒素または不活性気体をチャンバー内に注入することによって、亜鉛前駆体反応物のうち基板表面に吸着されない分子は全て除去される。基板１０表面に吸着されない亜鉛前駆体分子が全て除去された後に、酸素前駆体をチャンバー内に注入する（Ｓ１４）。酸素前駆体としては、水（Ｈ₂Ｏ）、オゾン、酸素、酸素プラズマ、水プラズマなどが挙げられるが、本実施例では、酸素前駆体として水（Ｈ₂Ｏ）を用いて半導体膜を形成することによって、ＺｎＯ結晶の大きさを増大させる。チャンバー内に水を注入する時は、Ｈ₂Ｏを気体として注入する。次の段階では、チャンバーに窒素または不活性気体を注入し、余分のＨ₂Ｏ分子を含むＺｎ−前駆体とＨ₂Ｏ間の揮発性反応生成物を除去する（Ｓ１５）。

段階Ｓ１２〜Ｓ１５の工程を行った後に、さらに段階Ｓ１２に戻って、段階Ｓ１５までのＺｎＯ膜形成段階を反復する。この時、段階Ｓ１２から段階Ｓ１５までの反復回数は、３回乃至２０回実施することが好ましい。この時、段階Ｓ１２〜Ｓ１５による蒸着時間は、前駆体の注入量によって変えることができ、前駆体の注入量は、基板の大きさによって変えることができる。本実施例のように、酸素前駆体として水を利用してＺｎＯ半導体膜を形成する場合には、ＺｎＯ半導体膜１５の厚さを１０ｎｍ以上１００ｎｍ以下にすることが好ましい。ＺｎＯ半導体膜１５の厚さが１００ｎｍを超過する場合には、工程時間が長くかかるだけでなく、半導体膜内のキャリア量が増加するので、薄膜トランジスタ特性が劣化してしまう。

段階Ｓ１２〜Ｓ１５が所定回数反復された後に、酸素プラズマまたはオゾン処理してＺｎＯ半導体膜１５の表面を処理する（Ｓ１６）。ＺｎＯ半導体膜１５を酸素プラズマまたはオゾン処理する工程は、１〜１０回程度行うことが好ましく、酸素プラズマまたはオゾンをＺｎＯ半導体膜１５が形成された表面に露出させることによって、酸素欠陥または他の炭素原子汚染源などを除去する。酸素欠陥または他の炭素原子汚染源などを除去することによって、ＺｎＯ半導体膜内のキャリア量を調節して、薄膜トランジスタに利用できる適切な特性を有するＺｎＯ半導体膜１５を製造することができる。欠陥除去のために酸素プラズマを利用する場合には、チャンバー内で、基板と前駆体が流入される電極との間でプラズマを即刻的に形成するダイレクトプラズマ方法、またはチャンバー外部でプラズマを生成させてチャンバー内に流入するリモートプラズマ方法を利用する。

ＺｎＯ半導体膜１５の欠陥を除去する工程を行った後には、チャンバー内に窒素または不活性気体を注入し（Ｓ１７）、基板上の不純物などを除去する。

一方、ＺｎＯ半導体膜１５をユーザが所望する厚さで適切に成長させるために、前述した全体工程段階Ｓ１２〜Ｓ１７を数回反復して行う。この時、ＺｎＯ半導体膜１５を成長させる段階とＺｎＯ半導体膜１５の欠陥を除去する段階を含む全体工程を反復することによって、ＺｎＯ半導体膜１５を一度に全て形成する場合に比べてＺｎＯ半導体膜１５の欠陥を除去して特性などを向上させることができる。

図３ａ乃至図３ｄは、図２の製造工程で製造されたＺｎＯ半導体膜を含む薄膜トランジスタの側断面図である。

前述した製造工程で形成されたＺｎＯ半導体膜は、多様な薄膜トランジスタに使用可能である。一般的に薄膜トランジスタは、半導体層、ゲート絶縁層、ゲート電極、ソース及びドレイン電極の製作順序によって、ゲート電極とソース及びドレイン電極が半導体層を間に置いて形成されているスタッガード型（staggered type）と、ゲート電極とソース及びドレイン電極が半導体層の一側に形成されているプラナー型（coplanar type）などに分類される。また、薄膜トランジスタは、基板上部でソース及びドレイン電極に対するゲート電極の位置によって、上部ゲート構造又は下部ゲート構造に分類することができる。

図３ａは、半導体膜の下部にゲート電極、ソース及びドレイン電極が形成されている下部ゲート構造のインバーティッドプラナータイプ（inverted planar type）の薄膜トランジスタであって、基板３０上に形成されたゲート電極３１、ゲート絶縁膜３２、ソース及びドレイン電極３３、ＺｎＯ半導体膜３４を含む。前記インバーティッドプラナータイプの薄膜トランジスタを製造するために、基板３０上に金属薄膜を蒸着する。金属薄膜が蒸着された後に、フォトリソグラフィとエッチングを行い、所望の形状でゲート電極３１をパターニングする。ゲート電極３１上には、ゲート絶縁膜３２を蒸着する。薄膜トランジスタのゲート絶縁膜３２は、原子層蒸着法あるいはＰＥＣＶＤ法を利用する。ゲート絶縁膜３２にコンタクトホール（不図示）を形成した後、ソース及びドレイン電極用金属薄膜を蒸着する。フォトリソグラフィとエッチングを用いて前記金属薄膜をパターニングしてソース及びドレイン電極３３を形成する。ソース及びドレイン電極３３が形成された基板上に、図２の工程を用いてＺｎＯ半導体膜３４を１５０℃で蒸着した後、パターニングする。

図３ｂは、半導体膜の上部領域にソース及びドレイン電極、ゲート絶縁膜、及びゲート電極が形成されている上部ゲート構造のプラナータイプ（planar type）の薄膜トランジスタ構造である。図３ｃは、半導体膜の下部にソース及びドレイン電極が形成され、半導体膜の上部にゲート電極が形成された上部ゲート構造のスタッガードタイプ（staggered type）の薄膜トランジスタ構造であり、図３ｄは、半導体膜の下部にゲート電極が形成され、半導体膜の上部にソース及びドレイン電極が形成された下部ゲート構造のインバーティッドスタッガードタイプ（inverted staggered type）の薄膜トランジスタ構造である。以上、図２を参照して製造されたＺｎＯ半導体膜を多様な全ての種類の薄膜トランジスタに使用することができる。

図４ａ乃至図４ｄは、本発明による半導体膜の形成方法を用いて製造されたＺｎＯ半導体膜のＳＥＭ写真である。本発明は、水前駆体と亜鉛前駆体とを用いてＺｎＯ半導体膜の結晶の大きさを増大させ、酸素プラズマまたはオゾンを用いてＺｎＯ半導体膜のキャリア量を低減することを特徴とする。図４ａ及び図４ｂは、水前駆体を用いて成長されたＺｎＯ半導体膜の結晶の大きさを示し、図４ｃ及び図４ｄは、酸素プラズマを用いて成長されたＺｎＯ半導体膜の結晶の大きさを示す。図４ａ及び図４ｃは、１００℃の蒸着温度で水前駆体を用いてＺｎＯ半導体膜を成長させた場合を示し、図４ｂ及び図４ｄは、１５０℃の蒸着温度で水前駆体を用いてＺｎＯ半導体膜を成長させた場合を示し、蒸着温度を高くすれば、結晶の大きさが大きくなることが分かる。

一方、水前駆体を用いてＺｎＯ半導体膜を蒸着する場合（図４ａ及び図４ｂ）が、酸素プラズマを用いてＺｎＯ半導体膜を蒸着する場合（図４ｃ及び図４ｄ）に比べて結晶の大きさが増加していることが分かる。但し、一般的に、蒸着温度を高くすれば、結晶の大きさは大きくなるが、水とジエチルジンクを用いて１５０℃以上でＺｎＯ半導体薄膜を蒸着すれば、酸素欠陥に起因して半導体薄膜内のキャリア量が増加するようになる。また、酸素プラズマを用いて蒸着する場合には、キャリア量は調節可能であるが、薄膜内の結晶の大きさは、水を利用した場合に比べて小さく成長することを発見した。

これにより、本発明では、亜鉛前駆体と水とを利用してＺｎＯ半導体膜を成長させて結晶の大きさを増大させ、酸素プラズマまたはオゾンを用いてＺｎＯ半導体膜の表面を処理してキャリア量を低減する。本発明により製造されたＺｎＯ薄膜トランジスタは、移動度及び電流点滅比が既存の原子層蒸着法により製造された薄膜トランジスタに比べて向上する。具体的に、本発明のＺｎＯ半導体膜が含まれた薄膜トランジスタの移動度は、１０ｃｍ²／Ｖ．ｓｅｃであり、電流点滅比は、１０⁷であるのに対し、既存の原子層蒸着法による薄膜トランジスタの移動度は、０．５〜２．０ｃｍ²／Ｖ．ｓｅｃである。また、本発明によるＺｎＯ半導体膜でスタッガードタイプの薄膜トランジスタを形成すれば、チャネル部分の結晶性に優れていて、移動度をさらに大きく向上させることができ、半導体膜の厚さが薄いため、半導体膜の抵抗による影響を最小にすることができる。

本発明の技術的思想は、上述した好ましい実施例によって具体的に説明されたが、上述した実施例は、その説明のためのものであり、その制限のためのものでないことを注意すべきである。また、本発明の技術分野における通常の専門家であれば、本発明の思想の範囲内で多様な実施例が可能であることを理解することができる。

本発明による半導体膜を含む薄膜トランジスタの側断面図である。図１に示された半導体膜の製造工程を順次に示す流れ図である。図２の製造工程で製造された半導体膜を含む薄膜トランジスタの側断面図である。図２の製造工程で製造された半導体膜を含む薄膜トランジスタの側断面図である。図２の製造工程で製造された半導体膜を含む薄膜トランジスタの側断面図である。図２の製造工程で製造された半導体膜を含む薄膜トランジスタの側断面図である。本発明による半導体膜の形成方法を用いて製造されたＺｎＯ薄膜のＳＥＭ写真である。本発明による半導体膜の形成方法を用いて製造されたＺｎＯ薄膜のＳＥＭ写真である。本発明による半導体膜の形成方法を用いて製造されたＺｎＯ薄膜のＳＥＭ写真である。本発明による半導体膜の形成方法を用いて製造されたＺｎＯ薄膜のＳＥＭ写真である。

符号の説明

１０、３０基板
１１絶縁膜
１２、３１ゲート電極
１３、３２ゲート絶縁膜
１４、３３ソース及びドレイン電極
１５、３４ＺｎＯ半導体膜

Claims

ａ）チャンバー内に基板を配置する段階と、
ｂ）前記チャンバー内に亜鉛前駆体を注入し、前記基板上に前記亜鉛前駆体を吸着させる段階と、
ｃ）前記チャンバー内に窒素または不活性気体を注入し、残余の亜鉛前駆体を除去する段階と、
ｄ）前記基板上に形成された前記亜鉛前駆体と反応するように前記チャンバー内に酸素前駆体を注入し、ＺｎＯ半導体膜を形成する段階と、
ｅ）前記チャンバー内に窒素または不活性気体を注入し、残余の酸素前駆体を除去する段階と、
ｆ）前記ａ）段階乃至前記ｅ）段階を反復して行う段階と、
ｇ）酸素プラズマまたはオゾンを用いて前記ＺｎＯ半導体膜の表面処理を反復して行う段階と、
ｈ）前記チャンバー内に窒素または不活性気体を注入し、残余の酸素前駆体及び残余の亜鉛前駆体を除去する段階と、
ｉ）前記ａ）段階乃至前記ｈ）段階を反復して前記ＺｎＯ半導体膜の厚さを調節する段階とを含むことを特徴とする電子素子用ＺｎＯ半導体膜の形成方法。
前記ＺｎＯ半導体膜の厚さは、１０〜１００ｎｍであることを特徴とする請求項１に記載の電子素子用ＺｎＯ半導体膜の形成方法。
前記ｆ）段階を３〜２０回反復することを特徴とする請求項１に記載の電子素子用ＺｎＯ半導体膜の形成方法。
前記ｇ）段階を１〜１０回反復することを特徴とする請求項１に記載の電子素子用ＺｎＯ半導体膜の形成方法。
前記チャンバー内に注入される前記亜鉛前駆体は、ジエチルジンクまたはジメチルジンクであることを特徴とする請求項１に記載の電子素子用ＺｎＯ半導体膜の形成方法。
前記酸素前駆体は、水または水プラズマであることを特徴とする請求項１に記載の電子素子用ＺｎＯ半導体膜の形成方法。
前記基板は、ガラス、金属箔、プラスチックまたはシリコンのうちの１つで形成されることを特徴とする請求項１に記載の電子素子用ＺｎＯ半導体膜の形成方法。
前記ａ）段階乃至前記ｈ）段階は、原子層蒸着法で実施されることを特徴とする請求項１に記載の電子素子用ＺｎＯ半導体膜の形成方法。
前記原子層蒸着法は、トラベリングウェーブリアクター原子層蒸着法、リモートプラズマ原子層蒸着法、ダイレクトプラズマ原子層蒸着法のうちの１つを利用することを特徴とする請求項８に記載のＺｎＯ電子素子用半導体膜の形成方法。
請求項１乃至９のいずれかに記載の電子素子用ＺｎＯ半導体膜の形成方法で形成されたＺｎＯ半導体膜を含む薄膜トランジスタにおいて、
前記基板上に形成されるゲート電極と、
前記ゲート電極の上部または下部に形成される前記ＺｎＯ半導体膜と、
前記ＺｎＯ半導体膜と電気的に接触するソース及びドレイン電極と、
前記ゲート電極と前記ＺｎＯ半導体膜との間に形成される絶縁膜とを含むことを特徴とする薄膜トランジスタ。
前記絶縁膜は、単一層または多重層で、無機物質、有機物質または有機／無機物質のうちの１つからなることを特徴とする請求項１０に記載の薄膜トランジスタ。
前記ゲート電極、並びに前記ソース及びドレイン電極は、ＩＴＯ、ＩＺＯ、ＺｎＯ；Ａｌ、ＺｎＯ；Ｇａ、Ａｇ、Ａｕ、Ａｌ、Ａｌ／Ｎｄ、Ｃｒ、Ａｌ／Ｃｒ／Ａｌ、Ｎｉ及びＴｉのうちの少なくとも１つを用いて、単一層または多重層からなることを特徴とする請求項１０に記載の薄膜トランジスタ。