KR100857461B1 - 원자층 증착법을 이용한 ｐ 타입 ＺｎＯ반도체막 제조 방법및 상기 제조 방법으로 제조된 ＺｎＯ 반도체막을포함하는 박막 트랜지스터 - Google Patents

원자층 증착법을 이용한 ｐ 타입 ＺｎＯ반도체막 제조 방법및 상기 제조 방법으로 제조된 ＺｎＯ 반도체막을포함하는 박막 트랜지스터 Download PDF

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Abstract

본 발명은 박막을 구성하는 원소를 포함하는 전구체들간의 표면화학반응을 이용하여 질소가 도핑된 투명한 p 타입 ZnO 반도체막을 제조하는 방법과 상기 제조 방법으로 제조된 p 타입 ZnO 반도체막을 포함하는 박막 트랜지스터에 관한 것이다.
본 p 타입 ZnO 반도체막 제조방법은 기판을 준비하여 챔버 내에 배치하는 단계; 상기 챔버 내에 아연 전구체와 산소 전구체를 주입하여, 원자층 증착법을 이용한 상기 아연 전구체와 상기 산소 전구체간의 표면 화학 반응을 통해 상기 기판 상에 ZnO 박막을 형성하는 단계; 상기 챔버 내에 아연 전구체와 질소 전구체를 주입하여, 상기 아연 전구체와 상기 질소 전구체간의 표면 화학 반응을 이용하여 상기 ZnO 박막 상에 도핑층을 형성하는 단계를 포함한다. 상기와 같은 반도체막 제조 방법을 통해서 형성된 반도체막을 이용하여, 유리, Si, 서스 등의 메탈 포일, 혹은 플라스틱 기판 상에 특성이 우수한 p 타입의 박막 트랜지스터를 형성할 수 있고, 또한 PN junction 을 이용한 LED 등의 광전소자를 구현할 수 있다.
p타입 ZnO 반도체막, 원자층 증착법, 트랜지스터, 광전소자

Description

원자층 증착법을 이용한 ｐ 타입 ＺｎＯ반도체막 제조 방법 및 상기 제조 방법으로 제조된 ＺｎＯ 반도체막을 포함하는 박막 트랜지스터{p type ZnO semiconductor manufacturing method using atomic layer deposition and thin film transistor including p type ZnO semiconductor}
도 1은 본 발명의 일실시 예에 따른 p 타입 ZnO 반도체막 제조 공정을 나타내는 공정 순서도이다.
도 2는 도 1의 제조 공정을 통해 제조된 p 타입 ZnO 반도체막의 측단면도이다.
도 3은 본 발명의 다른 실시 예에 따른 p 타입 ZnO 반도체막의 제조 공정을 나타내는 공정 순서도이다.
도 4a 내지 도 4d는 본 발명에 따라 제조된 p 타입 ZnO 반도체막을 포함하는 박막 트랜지스터의 다양한 실시 예를 나타낸다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
1: ZnO층 2: Zn3N2층
41: 기판 42: 게이트 전극
43: 게이트 절연막 44: 소스 및 드레인 전극
45: 반도체막
본 발명은 원자층 증착법을 이용한 p타입 ZnO 반도체막 제조 방법 및 상기 제조방법으로 제조된 p타입 ZnO 반도체막을 포함하는 박막 트랜지스터에 관한 것으로, 보다 상세하게는, 산소 전구체와 아연 전구체의 표면 화학 반응을 통해 형성된 ZnO 박막 상에 아연 전구체와 질소 전구체의 표면 화학 반응을 통해 형성된 Zn3N2막 또는 ZnO:N막을 포함하는 p타입 ZnO 반도체막 제조 방법 및 상기 제조방법으로 제조된 p타입 ZnO 반도체막을 포함하는 박막 트랜지스터에 관한 것이다.
본 발명은 정보통신부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-079-01, 과제명: 투명전자 소자를 이용한 스마트 창].
유비쿼터스 시대를 살고 있는 요즘, 사용자들은 언제 어디서나 사용 가능한 전자 소자를 요구하고 있으며, 그러한 전자 소자들 중에서 박막 트랜지스터는 반도체뿐 아니라 디스플레이 장치, RFID(radio frequency identification), 센서 등에 널리 사용되고 있다. 가장 널리 사용되는 전자 소자 중 박막 트랜지스터는 비정질 실리콘을 이용하여 제조된 비정질 실리콘 트랜지스터, 폴리 실리콘을 이용한 폴리 실리콘 트랜지스터 등으로 구분할 수 있으며, 근래에는 유기 물질로 이루어진 유기 반도체를 이용한 유기 박막 트랜지스터가 개발되고 있다.
또한, 가장 최근에는 밴드갭이 넓은 투명한 산화물 반도체를 이용한 박막 트랜지스터의 개발이 관심을 끌고 있다. 산화물 반도체의 경우, 주로 n 타입 박막에 대한 연구가 많이 진행되고 있는데, 이는 p 타입 산화물의 경우 안정성을 확보하는 것이 용이하지 않기 때문인 것으로 알려졌다. 구체적으로, p 타입의 경우에는 홀 이동 경로가 산소의 2p 오비탈에 의해 이루어지는데, 일반적으로 산화물의 경우에는 산소 오비탈이 주로 편재해 있어 유효한 홀 질량(effective hall mass)이 상대적으로 커서 홀 이동도가 낮고 VBM(valence band minimum)이 매우 깊어서 홀 도핑이 어려운 것으로 알려져 있다.
현재까지 알려진 p 타입 산화물 박막으로는 ZnO에 N(질소) 또는 P(인) 등이 도핑되거나 LnCuOCh(Ln: 란탄나이드, Ch: 찰코젠) 등이 있다. LnCuOCh의 경우에는 투명성이 떨어지는 단점을 가지고 있고, ZnO에 질소 또는 인이 도핑된 경우에는 재현성이 떨어지고 이동도 특성이 낮아진다는 단점이 있다. 또한, 현재 공개된 ZnO 계열의 p 타입 산화물 반도체를 제조하기 위해서는, 사파이어 등의 단결정 기판 상에 500℃ 이상의 고온에서 플라즈마 인핸스드 유기금속 증기 에피택시 증착법(MOVPED)(Appl. Phys. Lett., 87, 213103, 2005) 또는 플라즈마 레이저 증착법(PLD:plasma laser deposition)(Appl. Phys. Lett., 83, 1128, 2003)을 이용하여 증착해야 하는데, 500℃ 이상의 고온에서 MOVPED 또는 PLD로 p 타입 산화물 반도체를 제조하는 경우에는 ZnO 박막 자체에 형성된 산소 간극(vacancy) 또는 잉여 아연이온에 의해 결함이 발생할 수 있다. 또한, MOVPED 또는 PLD로 p 타입 산화물 반 도체를 제조하는 경우에는 도펀트의 활성화를 위해 증착 공정 이후에 고온에서 열처리를 하는 과정을 수행해야 하기 때문에 대면적화 실현이 용이하지 않을 뿐만 아니라 제조 단가가 상승하여 유비 쿼터스 시대에 부합하는 저가의 트랜지스터 제조가 용이하지 않다.
따라서, 본 발명은 전술한 문제점들을 해결하기 위해 고안된 발명으로, 본 발명의 목적은 저온에서 간단한 공정으로 제조된 우수한 특성을 갖는 저가의 p 타입 ZnO 반도체막을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 ZnO 반도체막 자체에 형성된 산소 간극(vacancy) 또는 잉여 아연이온에 의해 산화물 반도체에 결함이 발생하는 것을 줄일 수 있는 전자소자용 p타입 ZnO 반도체막 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 저온에서 전구체들간의 표면 화학 반응을 이용함으로써, 단결정 기판이 아닌 다른 기판에 사용가능한 p타입 ZnO 반도체막을 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 p타입 반도체막 제조 방법으로 제조된 p타입 반도체막을 포함하는 박막 트랜지스터를 제공하는 것이다.
상술한 목적을 달성하기 위한 수단으로서, 본 발명의 일 측면에 따르면, 전 자소자용 p 타입 ZnO 반도체막 제조 방법은 기판을 준비하여 챔버 내에 배치하는 단계; 상기 챔버 내에 아연 전구체와 산소 전구체를 주입하여, 원자층 증착법을 이용한 상기 아연 전구체와 상기 산소 전구체간의 표면 화학 반응을 통해 상기 기판 상에 ZnO 박막을 형성하는 단계; 상기 챔버 내에 아연 전구체와 질소 전구체를 주입하여, 상기 아연 전구체와 상기 질소 전구체간의 표면 화학 반응을 이용하여 상기 ZnO 박막 상에 도핑층을 형성하는 단계를 포함한다.
바람직하게, 상기 ZnO 박막을 형성하는 단계는 a1) 상기 기판 상에 흡착되도록 아연 전구체를 주입하는 단계; a2) 상기 챔버 내에 비활성 기체를 주입하여 상기 기판에 흡착되지 않은 잉여 아연 전구체를 제거하는 단계; a3) 상기 기판에 흡착된 상기 아연 전구체와 반응하여 ZnO 박막을 형성하도록 상기 챔버 내에 산소 전구체를 주입하는 단계; a4) 상기 챔버 내에 비활성 기체를 주입하여 상기 아연 전구체와 반응하지 않은 산소 전구체를 제거하는 단계; 및 a5) 상기 a1) 단계 내지 a4) 단계를 복수 회 반복하는 단계를 포함한다. 또한, p 타입 ZnO 반도체막 제조 방법은 상기 a5) 단계를 3 ~ 20회 반복한다.
상기 ZnO 박막 상에 도핑층을 형성하는 단계는 b1) 상기 ZnO 박막이 형성된 상기 기판 상에 아연 전구체를 주입하여 상기 ZnO 박막 상에 흡착시키는 단계; b2) 상기 챔버 내에 비활성 기체를 주입하여 상기 기판에 흡착되지 않은 잉여 아연 전구체를 제거하는 단계; b3) 상기 챔버 내에 질소 전구체를 주입하여 상기 ZnO 박막 상에 흡착된 아연 전구체와 함께 Zn3N2 도핑층을 형성하는 단계; b4) 상기 챔버 내 에 비활성 기체를 주입하여 상기 아연 전구체와 반응하지 않은 잔여 질소 전구체를 제거하는 단계; 및 b5) 상기 b1) 내지 b4) 단계를 1 내지 10회 반복하는 단계를 포함한다.
p 타입 ZnO 반도체막 제조 방법은 상기 ZnO 박막과 상기 Zn3N2 도핑층의 두께가 10 ~ 100㎚가 될 때까지 상기 a1 ~ a5)단계 및 상기 b1~ b5) 단계를 반복한다.
본 발명의 다른 일 측면에 따르면, c1) 기판을 준비하여 챔버 내에 배치하는 단계; c2) 상기 챔버 내에 아연 전구체를 주입하고, 원자층 증착법을 이용하여 상기 기판상에 흡착시키는 단계; c3) 상기 챔버 내에 비활성 기체를 주입하여 상기 기판에 흡착되지 않은 잉여 아연 전구체를 제거하는 단계; 및 c4) 상기 챔버 내에 산소 전구체와 질소 전구체를 동시에 주입하여, 상기 기판 상에 흡착된 아연 전구체와의 표면 화학 반응을 이용하여 질소가 도핑된 ZnO:N막을 형성하는 단계를 포함한다.
p 타입 ZnO 반도체막 제조 방법은 상기 c2) ~ c4) 단계의 횟수는 원하는 두께에 따라 달라지게 되며 희망 두께를 주어진 온도에서 성장속도로 나눈 횟수만큼 반복하면 희망두께를 성장할 수 있다. 구체적으로, ZnO 박막과 상기 ZnO:N 막의 두께가 10 ~ 100㎚가 될 때까지 상기 c2) ~ c4) 단계를 복수 회 반복하는 것이 바람직하다.
상기 아연 전구체는 다이에틸 징크 또는 디메틸 징크이다. 상기 산소 전구체는 물, 오존, 산소, 물 플라즈마 또는 산소 플라즈마 중 하나이다. 상기 질소 전구체는 암모니아, 질소, 질소 플라즈마, 암모니아 플라즈마, 또는 이질화산소, 이산화질소 플라즈마 중 하나이다. 상기 원자층 증착법은 트레블링 웨이브 리액터 타입, 리모트 플라즈마 원자층 증착법 및 다이렉트 플라즈마 원자층 증착법 중 하나이다. 상기 기판은 유리, 금속포일, Si 또는 플라스틱 중 하나이다.
본 발명의 또 다른 일 측면에 따르면, 본 박막 트랜지스터는 기판 상에 형성되는 게이트 전극; 제1항 내지 제7항 중 어느 한 항을 이용하여 제조되어, 상기 게이트 전극의 상부 또는 하부에 형성되는 p타입 ZnO 반도체막; 상기 p타입 ZnO 반도체막과 전기적으로 접촉되는 소스/드레인 전극; 및 상기 게이트 전극과 상기 p타입 ZnO 반도체막 사이에 형성되는 게이트 절연막을 포함한다.
바람직하게, 상기 게이트 전극, 소스 전극 및 드레인 전극은 ITO, IZO, ZnO:AL, ZnO:Ga, NiO, Ag, Au, Al, Al/Nd, Cr, Al/Cr/Al, Ni, 및 Mo 중 적어도 하나를 이용하여 단일층 또는 다중층으로 형성된다. 상기 게이트 절연막은 단일층 또는 다중층 구조의 무기 절연막층, 단일층 또는 다중층 구조의 유기 절연막층, 또는 유기/무기 하이브리드층 중 하나로 형성된다. 상기 무기 절연막층은 SiNx, AlON, TiO2, AlOx, TaOx, HfOx, SiON, 및 SiOx 중 하나를 이용한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 구체적으로 설명한다.
도 1은 본 발명의 일실시 예에 따른 p 타입 ZnO 반도체막 제조 공정을 나타내는 공정 순서도이고, 도 2는 도 1의 제조 공정을 통해 제조된 p 타입 ZnO 반도체 막의 측단면도이다.
도 1을 참조하면, 본 발명에 따른 p타입 ZnO 반도체막을 제조하기 위해서는, 우선, 원자층 증착장비의 챔버 내에 기판을 배치한다(S101). 상기 챔버는 40 ~ 350℃로 유지되며, 챔버 내에 배치되는 기판 상에는 전극 및 절연막 등이 적층되어 있다.
본 발명에서 사용되는 원자층 증착법(ALD: atomic layer deposition)은 일반적으로, 기판의 표면과 화학적인 결합을 이용하여 분자를 표면에 화학흡착 시킨 후 흡착된 전구체를 표면 화학반응을 통하여 다음 전구체와 치환, 연소, 수소화(protonation) 등의 반응을 시켜 흡착과 치환을 번갈아 진행(사이클을 반복)하기 때문에 초미세 층간(layer-by-layer) 증착이 가능하고 산화물을 최대한 얇게 쌓을 수 있는 특징이 있는 증착 방법이다. 반도체막을 형성하기 위해 이용되는 원자층 증착법은, 크게 트레블링 웨이브 리액터형 증착법(Traveling wave reactor type)과 플라즈마 인핸스드 원자층 증착법(Plasma-enhanced atomic layer deposition)으로 나뉘어진다. 이 중 플라즈마 인핸스드 원자층 증착법은 플라즈마 발생장치에 따라 리모트 플라즈마 원자층 증착법(Remote plasma atomic layer deposition-down stream plasma ALD)과, 다이렉트 플라즈마 원자층 증착법(Direct plasma atomic layer deposition)으로 다시 나뉘어진다. 본 발명은 원자층 증착법의 종류에 영향을 받지않으므로, 전술한 모든 원자층 증착법을 이용할 수 있다.
챔버 내에 기판을 배치한 다음 단계에서는, 챔버 내에 아연 전구체를 주입한 다(S102). 챔버 내에 아연 전구체를 주입하면, 주입된 아연 전구체가 기판의 표면에 흡착된다. 아연(Zinc: 징크) 전구체로는 다이에칠 징크 및 다이메칠 징크 등을 사용할 수 있으며, 본 실시 예에서는 이들 아연 전구체 중 어느 것을 사용하여도 무방하다.
아연 전구체가 주입되어, 기판 상에 아연 전구체가 흡착된 다음에는 챔버 내에 비활성 기체를 주입하여(S103) 기판에 흡착되지 않은 아연 전구체를 제거한다. 비활성 기체로는 헬륨, 네온, 아르곤, 크립톤, 크세논, 라돈 등이 사용되는데, 본 실시 예에서는 아르곤 비활성 기체를 주입함으로써, 아연 전구체 반응물 중 기판 표면에 흡착되지 않은 아연 전구체 분자들을 제거한다.
기판 표면에 흡착되지 않은 아연 전구체가 모두 제거된 다음에는, 챔버 내에 산소 전구체를 주입한다(S104). 산소 전구체로는 물, 산소, 오존, 산소 플라즈마, 물 플라즈마 등을 사용한다. 본 실시 예에서는 챔버 내에 산소 가스를 주입하면서 동시에 RF 파워를 인가하여 산소 플라즈마를 발생시켜 이를 산소 전구체로 사용한다. 생성된 산소 플라즈마가 기판에 흡착된 아연 전구체와 표면 화학 반응을 일으키면서, ZnO(또는 ZnO 중간체) 박막을 형성한다.
기판 상에 ZnO 박막이 형성된 다음에는, 기판에 흡착되지 않은 산소 전구체를 제거하기 위해 비활성 기체를 주입한다(S105). 비활성 기체로는 헬륨, 네온, 아르곤, 크립톤, 크세논, 라돈 등이 사용되는데, 본 실시 예에서는 아르곤 비활성 기체를 주입한다. 주입된 비활성 기체에 의해, 아연 전구체와 반응하지 않은 잉여 산소전구체 및 이를 포함한 휘발성 반응 생성물이 제거된다.
(S102) 내지 (S105) 단계를 수행하면, 원자층 증착법을 이용한 ZnO 박막이 형성되지만, 기판에 흡착되지 않은 잉여 아연 또는 박막 내에 산소 결함이 없는 고품위의 ZnO 박막을 획득하기 위해서는 상기 (S102) 단계에서부터 (S105) 단계를 복수 회 반복해야한다. (S102) 단계에서부터 (S105) 단계는 3 ~ 20회 범위로 반복한다.
상기 반복 회수 범위에서 사용자가 원하는 회수만큼 ZnO 박막 형성이 완료되면, 챔버 내에 아연 전구체를 주입한다(S106). 주입된 아연 전구체는 표면 화학 반응에 의해 ZnO 박막이 형성된 기판 상에 흡착된다. (S102) 단계에서와 마찬가지로, 아연 전구체는 다이에칠 징크 및 다이메칠 징크 등을 사용한다. 기판 상에 형성된 ZnO 박막 상에 상기 주입된 아연 전구체가 흡착된 다음에는 챔버 내에 비활성 기체를 주입하여(S107) 기판에 흡착되지 않은 아연 전구체를 제거한다. 비활성 기체로는 헬륨, 네온, 아르곤, 크립톤, 크세논, 라돈 등이 사용되는데, 본 실시 예에서는 아르곤 비활성 기체를 주입함으로써, 아연 전구체 반응물 중 ZnO 반도체막 표면에 흡착되지 않은 아연 전구체 분자들이 모두 제거된다.
다음 단계에서는 챔버 내에 질소 전구체를 주입한다(S108). 이때, 질소 전구체로는 암모니아, 암모니아 플라즈마 등을 사용하며, 본 실시 예에서는 챔버 내 에 암모니아 가스를 주입하면서 동시에 RF 파워를 인가하여 암모니아 플라즈마를 발생시켜 이를 질소 전구체로 이용한다. 생성된 암모니아 플라즈마가 ZnO 박막이 형성된 기판 상에 흡착된 아연 전구체와 표면 화학 반응을 일으키면서, Zn3N2 막을 형성한다.
ZnO 박막 상에 Zn3N2막이 형성된 다음에는, 기판에 흡착되지 않은 질소 전구체를 제거하기 위해 비활성 기체를 주입한다(S109). 비활성 기체로는 헬륨, 네온, 아르곤, 크립톤, 크세논, 라돈 등이 사용되는데, 본 실시 예에서는 아르곤 비활성 기체를 주입한다. 이에 의해, 아연 전구체와 반응하지 않은 잉여 질소전구체, 이를 포함한 휘발성 반응 생성물 및 여분의 반응 부산물들이 모두 제거된다.
Zn3N2막을 형성하는 공정(S106 내지 S109) 역시 ZnO 박막을 형성하는 공정과 마찬가지로 소정 회수 반복한다. Zn3N2 막 형성 공정은 공정 온도에 따라 그 회수가 달라지는데, 1 ~ 10회 정도로 (S106 ~ S109) 단계를 반복 수행하는 것이 바람직하다. 이것은 챔버 내의 구조, 압력에 따라서도 달라질 수 있으므로, ZnO 박막 형성 회수(S102 ~ S105 단계의 반복 회수)와 Zn3N2막의 형성 회수(S106 ~ S109 단계의 반복 회수)의 비는 챔버의 구조, 공정 압력 등에 따라 그리고 도핑하려는 질소 전구체의 양에 따라 얼마든지 조정이 가능하다.
원자층 증착법을 이용하여 전술한 공정 순서에 따라 제조된 p 타입 ZnO 반도체막, 즉, Zn3N2막과 ZnO 박막이 교대로 형성된 p 타입 ZnO 반도체막은 상기 공정 단계 (S102) 내지 (S109)의 전체 사이클을 몇 번 실시하느냐에 따라 증착두께가 달라진다. 전체 사이클은 사용자가 원하는 적층 두께에 따라 반복 수행하며, 상기 p 타입 ZnO 반도체막의 두께는 10 ~ 100㎚로 한다. 예를 들어, 공정 온도가 150℃인 경우에는 ZnO 박막 성장 횟수를 5번, 그리고 Zn3N2 막 성장 회수를 1회 진행하는 공정을 50 회 진행하여 45nm 두께의 p 타입 ZnO 반도체막을 확보한다. 이때, 한 사이클에 따른 증착 시간은 각 단계 별로 주입되는 전구체들의 주입량이 얼마인지에 따라서 달라진다. 또한, 전구체들의 주입량은 기판의 크기에 좌우되는 양이다. 산소 전구체로 오존을 사용하여 ZnO 박막을 형성할 때에는 원자층 증착 장치의 공정 온도를 100 ~ 300℃로 유지하는 것이 가장 바람직하며, 산소 플라즈마를 사용하여 ZnO 박막을 형성하는 경우에는 공정 온도를 40 ~ 300℃ 까지 유지하는 것이 가능하므로, 산소 전구체의 종류 및 기판의 종류에 따라 원자층 증착장치 내의 온도를 적절하게 조절할 수 있다.
도 2는 도 1의 공정 단계 (S101)에서 단계 (S109)를 반복 수행하여 형성된 p 타입 ZnO 반도체막을 나타내는 측단면도이다. 상기 공정을 이용하여 제조된 p 타입 ZnO 반도체막은 ZnO 박막(1)과 Zn3N2 막(2)이 교대로 적층되어 있는 구조로, 본 실시 예에서는 ZnO 박막(1)이 여섯층 적층되어 있으며, ZnO 박막(1) 사이에 Zn3N2 막(2)이 각각 적층되어 있다. 상기 ZnO 박막(1)은 도 1에 개시된 (S102) 내지 (S105) 단계를 수회 반복하여 형성한 것이고, Zn3N2막(2)은 (S106) 내지 (S109) 단계를 수회 반복하여 형성한 것이다.
도 3은 본 발명의 다른 실시 예에 따른 p 타입 ZnO 반도체막을 제조하는 제조 공정을 나타내는 공정 상태도를 나타낸다. 도 3을 참조하면, 본 발명에 따르 p 타입 ZnO 반도체막을 형성하기 위해서는, 우선, 원자층 증착장비의 챔버 내에 기판을 배치한다(S301). 상기 챔버는 40 ~ 350℃로 유지되며, 챔버 내에 배치되는 기판 상에는 전극 및 절연막 등이 적층되어 있다.
챔버 내에 기판을 배치한 다음 단계에서는, 챔버 내에 아연 전구체를 주입한다(S302). 챔버 내에 아연 전구체를 주입하면, 주입된 아연 전구체가 기판의 표면에 흡착된다. 아연(Zn) 전구체로는 다이에칠 징크 및 다이메칠 징크 등을 사용할 수 있으며, 본 실시 예에서는 이들 징크 전구체 중 어느 것을 사용하여도 무방하다. 아연 전구체를 주입할 때는, 챔버 내에 아르곤과 같은 운반 기체(Carrier Gas)와 함께 주입하거나 단독으로 아연 전구체 증기를 주입할 수 있다.
아연 전구체가 주입되어, 기판 상에 아연 전구체가 흡착된 다음에는 챔버 내에 기판에 흡착되지 않은 아연 전구체를 제거하기 위해 비활성 기체를 주입한다(S303). 비활성 기체로는 헬륨, 네온, 아르곤, 크립톤, 크세논, 라돈 등이 사용 되는데, 본 실시 예에서는 아르곤 비활성 기체를 주입함으로써, 아연 전구체 반응물 중 기판 표면에 흡착되지 않은 아연 전구체 분자들이 모두 제거된다.
다음 단계에서는 챔버 내에 산소 전구체와 질소 전구체를 동시에 주입한다(S304). 이때, 산소 전구체로는 물, 산소, 오존, 산소 플라즈마, 물 플라즈마 등을 사용하며, 질소 전구체로는 질소, 암모니아, 질소 플라즈마, 암모니아 플라즈마, 이질화산소(N2O), 이산화질소 플라즈마 등을 사용한다. 구체적으로, 산소 가스와 암모니아 가스 또는 산소 가스와 질소 가스를 동시에 주입하면서 RF 파워를 인가하여 산소 플라즈마와 암모니아 플라즈마, 또는 산소 플라즈마와 질소 플라즈마를 동시에 발생시켜, 이들을 산소 전구체와 질소 전구체로 이용한다. 형성된 산소 플라즈마와 암모니아 플라즈마, 또는 산소 플라즈마와 질소 플라즈마가 상기 기판에 흡착된 아연 전구체와 표면 화학 반응을 일으키면서 ZnO:N 막을 형성한다.
다음 단계에서는 기판에 흡착되지 않은 산소 전구체 및 질소 전구체를 제거하기 위하여 비활성 기체를 주입한다(S305). 비활성 기체로는 헬륨, 네온, 아르곤, 크립톤, 크세논, 라돈 등이 사용되는데, 본 실시 예에서는 아르곤 비활성 기체를 주입한다. 이에 의해, 아연 전구체와 반응하지 않은 잉여 산소 전구체 및 질소 전구체, 및 이를 포함한 휘발성 반응 생성물을 모두 제거할 수 있다.
(S302) 내지 (S305) 단계를 수행하면, 원자층 증착법을 이용한 p타입 ZnO반 도체막이 형성되지만, 기판에 흡착되지 않은 잉여 아연 또는 박막 내에 산소 결함이 없는 고품위의 p 타입 ZnO 반도체막을 획득하기 위해서는 상기 (S302) 단계에서부터 (S305) 단계를 복수 회 반복한다. (S302) 단계에서부터 (S305) 단계는 질소가 도핑된 p타입 ZnO 반도체막의 두께가 10 ~100nm 가 되도록 복수회 반복한다.
전술한 실시 예로 질소가 도핑된 p 타입의 ZnO 반도체막을 형성하는 경우에는, 박막 증착의 재현성은 물론이고 주위 환경에도 안정한 p 타입 ZnO가 생성되기 때문에, n 타입의 반도체막으로 전환되는 것을 방지할 수 있다. 이는 원자층 증착법을 이용하여 ZnO 반도체막 증착시 산소 결핍으로 인한 결함 또는 잉여 아연이온으로 인한 결함을 최소화함으로써, 산소, 물, 그 외의 수소 등의 영향을 최소화 할 수 있다.
도 4a 내지 도 4d는 본 발명에 따라 제조된 ZnO 반도체막을 포함하는 박막 트랜지터의 실시 예들을 나타낸다. 도 4a는 반도체막 하부에 게이트 전극, 소스 및 드레인 전극이 형성되어 있는 하부 게이트 구조의 인버티드 플래너타입(inverted planar type)의 박막 트랜지스터로, 본 발명에 따른 박막 트랜지스터는 기판(41)상에 형성된 게이트 전극(42), 게이트 절연막(43), 소스 및 드레인 전극(44) 및 반도체막(45)을 포함한다. 반도체막(45)은 도 1 및 도 3의 제조 공정을 통해 제조된 p 타입 ZnO 반도체막으로 박막을 구성하는 전구체들(아연 전구체 및 산소 전구체 또는 질소 전구체) 간의 표면 화학 반응을 이용하여 형성된다.
게이트 전극(42)은 ITO, IZO, ZnO:Al, ZnO:Ga 등과 같은 투명 산화물 전극을 사용하거나, ITO/Ag/ITO, Mo, Ag, Au, Al, Al/Nd, Cr, Al/Cr/Al, Ni, Mo 등 저항이 낮은 다양한 금속을 사용한다. 게이트 절연막(43)은 SiNx, AlON, TiO2, AlOx, TaOx, HfOx, SiON, SiOx 등과 같은 무기물질로 이루어진 단일층 무기 절연막 또는 다중층 무기 절연막, 유기물질로 이루어진 단일층 유기 절연막 또는 다중층 유기 절연막, 유기물질 및 무기물질로 이루어진 유기/무기 하이브리드 절연막을 사용한다.
전술과 같은 물질로 이루어진 게이트 절연막(43)을 사용할 때에는, 절연막 에칭 공정에 적합하도록 절연막과 에칭 선택비를 갖는 금속을 사용하는 것이 바람직하다. 또한, 상기와 같은 게이트 절연막(43) 중 이중 구조의 절연막을 형성하는 경우에는 산화물 무기절연막이 ZnO 반도체막과 계면을 갖도록 적층하는 것이 바람직하다. 이렇게 유기/무기 이중구조로 절연막을 형성하는 경우에는 휘어지는 트랜지스터 어레이 형성시 구부러짐으로 인해 야기되는 스트레스를 해소할 수 있고, 절연막의 공정 온도를 낮춤으로써 플라스틱 기판 사용을 용이하게 한다.
소스 전극 및 드레인 전극(44)은 ZnO와 일함수가 유사한 ITO, IZO, ZnO:Al(Ga), NiO 등의 투명 산화물 전극을 사용하거나, Al, Cr, Au, Ag, Ti, Mo 등의 금속을 사용할 수 있다. 또한 소스 및 드레인 전극(44)을 형성할 때는, 금속과 산화물 전극의 이층구조로 형성할 수 있다.
도 4b는 반도체막의 상부 영역에 소스 및 드레인 전극, 게이트 절연막, 및 게이트 전극이 형성된 상부 게이트 구조의 플래너 타입(planar type) 박막 트랜지스터 구조이다. 도 4c는 반도체막의 하부에 소스 및 드레인 전극이 형성되고, 반도체막의 상부에 게이트 전극이 형성된 상부 게이트 구조의 스태거드 타입(staggered type) 박막 트랜지스터 구조이고, 도 4d는 반도체막의 하부에 게이트 전극이 형성되고, 반도체막의 상부에 소스 및 드레인 전극이 형성된 하부 게이트 구조의 인버티드 스태거드 타입(inverted staggered type) 박막 트랜지스터 구조이다. 이상, 도 1 및 도 3을 참조하여 제조된 p 타입 ZnO 반도체막은 모든 종류의 박막 트랜지스터에 사용할 수 있다. 도 4b 및 도 4d의 구성요소 중 도 4a와 동일한 구성요소에는 동일한 참조번호를 붙이고 구체적인 설명을 생략하므로, 각 구성요소의 재료 및 구성 형태에 관한 설명은 도 4a의 설명을 참조한다.
또한, 본 실시 예에서는 p 타입 ZnO 반도체막을 포함하는 박막 트랜지스터에 대해서 구체적으로 설명하였지만, 본 발명에 따라 제조된 p 타입 ZnO 반도체막과 n타입 반도체막의 접합을 이용하여 다양한 형태의 광전소자를 제조할 수 있고, 본 발명에 따른 p 타입 반도체를 이용하여 CMOS를 형성할 수도 있다. 또한, 본 발명에 개시된 p 타입 ZnO 트랜지스터를 어레이로 형성한 액티브 매트릭스 디스플레이 를 제조할 수 있고, 더불어, p 타입 ZnO 트랜지스터를 포함하는 RFID, CMOS, 링 오실레이터, 인버터, 센서, P-N 접합 소자 등을 제조할 수 있다.
이상, 바람직한 실시 예를 예로 들어 본 발명을 상세하게 설명하였으나, 본 발명은 상기 실시 예들에 한정되지 않으며, 여러 가지 다양한 형태로 변형될 수 있으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이, 원자층 증착법에 의해 p 타입의 ZnO 반도체막을 형성함으로써, p 타입 ZnO 반도체막을 포함하는 박막 트랜지스터를 대면적의 유리 기판 및 플라스틱 기판에 형성할 수 있을 뿐 아니라, 제조 시 고온 후 처리 공정을 수행하지 않아도 우수한 특성의 반도체박막을 형성 할 수 있다.
또한, 상기와 같이 제조된 p 타입 ZnO 반도체막을 사용하여 다양한 구조의 트랜지스터 어레이에 이용할 수 있어, 투명 디스플레이, 플렉서블 디스플레이, RFID, 센서, 그외 IC 집적 회로 구성에 적용할 수 있다.

Claims (16)

  1. 기판을 준비하여 챔버 내에 배치하는 단계;
    상기 챔버 내에 아연 전구체와 산소 전구체를 주입하고, 원자층 증착법을 이용하여 상기 아연 전구체와 상기 산소 전구체간의 표면 화학 반응을 통해 상기 기판 상에 ZnO 박막을 형성하는 단계;
    상기 챔버 내에 아연 전구체와 질소 전구체를 주입하여, 상기 아연 전구체와 상기 질소 전구체간의 표면 화학 반응을 이용하여 상기 ZnO 박막 상에 도핑층을 형성하는 단계
    를 포함하는 전자소자용 p 타입 ZnO 반도체막 제조 방법.
  2. 제1항에 있어서, 상기 ZnO 박막을 형성하는 단계는
    a1) 상기 챔버 내에 아연 전구체를 주입하여 상기 기판 상에 흡착시키는 단계;
    a2) 상기 챔버 내에 비활성 기체를 주입하여 상기 기판에 흡착되지 않은 잉여 아연 전구체를 제거하는 단계;
    a3) 상기 기판에 흡착된 상기 아연 전구체와 반응하여 ZnO 박막이 형성되도록 상기 챔버 내에 산소 전구체를 주입하는 단계;
    a4) 상기 챔버 내에 비활성 기체를 주입하여 상기 아연 전구체와 반응하지 않은 상기 산소 전구체를 제거하는 단계; 및
    a5) 상기 a1) 내지 a4) 단계를 복수 회 반복하는 단계
    를 포함하는 전자소자용 p 타입 ZnO 반도체막 제조 방법.
  3. 제2항에 있어서,
    상기 a5) 단계를 3 ~ 20회 반복하는 전자소자용 p 타입 ZnO 반도체막 제조 방법.
  4. 제2항에 있어서,
    상기 ZnO 박막 상에 도핑층을 형성하는 단계는
    b1) 상기 ZnO 박막이 형성된 상기 기판 상에 아연 전구체를 주입하여 상기 ZnO 박막 상에 흡착시키는 단계;
    b2) 상기 챔버 내에 비활성 기체를 주입하여 상기 기판에 흡착되지 않은 잉여 아연 전구체를 제거하는 단계;
    b3) 상기 챔버 내에 질소 전구체를 주입하여 상기 ZnO 박막 상에 흡착된 아연 전구체와 함께 Zn3N2 도핑층을 형성하는 단계;
    b4) 상기 챔버 내에 비활성 기체를 주입하여 상기 아연 전구체와 반응하지 않은 잔여 질소 전구체를 제거하는 단계; 및
    b5) 상기 b1) 내지 b4) 단계를 1 내지 10회 반복하는 단계
    를 포함하는 p 타입 ZnO 반도체막 제조 방법.
  5. 제4항에 있어서,
    상기 ZnO 박막과 상기 Zn3N2 도핑층의 두께가 10 ~ 100nm이 될 때까지 상기 a1 ~ a5)단계 및 상기 b1 ~ b5) 단계를 반복 수행하는 p 타입 ZnO 반도체막 제조 방법.
  6. c1) 기판을 준비하여 챔버 내에 배치하는 단계;
    c2) 상기 챔버 내에 아연 전구체를 주입하고, 원자층 증착법을 이용하여 상기 기판상에 흡착시키는 단계;
    c3) 상기 챔버 내에 비활성 기체를 주입하여 상기 기판에 흡착되지 않은 잉여 아연 전구체를 제거하는 단계; 및
    c4) 상기 챔버 내에 산소 전구체와 질소 전구체를 동시에 주입하여, 상기 기판 상에 흡착된 아연 전구체와의 표면 화학 반응을 이용하여 질소가 도핑된 ZnO:N막을 형성하는 단계
    를 포함하는 p 타입 ZnO 반도체막 제조 방법.
  7. 제6항에 있어서,
    상기 질소가 도핑된 ZnO 박막의 두께가 10 ~100㎚가 되도록 상기 c2) ~ c4) 단계를 복수 회 반복하는 p 타입 ZnO 반도체막 제조 방법.
  8. 제1항 또는 제6항에 있어서,
    상기 아연 전구체는 다이에틸 징크 또는 디 메틸 징크인 p 타입 ZnO 반도체막 제조 방법.
  9. 제1항 또는 제6항에 있어서,
    상기 산소 전구체는 물, 오존, 산소, 물 플라즈마 또는 산소 플라즈마 중 하나인 p 타입 ZnO 반도체막 제조 방법.
  10. 제1항 또는 제6항에 있어서,
    상기 질소 전구체는 암모니아, 질소, 질소 플라즈마, 암모니아 플라즈마, 이 질화산소, 또는 이산화질소 플라즈마 중 하나인 p 타입 ZnO 반도체막 제조 방법.
  11. 제1항 또는 제6항에 있어서,
    상기 원자층 증착법은 트레블링 웨이브 리액터 타입, 리모트 플라즈마 원자층 증착법 및 다이렉트 플라즈마 원자층 증착법 중 하나인 p 타입 ZnO 반도체막 제조 방법.
  12. 제1항 또는 제6항에 있어서,
    상기 기판은 유리, 금속포일, Si 또는 플라스틱 중 하나인 p 타입 ZnO 반도체막 제조 방법.
  13. 기판 상에 형성되는 게이트 전극;
    제1항 내지 제7항 중 어느 한 항을 이용하여 제조되어, 상기 게이트 전극의 상부 또는 하부에 형성되는 p타입 ZnO 반도체막;
    상기 p타입 ZnO 반도체막과 전기적으로 접촉되는 소스/드레인 전극; 및
    상기 게이트 전극과 상기 p타입 ZnO 반도체막 사이에 형성되는 게이트 절연막
    을 포함하는 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 게이트 전극, 소스 전극 및 드레인 전극은 ITO, IZO, ZnO:AL, ZnO:Ga, NiO, Ag, Au, Al, Al/Nd, Cr, Al/Cr/Al, Ni, 및 Mo 중 적어도 하나를 이용하여 단일층 또는 다중층으로 형성되는 박막 트랜지스터.
  15. 제13항에 있어서,
    상기 게이트 절연막은 단일층 또는 다중층 구조의 무기 절연막층, 단일층 또는 다중층 구조의 유기 절연막층, 또는 유기/무기 하이브리드층 중 하나로 형성되는 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 무기 절연막층은 SiNx, AlON, TiO2, AlOx, TaOx, HfOx, SiON, 및 SiOx 중 하나를 이용하는 박막 트랜지스터.
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