KR101514600B1 - 반도체 소자 및 반도체 소자 제조 방법 - Google Patents

반도체 소자 및 반도체 소자 제조 방법 Download PDF

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Abstract

반도체 소자 제조 방법이 개시된다. 반도체 소자 제조 방법은 p-형 반도체 기판의 표면에 제1 원자층증착 공정을 이용하여 산화아연 박막을 형성하는 단계; 및 상기 산화아연 박막 상부에 제2 원자층증착 공정을 이용하여 고유전율(high-K) 절연막을 형성하는 단계를 포함한다.

Description

반도체 소자 및 반도체 소자 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 반도체 기판과 절연막 사이의 계면 결합을 감소시킬 수 있는 반도체 소자 및 반도체 소자 제조방법에 관한 것이다.
종래의 실리콘(Si) 채널은 이동성의 한계 때문에 3-5족의 화합물의 채널 물질 예를 들면, 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 및 인듐인(InP) 등이 모스펫(MOSFET)의 속도를 증진시킬 수 있는 대안으로 예상되고 있다.
화합물 반도체인 모스펫(MOSFET)의 실용화에 있어서, 고유전율(high-k) 절연막과 화합물 채널 물질 간에 존재하는 계면준위밀도(interface state density)를 낮추는 것이 필수적이다.
계면준위(interface state)는 반도체와 절연체, 금속과 반도체, 이종의 반도체 계면에 부분적으로 존재하는 허용 에너지 준위가 반도체의 금지대 내에 있는 것을 의미하며, 일 예로 모스펫(MOSFET) 소자에서 이러한 계면 준위에 전자가 포획되면 전하의 이동도가 급격히 감소되기 때문에 모스펫 소자의 처리 속도가 저하되는 문제가 있다.
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본 발명이 해결하고자 하는 기술적 과제는, 연속적인 공정을 통하여 반도체 기판과 반도체 기판 상의 절연막 사이의 계면 준위 밀도(interface state density)를 낮출 수 있는 반도체 소자 및 반도체 소자 제조방법을 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 실시예에 따른 반도체 소자 제조 방법은 p-형 반도체 기판의 표면에 제1 원자층증착 공정을 이용하여 산화아연 박막을 형성하는 단계; 및 상기 산화아연 박막 상부에 제2 원자층증착 공정을 이용하여 고유전율(high-K) 절연막을 형성하는 단계를 포함할 수 있다.
하나의 실시예로 상기 반도체 기판은 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 또는 인듐인(InP) 기판일 수 있고, 상기 반도체 기판은 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 또는 인듐인(InP)을 포함하는 화합물 반도체 기판일 수 있다.
하나의 실시예로 상기 산화아연 박막은 상기 제1 원자층증착 공정을 5 내지 20 사이클 수행함으로써 형성될 수 있고, 상기 산화아연 박막은 디에틸아연(diethylzinc, DEZn)을 이용하여 형성될 수 있다.
하나의 실시예로 상기 고유전율 절연막은 산화하프늄(HfO2) 박막일 수 있다.
하나의 실시예로 상기 고유전율 절연막은 상기 제2 원자층증착 공정을 110 사이클 이하로 수행함으로써 형성될 수 있고, 상기 고유전율 절연막은 테트라키스(에틸메틸아미노)하프늄(tetrakis(ethylmethylamino)hafnium, TEMAHf)을 이용하여 형성될 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법은 상기 산화아연 박막을 형성하기 전, 불산 용액 및 황화물 용액을 이용하여 상기 반도체 기판을 표면처리하는 단계를 더 포함할 수 있다.
하나의 실시예로 상기 황화물 용액은 황화암모늄((NH4)2S) 용액일 수 있다.
하나의 실시예로 상기 산화아연 박막은 제1 챔버 내에서 수행되는 상기 제1 원자층증착 공정을 통해 형성되고, 상기 고유전율(high-K) 절연막은 상기 제1 챔버 내에서 수행되는 상기 제2 원자층증착 공정을 통해 형성될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 표면이 불산 용액 및 황화물 용액으로 표면처리된 p-형 반도체 기판; 상기 반도체 기판 표면에 형성되고, 두께가 10Å 이하인 산화아연 박막; 및 상기 산화아연 박막 상부에 형성된 고유전률 절연막을 포함할 수 있다.
하나의 실시예로 상기 반도체 기판은 갈륨비소(GaAs) 기판을 포함할 수 있고, 상기 고유전률 절연막은 산화하프늄(HfO2) 박막을 포함할 수 있다.
하나의 실시예로 상기 산화아연 박막은 제1 원자층증착 공정을 5 내지 20 사이클 수행함으로써 형성될 수 있다. 상기 산화아연 박막은 제1 원자층증착 공정을 10 사이클 수행함으로써 형성되는 것이 바람직하다.
하나의 실시예로 상기 고유전율 절연막은 제2 원자층증착 공정을 110 사이클 이하로 수행함으로써 형성될 수 있다.
상기와 같은 본 발명은, 원자층증착(atom layer deposition)공정을 통하여 반도체 기판의 표면에 산화아연 박막을 형성한 후 연속하여 절연막을 형성함으로써 반도체 기판과 절연막 사이의 계면준위밀도를 감소시킬 수 있는 효과가 있다.
또한, 불산 용액 및 황화물 용액을 이용하여 반도체 기판의 표면처리함으로써 반도체 기판과 절연막 사이의 자연 산화막(native oxides)을 제거할 수 있다.
또한, 반도체 기판과 절연막 사이의 계면 결합을 감소시킬 수 있어 반도체 소자의 특성을 개선시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자 제조 방법의 흐름도를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 통하여 제작한 반도체 소자의 개념도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자 제조 방법을 통하여 제작한 반도체 소자의 TEM 사진이다.
도 4는 본 발명의 실시예에 따른 방법으로 제작한 반도체 소자의 갈륨과 관련된 바인딩 에너지에 따른 강도를 설명하기 위한 XPS 스펙트럼(XPS spectra) 그래프이다.
도 5는 본 발명의 실시예에 따른 방법으로 제작한 반도체 소자의 비소와 관련된 바인딩 에너지에 따른 강도를 설명하기 위한 XPS 스펙트럼(XPS spectra) 그래프이다.
도 6은 본 발명의 실시예에 따른 방법으로 제작한 실시예 1, 비교예 1 및 비교예 3의 반도체 소자의 게이트 전압에 따른 캐패시턴스의 특성이 주파수에 따라 변경되는 것을 설명하기 위한 그래프이다.
도 7은 본 발명의 실시예에 따른 방법으로 제작한 실시예 2, 비교예 2 및 비교예 4의 반도체 소자의 게이트 전압에 따른 캐패시턴스의 특성이 주파수에 따라 변경되는 것을 설명하기 위한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 반도체 소자 제조 방법의 흐름도를 나타낸 도면이고, 도 2는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 통하여 제작한 반도체 소자의 개념도이고, 도 3은 본 발명의 실시예에 따른 반도체 소자 제조 방법을 통하여 제작한 반도체 소자의 TEM 사진이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 소자 제조 방법은 p-형 반도체 기판을 표면처리하는 단계(S1), p-형 반도체 기판의 표면에 제1 원자층증착 공정을 이용하여 산화아연 박막을 형성하는 단계(S2) 및 상기 산화아연 박막 상부에 제2 원자층증착 공정을 이용하여 고유전율(high-K) 절연막을 형성하는 단계(S3)를 포함할 수 있다.
p-형 반도체 기판은 불산 용액 및 황화물 용액을 이용하여 표면처리(S1)될 수 있고, p-형 반도체 기판에 대한 표면처리는 p-형 반도체 기판을 불산(HF) 용액에 노출시킨 후 황화물 용액에 노출시킴으로써 수행될 수 있다. 일 예로, p-형 반도체 기판은 p 형 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 또는 인듐인(InP) 기판일 수 있다.
농도가 약 1% 이하인 불산 용액이 p-형 반도체 기판을 표면처리하는데 사용될 수 있다. 또한, 황화물 용액으로는 농도가 약 21% 이하인 황화암모늄((NH4)2S) 용액이 사용될 수 있다. 일 예로 p-형 반도체 기판을 불산 용액을 이용하여 세정한 후 황화물 용액에 노출시킴으로써 p-형 반도체 기판이 표면처리될 수 있다.
p-형 반도체 기판의 표면을 불산 용액 및 황화물 용액에 순차적으로 노출시키는 경우, p-형 반도체 기판의 표면에 황(S) 원자가 흡착됨으로써 p-형 반도체 기판의 표면이 보호될 있다. 따라서, p-형 반도체 기판과 고유전율(high-K) 절연막 사이의 계면 부근에 존재하는 산화물을 제거할 수 있을 뿐만 아니라 p-형 반도체 기판의 표면에 추가로 산화물이 형성되는 것을 방지할 수 있다.
일 예로, 산화물은 갈륨 또는 비소와 관련된 산화물일 수 있고, 갈륨 또는 비소와 관련된 산화물이 형성되는 것을 방지함으로써 반도체 소자의 특성을 변경시키는 계면 결함들(interface defects)을 예방할 수 있다.
p-형 반도체 기판의 표면은 제1 원자층증착(atom layer deposition, ALD) 공정을 이용하여 산화아연(ZnO) 박막이 형성(S2)될 수 있다. 산화아연 박막은 초박막(ultra thin film)일 수 있고, 산화아연 박막은 p-형 반도체 기판과 절연막 사이의 계면 부근의 계면 준위(interface state)를 감소시킬 수 있다.
산화아연 박막은 디에틸아연(diethylzinc, DEZn)을 이용하여 형성될 수 있다. 일 예로 디에틸아연(diethylzinc, DEZn)과 물(H2O)을 이용하여 p-형 반도체 기판의 표면에 산화아연 박막이 형성될 수 있고, 디에틸아연이 원자층증착(atom layer deposition, ALD) 챔버 내에 투입된 후 물이 동일 챔버 내에 투입되어 원자층증착 공정을 통하여 산화아연 박막이 형성될 수 있다.
이와 같이 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 동일한 원차층증착(ALD) 챔버 내에서 제1 원자층증착 공정과 제2 원자층증착 공정이 연속되어 수행됨으로 공정 시간 또는 공정 비용을 줄일 수 있고, 외부에 의한 p-형 반도체 기판의 추가적인 오염을 방지할 수 있다.
또한, 산화아연 박막은 제1 원자층증착 공정을 약 5 내지 20 사이클 수행함으로써 형성될 수 있고, 형성된 산화아연 박막의 두께는 10 옴스트롱(Å) 이하인 것이 바람직하다. 이와 같은 두께를 가진 산화아연 박막을 형성하기 위하여는 원자층증착 챔버의 온도를 약 150℃로 설정하고 원자층증착 공정을 약 10 사이클 수행하는 것이 바람직하다.
형성된 산화아연 박막 상부에는 제2 원자층증착 공정을 이용하여 고유전율(high-K) 절연막을 형성(S3)될 수 있다. 또한, 고유전율(high-K) 절연막은 산화아연 박막이 형성된 원자층증착 챔버와 동일한 챔버 내에서 산화아연 박막이 형성된 후 바로 형성될 수 있다. 일 예로 고유전율 절연막은 산화하프늄(HfO2) 박막일 수 있다. 일 예로 고유전율 절연막은 테트라키스(에틸메틸아미노)하프늄((tetrakis(ethylmethylamino)hafnium, TEMAHf))을 이용하여 형성될 수 있고, 반도체 소자 제조 방법. 일 예로, 테트라키스(에틸메틸아미노)하프늄과 물(H2O)을 이용하여 산화아연 박막 상부에 고유전율 절연막을 형성할 수 있다.
또한, 고유전율 절연막은 제2 원자층증착 공정을 약 110 이하로 수행함으로써 형성될 수 있고, 형성된 고유전율 절연막의 두께는 약 8 나노미터(nm)일 수 있다. 이와 같은 두께를 가진 고유전율 절연막을 형성하기 위하여는 원자층증착 챔버의 온도를 약 200℃로 설정하고 원자층증착 공정을 약 110 사이클 동안 수행되는 것이 바람직하다.
상기 방법을 통하여 제작된 본 발명의 실시예에 따른 반도체 소자는 표면이 불산 용액 및 황화물 용액으로 표면처리된 p-형 반도체 기판, 상기 반도체 기판 표면에 형성되고, 두께가 10Å 이하인 산화아연 박막 및 상기 산화아연 박막 상부에 형성된 고유전율 절연막을 포함할 수 있다. 일 예로 상기 반도체 기판은 갈륨비소(GaAs) 기판을 포함하고, 상기 고유전률 절연막은 산화하프늄(HfO2) 박막을 포함할 수 있고, 산화아연 박막은 제1 원자층증착 공정을 약 5 내지 20 사이클 수행함으로써 형성될 수 있고, 상기 고유전율 절연막은 제2 원자층증착 공정을 약 110 사이클 이하로 수행함으로써 형성될 수 있다. 반도체 소자에 대한 상세한 설명은 반도체 소자 제조 방법에서 이미 설명하였으므로 생략하기로 한다.
실시예 1 및 실시예 2
5.6 내지 5.90 ×1017cm-3 아연이 도핑된 p 타입의 갈륨비소(GaAs) 기판과 8 내지 40×1017cm-3 아연이 도핑된 n 타입의 갈륨비소(GaAs) 기판을 준비하였다.
p 타입의 갈륨비소(GaAs) 기판과 n 타입의 갈륨비소(GaAs) 기판을 각각 농도 1 % 이하인 황화수소(HF) 용액에 디핑(dipping)하여 세정하였고, 세정된 기판을 농도 21% 이하인 황화암모늄((NH4)2S) 용액에 노출시킴으로써 p-형 반도체 기판과 n-형 반도체 기판을 표면처리하였다.
표면처리된 p 타입의 갈륨비소(GaAs) 기판과 표면처리된 n 타입의 갈륨비소(GaAs) 기판을 원자층증착(ALD) 챔버내에 장착하였고, 디에틸아연을 챔버 내에 먼저 투입한 후 물을 투입하였다. 디에틸아연(diethylzinc, DEZn)과 물(H2O)을 이용하여 150℃에서 약 10 사이클(cycle)동안 원자층증착 공정을 수행하여 p 타입의 갈륨비소(GaAs) 기판과 n 타입의 갈륨비소(GaAs) 기판의 표면에 각각 산화아연(ZnO) 박막이 형성되게 하였다.
산화아연(ZnO) 박막이 형성된 p 타입의 갈륨비소(GaAs) 기판과 n 타입의 갈륨비소(GaAs) 기판을 동일한 원자층증착 챔버에 장착한 채로, 테트라키스(에틸메틸아미노)하프늄을 챔버 내에 먼저 투입한 후 물을 투입하였다. 테트라키스(에틸메틸아미노)하프늄(tetrakis(ethylmethylamino)hafnium, TEMAHf)과 물을 이용하여 200℃에서 약 110 사이클동안 원자층증착 공정을 수행하여 약 8 나노미터(nm)의 산화하프늄(HfO2) 절연막이 산화아연 박막 상부에 형성되게 하였다. 산화하프늄 절연막의 두께는 타원편광반사법(ellipsometry) 및 고해상도 투과 전자 현미경(high-resolution transmission electron microscopy, HRTEM)을 통하여 확인하였다.
이와 같은 공정을 통하여 제작된 p 타입의 갈륨비소(GaAs) 기판을 포함하는 반도체 소자(실시예 1)과 n 타입의 갈륨비소(GaAs) 기판을 포함하는 반도체 소자(실시예 2)를 제조하였다.
비교예 1 및 비교예 2
5.6 내지 5.90 ×1017cm-3 아연이 도핑된 p 타입의 갈륨비소(GaAs) 기판과 8 내지 40×1017cm-3 아연이 도핑된 n 타입의 갈륨비소(GaAs) 기판을 준비하였다.
p 타입의 갈륨비소(GaAs) 기판과 n 타입의 갈륨비소(GaAs) 기판을 표면처리하지 않고, 산화아연(ZnO) 박막을 형성하지 않은 상태에서 바로 각각의 기판에 약 8 나노미터(nm)의 산화하프늄(HfO2) 절연막을 형성하였다. 산화하프늄(HfO2) 절연막을 형성하는 방법은 실시예 1 및 실시예 2에서 설명한 방법과 동일하므로 자세한 설명은 생략하기로 한다.
이와 같은 공정을 통하여 제작된 p 타입의 갈륨비소(GaAs) 기판을 포함하는 반도체 소자(비교예 1)과 n 타입의 갈륨비소(GaAs) 기판을 포함하는 반도체 소자(비교예 2)를 제조하였다.
비교예 3 및 비교예 4
5.6 내지 5.90 ×1017cm-3 아연이 도핑된 p 타입의 갈륨비소(GaAs) 기판과 8 내지 40×1017cm-3 아연이 도핑된 n 타입의 갈륨비소(GaAs) 기판을 준비하였다.
p 타입의 갈륨비소(GaAs) 기판과 n 타입의 갈륨비소(GaAs) 기판을 실시예 1 및 실시예 2에서 설명한 방법과 동일한 방법으로 표면처리만 하고, 산화아연(ZnO) 박막을 형성하지 않은 상태에서 바로 각각의 기판에 약 8 나노미터(nm)의 산화하프늄(HfO2) 절연막을 형성하였다. 산화하프늄(HfO2) 절연막을 형성하는 방법은 실시예 1 및 실시예 2에서 설명한 방법과 동일하므로 자세한 설명은 생략하기로 한다.
이와 같은 공정을 통하여 제작된 p 타입의 갈륨비소(GaAs) 기판을 포함하는 반도체 소자(비교예 3)과 n 타입의 갈륨비소(GaAs) 기판을 포함하는 반도체 소자(비교예 4)를 제조하였다.
도 4는 본 발명의 실시예에 따른 방법으로 제작한 반도체 소자의 갈륨과 관련된 바인딩 에너지에 따른 강도를 설명하기 위한 XPS 스펙트럼(XPS spectra) 그래프이다.
도 4의 (a)는 비교예 2의 XPS 스펙트럼 그래프이고, (b)는 비교예 4의 XPS 스펙트럼 그래프이고, (c)는 실시예 2의 XPS 스펙트럼 그래프이다.
도 4의 (d)는 (a) 내지 (c)의 갈륨-비소(Ga-As) 바인딩 에너지에 따른 강도의 면적에 대한 3가 갈륨(Ga3+) 산화물의 바인딩 에너지에 따른 강도의 면적의 비율(Ga3+/Ga-As)과 (a) 내지 (c)의 갈륨-비소(Ga-As) 바인딩 에너지에 따른 강도의 면적에 대한 1가 갈륨(Ga1+) 산화물의 바인딩 에너지에 따른 강도의 면적의 비율(Ga1+/Ga-As)을 나타낸 그래프이다. 도 4의 (d)에서 As-received는 비교예 2를 나타내고, S는 비교예 4를 나타내고 S+ZnO는 실시예 2를 나타낸다.
도 4의 (a) 내지 (c)를 참조하면, 비교예 2는 3가 갈륨 산화물 및 1가 갈륨 산화물의 강도가 갈륨-비소의 강도보다 높은 것을 확인할 수 있고, 이는 갈륨-비소 기판에 자연산화막(native oxides)이 여전히 존재함을 나타낸다.
비교예 4는 3가 갈륨 산화물 및 1가 갈륨 산화물의 강도가 갈륨-비소의 강도보다 낮은 것을 확인할 수 있고, 이는 비교예 2에 비하여 갈륨-비소 기판에 자연산화막이 적게 생성됨을 나타낸다.
실시예 2는 3가 갈륨 산화물 및 1가 갈륨 산화물의 강도가 비교예 4의 갈륨-비소의 강도보다 낮은 것을 확인할 수 있고, 이는 비교예 4보다 실시예 2의 갈륨-비소 기판에 갈륨과 관련된 자연산화막이 현저히 적게 생성됨을 나타낸다.
도 4의 (d)를 참조하면, 실시예 2의 갈륨-비소(Ga-As) 바인딩 에너지에 따른 강도의 면적에 대한 1가 갈륨(Ga1+) 산화물의 바인딩 에너지에 따른 강도의 면적이 가장 작은 것을 확인할 수 있다. 이를 통하여 실시예 2는 갈륨과 관련된 자연산화막 생성이 가장 적게 생성됨을 확인할 수 있고 반도체 소자의 특성이 가장 잘 유지될 수 있음을 확인할 수 있다.
도 5는 본 발명의 실시예에 따른 방법으로 제작한 반도체 소자의 비소와 관련된 바인딩 에너지에 따른 강도를 설명하기 위한 XPS 스펙트럼(XPS spectra) 그래프이다.
도 5의 (a)는 비교예 2의 XPS 스펙트럼 그래프이고, (b)는 비교예 4의 XPS 스펙트럼 그래프이고, (c)는 실시예 2의 스펙트럼 그래프이다.
도 5의 (d)는 (a) 내지 (c) 갈륨-비소(Ga-As) 바인딩 에너지에 따른 강도의 면적에 대한 3가 비소(As3+)의 바인딩 에너지에 따른 강도의 면적의 비율(As3+/Ga-As) 및 갈륨-비소(Ga-As) 바인딩 에너지에 따른 강도의 면적에 대한 비소-비소(As-As)의 바인딩 에너지에 따른 강도의 면적의 비율(As-As/As-Ga)을 나타낸 그래프이다. 도 5의 (d)에서 As-received는 비교예 2를 나타내고, S는 비교예 4를 나타내고 S+ZnO는 실시예 2를 나타낸다.
도 5의 (a) 내지 (c)를 참조하면, 실시예 2의 3가 비소 및 비소-비소의 바인딩 에너지가 가장 작게 나타나는 것을 확인할 수 있다. 이는 실시예 2가 비교예 2 및 비교예 4보다 갈륨-비소 기판에 비소와 관련된 자연산화막이 현저히 적게 생성됨을 나타낸다.
도 5의 (d)를 참조하면, 실시예 2의 갈륨-비소(Ga-As) 바인딩 에너지에 따른 강도의 면적에 대한 비소-비소(As-As)의 바인딩 에너지에 따른 강도의 면적(As-As/As-Ga)이 가장 작은 것을 확인할 수 있다. 이를 통하여 실시예 2는 비소와 관련된 자연산화막이 가장 적게 생성됨을 확인할 수 있고 반도체 소자의 특성이 가장 잘 유지될 수 있음을 확인할 수 있다.
도 6은 본 발명의 실시예에 따른 방법으로 제작한 실시예 1, 비교예 1 및 비교예 3의 반도체 소자의 게이트 전압에 따른 캐패시턴스의 특성이 주파수에 따라 변경되는 것을 설명하기 위한 그래프이다.
도 6의 (a)는 상온에서 비교예 1의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이고, (b)는 상온에서 비교예 3의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이고, (c)는 상온에서 실시예 1의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이다.
도 6의 (d)는 150℃에서 비교예 1의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이고, (e)는 150℃에서 비교예 3의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이고, (f)는 150℃에서 실시예 1의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이다.
도 6의 (a) 내지 (c)를 참조하면, 주파수가 100Hz에서 1Mhz로 변경되는 경우(상부 최외곽 붉은 선에서 하부 최외곽 푸른 선까지) 실시예 1의 캐패시턴스 변화량이 가장 적은 것을 확인할 수 있다. 또한, 캐패시턴스의 크기도 실시예 1이 가장 큰 값을 가지는 것을 확인할 수 있다.
도 6의 (d) 내지 (f)를 참조하면, 주파수가 100Hz에서 1Mhz로 변경되는 경우(상부 최외곽 붉은 선에서 하부 최외곽 푸른 선까지) 실시예 1의 캐패시턴스 변화량이 가장 적은 것을 확인할 수 있다. 또한, 캐패시턴스의 크기도 실시예 1이 가장 큰 값을 가지는 것을 확인할 수 있다.
이러한 결과를 종합하면, 실시예 1은 캐패시턴스 값이 주파수에 의한 영향에 민감하게 변화하지 않으면서도 가장 큰 캐패시턴스 값을 가지는 것을 확인할 수 있고, 실시예 1을 사용한 반도체 소자가 반도체 소자의 원래 특성을 가장 잘 유지하는 것을 확인할 수 있다.
도 7은 본 발명의 실시예에 따른 방법으로 제작한 실시예 2, 비교예 2 및 비교예 4의 반도체 소자의 게이트 전압에 따른 캐패시턴스의 특성이 주파수에 따라 변경되는 것을 설명하기 위한 그래프이다.
도 7의 (a)는 상온에서 비교예 2의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이고, (b)는 상온에서 비교예 4의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이고, (c)는 상온에서 실시예 2의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이다.
도 7의 (d)는 150℃에서 비교예 2의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이고, (e)는 150℃에서 비교예 4의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이고, (f)는 150℃에서 실시예 1의 게이트 전압에 따른 캐패시턴스의 특성을 나타낸 그래프이다.
도 6의 (c)와 도 7의 (c) 및 도 6의 (f)와 도 7의 (f)를 각각 비교하면, p 타입 갈륨-비소 기판을 사용한 반도체 소자(실시예 1)의 게이트 전압에 따른 캐패시턴스 값은 일정범위의 값을 유지하는 반면에 n 타입 갈륨-비소 기판을 사용한 반도체 소자(실시예 2)의 게이트 전압에 따른 캐패시턴스 값은 변화가 심함을 알 수 있다. 따라서, 반도체 소자로 n 타입 갈륨-비소 기판을 사용하는 것보다는 p 타입 갈륨-비소 기판을 사용하는 것이 반도체 소자의 원래 특성을 유지하는데 더욱 효과적이라는 것을 확인할 수 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.

Claims (14)

  1. p-형 3-5족 화합물 반도체 기판의 표면에 10Å 이하의 두께를 갖는 산화아연 박막을 형성하여 패시베이션하는 단계; 및
    상기 산화아연 박막 상부에 고유전율(high-K) 절연막을 형성하는 단계를 포함하고,
    상기 산화아연 박막은 상기 P형 3-5족 화합물 반도체 기판과 상기 고유전율 절연막 사이의 계면 준위 밀도를 감소시키는, 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판은 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 또는 인듐인(InP) 기판인, 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 산화아연 박막은 제1 원자층증착 공정을 5 내지 20 사이클 수행함으로써 형성되는, 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 산화아연 박막은 디에틸아연(diethylzinc, DEZn)을 이용하여 형성되는, 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 고유전율 절연막은 산화하프늄(HfO2) 박막인, 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 고유전율 절연막은 제2 원자층증착 공정을 110 사이클 이하로 수행함으로써 형성되는, 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 고유전율 절연막은 테트라키스(에틸메틸아미노)하프늄을 이용하여 형성되는, 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 산화아연 박막을 형성하기 전, 불산 용액 및 황화물 용액을 이용하여 상기 반도체 기판을 표면처리하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 황화물 용액은 황화암모늄((NH4)2S) 용액인, 반도체 소자 제조 방법.
  10. 제8항에 있어서,
    상기 산화아연 박막은 제1 챔버 내에서 수행되는 제1 원자층증착 공정을 통해 형성되고,
    상기 고유전율(high-K) 절연막은 상기 제1 챔버 내에서 수행되는 제2 원자층증착 공정을 통해 형성되는, 반도체 소자 제조 방법.
  11. 표면이 불산 용액 및 황화물 용액으로 표면처리된 p-형 3-5족 화합물 반도체 기판;
    상기 반도체 기판 표면을 패시베이션하도록 두께가 10Å 이하인 산화아연으로 이루어진 산화아연 박막; 및
    상기 산화아연 박막 상부에 형성된 고유전률 절연막을 포함하고,
    상기 산화아연 박막은 상기 P형 3-5족 화합물 반도체 기판과 상기 고유전율 절연막 사이의 계면 준위 밀도를 감소시키는, 반도체 소자.
  12. 제11항에 있어서,
    상기 반도체 기판은 갈륨비소(GaAs) 기판을 포함하고,
    상기 고유전률 절연막은 산화하프늄(HfO2) 박막을 포함하는, 반도체 소자.
  13. 제11항에 있어서,
    상기 산화아연 박막은 제1 원자층증착 공정을 5 내지 20 사이클 수행함으로써 형성되는, 반도체 소자.
  14. 제13항에 있어서,
    상기 고유전율 절연막은 제2 원자층증착 공정을 110 사이클 이하로 수행함으로써 형성되는, 반도체 소자.
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