KR20160142793A - 산화물 제거 이후의 질화에 의한 반도체 패시베이션 방법들 - Google Patents

산화물 제거 이후의 질화에 의한 반도체 패시베이션 방법들 Download PDF

Info

Publication number
KR20160142793A
KR20160142793A KR1020160069760A KR20160069760A KR20160142793A KR 20160142793 A KR20160142793 A KR 20160142793A KR 1020160069760 A KR1020160069760 A KR 1020160069760A KR 20160069760 A KR20160069760 A KR 20160069760A KR 20160142793 A KR20160142793 A KR 20160142793A
Authority
KR
South Korea
Prior art keywords
precursor
semiconductor
substrate
dielectric
oxide
Prior art date
Application number
KR1020160069760A
Other languages
English (en)
Other versions
KR102375116B1 (ko
Inventor
치 시에
푸 탕
마이클 기벤스
페트리 라이사넨
얀 빌럼 마스
지앙 시아오치앙
Original Assignee
에이에스엠 아이피 홀딩 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/729,510 external-priority patent/US9711350B2/en
Application filed by 에이에스엠 아이피 홀딩 비.브이. filed Critical 에이에스엠 아이피 홀딩 비.브이.
Publication of KR20160142793A publication Critical patent/KR20160142793A/ko
Application granted granted Critical
Publication of KR102375116B1 publication Critical patent/KR102375116B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0209—Pretreatment of the material to be coated by heating
    • C23C16/0218—Pretreatment of the material to be coated by heating in a reactive atmosphere
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/403—Oxides of aluminium, magnesium or beryllium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/405—Oxides of refractory metals or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

일부 실시예들에서, 반도체 표면이 바람직하게는 히드라진, 히드라진 유도체 또는 그 조합을 사용한 질화에 의해 효과적으로 패시베이션될 수 있다. 상기 표면은 트랜지스터 채널 영역의 반도체 표면일 수 있다. 일부 실시예들에서, 자연 산화물이 상기 반도체 표면으로부터 제거되고, 상기 표면이 후속적으로 질화된다. 다른 일부 실시예들에서, 반도체 표면 산화물층이 상기 반도체 표면에 형성되고, 상기 패시베이션은 상기 표면에서 반도체 산질화물층을 형성함에 의해 달성되고, 상기 질화가 상기 산질화물층을 형성하도록 상기 표면 산화물에 질소를 기여한다. 상기 반도체 산화물 층은 원자층 퇴적(ALD)에 의해 퇴적될 수 있고, 상기 질화는 또한 상기 ALD의 부분으로서 수행될 수 있다.

Description

산화물 제거 이후의 질화에 의한 반도체 패시베이션 방법들{Methods for semiconductor passivation by nitridation after oxide removal}
본 개시는 반도체 공정에 관한 것이며, 더욱 상세하게는 트랜지스터들의 채널 영역들의 패시베이션(passivation)을 포함하는 반도체 기판들의 패시베이션에 관한 것이다.
높은 전하-캐리어 이동도를 나타내는 반도체 물질들이 집적 회로들에서의 트랜지스터들과 같은 다양한 전자 소자들에서의 사용을 위한 가능한 물질로서 관심을 얻고 있다. 높은 전하-캐리어 이동도(charge-carrier mobility) 물질들은 실리콘보다 더 높은 전하-캐리어 이동도를 가지며, 실리콘을 유일한 반도체로 사용하는 소자들의 형성과 비교할 때, 이러한 전자 소자들의 성능을 향상시킬 수 있다. 높은 전자-캐리어 이동도 반도체 물질들은 실리콘 저머늄, 저머늄 및 GaAs, InP, InGaAs, InAs 및 GaSb와 같은 III-V족 반도체 물질들을 포함한다.
반도체 물질들의 패시베이션은 이러한 물질들로 형성된 소자들의 전기적 특성들을 향상시킬 수 있고, 또한 소자 신뢰성의 이점들을 제공할 수 있는 이러한 물질들의 물리적 특성들 및 물리적 안정성들을 향상시킬 수 있다. 예를 들어, 게이트 유전체를 형성하기 전에 트랜지스터 채널 영역의 표면을 패시베이션하는 것은 결과되는 트랜지스터의 성능을 향상시킬 수 있다. 그러나, 높은 이동도의 반도체들의 패시베이션은 다양한 문제점들을 직면하며 이러한 물질들을 위한 적합한 패시베이션 기술들을 개발하기 위한 연구들이 지속된다.
본 발명이 해결하려는 과제는 앞서 설명한 종래 기술의 문제점을 해결할 수 있는 기판의 패시베이션 방법을 제공하는 것이다.
일부 실시예들에 있어서, 집적 회로 제조 방법이 제공된다. 상기 방법은 반도체 기판의 표면으로부터 자연 산화물(native oxide)을 제거하는 단계와, 이후에 히드라진(hydrazine) 및 히드라진 유도체 중 적어도 하나에 상기 기판을 노출함에 의해 상기 기판을 패시베이션하는 단계를 포함한다.
다른 일부 실시예들에 있어서, 집적 회로 제조 방법이 제공된다. 상기 방법은 반도체 기판의 트랜지스터 채널 영역의 표면으로부터 자연 산화물을 제거하는 단계와, 질소 전구체에 상기 표면을 노출함에 의해 상기 표면을 질화시키는 단계를 포함한다.
또 다른 실시예들에 있어서, 반도체 공정 반응기 시스템이 제공된다. 상기 반응기 시스템은 기판을 수용하기 위한 전-처리(pre-treatment) 챔버와 질화 챔버를 포함한다. 전-처리 반응물의 소스는 상기 전-처리 챔버와 기체 연통되며(gas communicated with), 질소 전구체의 소스는 상기 질화 챔버와 기체 연통된다. 상기 반응기 시스템은 또한 상기 전-처리 챔버 내부로의 상기 전-처리 반응물의 시기(timing)와 유속과, 상기 질화 챔버 내부로의 상기 질소 전구체의 시기와 유속을 조절하도록 구성된 컨트롤러를 포함한다. 추가적으로, 상기 컨트롤러는 상기 전-처리 챔버 내에서의 상기 전-처리 반응물에 대한 상기 기판의 노출, 및 상기 질화 챔버 내에서의 상기 질소 전구체에 대한 상기 기판의 노출을 실행하도록 프로그래밍된다.
도 1은 일부 실시예들에 따른 반도체 패시베이션 공정을 일반적으로 나타내는 플로우 차트이다.
도 2는 기판을 질화하는 단계 이전에 산화층이 형성되는, 도 1의 공정의 일부 실시예들의 세부 사항들을 나타내는 플로우 차트이다.
도 3은 일부 실시예들에 따른 히드라진 처리된 저머늄 표면을 구비하는 금속 산화물 반도체 커패시터에 대하여, 100 Hz 내지 1 MHz 범위의 주파수에 따른 커패시턴스 대 전압의 플롯을 나타낸다.
도 4a 및 도 4b는 일부 실시예들에 따른 전압 가속기 감마들(voltage accelarator gammas) 및 Neff를 나타내는 플롯들을 나타낸다.
도 5는 일부 실시예들에 따른 p-도핑 및 n-도핑된 저머늄 기판들 상의 히드라진 처리된 중간층들에 대하여, 100 Hz 내지 1 MHz 범위의 주파수에 따른 커패시턴스 대 전압의 플롯을 나타낸다.
도 6은 일부 실시예들에 반도체 반응기 시스템의 예시를 나타낸다.
높은 전하-캐리어 이동도를 갖는 반도체들(또한 고이동도 반도체들(high mobility semiconductors)로 일컬어지는)을 포함하는 반도체들을 패시베이션하기 위한 다양한 접근법들이 제안되어 왔으나, 이러한 접근법들은 심각한 단점들을 갖는 것으로 밝혀졌다. 퇴적된 실리콘을 사용한 채널 영역 표면의 패시베이션이 p-도핑된 저머늄-계 MOSFET들을 위하여 개발된 하나의 접근법이다. 그러나, 이러한 접근법은, 저온 에피택셜 퇴적(epitaxial deposition) 공정에 기초하기 때문에 고가이며 낮은 수율(throughput)을 가질 수 있고, 또한 특히 FinFET/수직 나노와이어 소자들에서 원치 않는 인버젼(inversion) 두께와 콘포말리티(conformality) 이슈들을 가질 수 있다. 추가적으로, 이론에 제한되지 않고, 실리콘을 사용한 패시베이션은 저머늄과 비교하여 실리콘을 위한 전자 구속(electron confinement)을 가지지 않을 뿐만 아니라, 저머늄 전도 밴드 에지(conduction band edge)에서 높은 계면 상태 밀도(interface state density, Dit)에 기인하여 n-도핑된 저머늄 트랜지스터 소자들을 위하여 적합하지 않은 것으로 믿어진다.
저머늄 산화물(GeO2)의 원자층 퇴적(atomic layer deposition, ALD)은 저머늄 트랜지스터 소자들을 위한 패시베이션층을 형성하기 위한 다른 접근법으로서 제안되었고, 또한 p-도핑된 및 n-도핑된 저머늄 소자들 모두를 위하여 낮은 Dit를 제공함에 의해 CMOS 소자들을 위하여 적합할 수 있다. 그러나, GeO2의 물리적 불안정성은 트랜지스터들의 제조를 위한 공정 흐름들과 호환되지(compatible) 않을 수 있다. 추가적으로, GeO2는 원치 않게 높은 산화물 트랩 밀도를 나타내며, 소자 신뢰성 이슈들을 유발할 수 있다.
일부 실시예들에 따르면, 반도체 표면은 바람직하게는, 히드라진, 히드라진 유도체 또는 이들의 조합을 사용하여 질화법에 의해 효과적으로 패시베이션될 수 있다. 패시베이션된 표면은 트랜지스터 채널 영역의 표면일 수 있다. 바람직하게는, 상기 표면에 질화 이전에 산화물 제거(예를 들어 자연 산화물을 제거하기 위하여)가 가해질 수 있다. 추가적으로, 바람직하게는, 상기 질화는 상기 기판에 임의의 다른 처리 또는 퇴적 공정들이 가해지기 전에 일어난다.
일부 실시예들에 있어서, 유전체 게이트 스택(dielectric gate stack)이 패시베이션된 반도체 표면 상에, 바람직하게는 직접 접촉하여 형성될 수 있다. 상기 게이트 스택은 상기 패시베이션된 표면 및 더 두꺼운 유전체 층 사이에 계면층 또는 중간층(interlayer)을 포함할 수 있다. 예시들로서, 상기 계면층은 란타늄 실리콘 산화물과 같은 금속 산화물로 형성될 수 있고, 상기 유전체 층은 하프늄 산화물과 같은 고유전율 유전 물질(high-k dielectric material)로 형성될 수 있다.
다른 일부 실시예들에 있어서, 상기 패시베이션은 상기 표면 상에 반도체 산질화물층(semiconductor oxynitride layer)을 형성함에 의해 달성될 수 있고, 상기 산질화물층은 히드라진, 히드라진 유도체 또는 이들의 조합을 사용한 질화에 의해 형성된다. 이러한 산질화물층을 사용한 패시베이션은 유리하게는 저머늄 또는 높은 저머늄 레벨(예를 들어 50%보다 크거나 또는 75%보다 큰 저머늄)의 실리콘 저머늄을 포함하는 표면들에 적용될 수 있다.
일부 실시예들에 있어서, 반도체 표면은 반도체 산화물-함유 막 또는 층(예를 들어, 표면 산화물)을 가질 수 있고, 이는 산질화물 화합물을 형성하도록 질화될 수 있다. 예를 들어, 반도체 산화물-함유 막은 반도체 표면을 산화함에 의해, 반도체 표면 상에 직접 접촉하는 반도체 산화물-함유 막을 퇴적함에 의해, 또는 이들의 조합에 의해 형성될 수 있다. 바람직하게는, 상기 반도체 산화물-함유 막은 원자층 퇴적(ALD)에 의해 퇴적된다. 여기 사용된 것과 같이, 반도체 산화물-함유 막은 반도체의 산화물을 포함하는 막 또는 층이다.
다른 일부 실시예들에 있어서, 반도체 산질화물 화합물이 고이동도 반도체 상에 퇴적된다. 예를 들어, 반도체 산질화물은 반도체 전구체, 산소 전구체 및 질소 전구체의 시간적으로 분리된(temporally-separated) 펄스들을 사용하여 ALD에 의해 퇴적될 수 있다.
일부 실시예들에 있어서, 전술한 바와 같이, 게이트 스택은 패시베이션된 반도체 표면 상에 형성될 수 있다. 반도체 산질화물이 상기 표면 상에 형성된 실시예들에서, 반도체 산질화물층은 예를 들어 반도체 기판과 유전체 층, 예를 들어 게이트 유전층 사이에 배치된 중간층일 수 있다. 일부 실시예들에 있어서, 반도체 산질화물층은 상기 게이트 스택의 일부분을 형성한다.
유리하게는, 히드라진 또는 그 유도체들을 사용한 질화에 의한 패시베이션은 다양한 이점들을 제공할 수 있다. 일부 실시예들에 있어서, 이러한 질화는 예외적으로 낮은 산화물 트랩 밀도 레벨들을 제공할 수 있다. 일부 실시예들에 있어서, 질소-함유층을 형성하기 위하여 이러한 질화(예를 들어 저머늄 기판들의 질화)를 사용하는 것은, 낮은 산화물 트랩 밀도들 및 낮은 Dit 모두를 제공할 수 있다. 질소 함유층은 매우 안정하며, 이는 유리하게는 우수한 소자 신뢰성을 제공할 수 있다.
이제 도면들을 참조할 것이다. 도면들을 통해 유사한 참조부호들은 유사한 구성요소들을 가리킨다.
도 1은 일부 실시예들에 따른 반도체 패시베이션을 위한 공정(100)을 일반적으로 나타내는 플로우 차트이다. 블록(110)에서, 노출된 반도체 기판 표면이 제공된다. 노출된 반도체 표면은 반도체 기판의 일부분일 수 있다. 여기 사용된 것과 같이, 반도체 기판은 적어도 부분적으로 반도체 물질로 형성된 기판임이 이해될 것이다. 예를 들어, 일부 실시예들에서, 반도체 기판은 반도체 웨이퍼일 수 있고, 또는 위에 놓이는 도전성(예를 들어 반도체) 및/또는 유전 물질들을 구비하는 반도체 웨이퍼일 수 있다.
바람직하게는, 노출된 반도체 기판 표면은 고이동도 반도체를 포함한다. 일부 실시예들에서, 노출된 표면에서의 고이동도 반도체는 저머늄, 실리콘 저머늄(예를 들어, 95% 이하, 또는 더욱 바람직하게는 75%보다 작은 저머늄 함량을 갖는), III-V족 반도체, II-VI족 반도체, 또는 MoS 및 그래핀과 같은 2차원 물질을 포함한다. 일부 실시예들에서, 상기 반도체는 InGaAs를 포함한다. 다른 적합한 기판 표면들은 GaAs, InP, InAs, 및 GaSb를 포함한다. 일부 실시예들에서, 기판은 300 mm 또는 450 mm 웨이퍼일 수 있다. 일부 실시예들에서, 기판 표면은 다수의 반도체 물질들을 포함하여, 다수의 물질들을 포함할 수 있다. 다른 일부 실시예들에서, 패시베이션될 반도체 기판 표면은 다른 반도체들이 없는 실리콘 표면일 수 있다.
노출된 표면은 트랜지스터의 채널 영역의 표면을 포함할 수 있다. 트랜지스터는 예를 들어 평면(planar) 트랜지스터일 수 있고 또는 FinFET 소자 또는 수직 나노와이어/게이트-올-어라운드(gate-all-around, GAA) 소자를 포함하는 비평면(non-planar) 트랜지스터일 수 있다. 일부 실시예들에 있어서, 트랜지스터들은 상보형 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) 타입의 집적 회로의 일부분으로서 구현될 수 있다. 이러한 CMOS 집적 회로들은 다른 도핑형들을 갖는 트랜지스터들을 이용한다. 예를 들어, 트랜지스터들은 쌍으로 형성될 수 있고, 각각의 쌍의 하나의 성분은 N-도핑된 채널 영역을 가지며, 각각의 쌍의 다른 하나의 성분은 P-도핑된 채널 영역을 갖는다. 노출된 표면이 수평으로, 수직으로 또는 각도를 가지며 연장될 수 있음이 이해될 것이다.
도 1을 계속 참조하면, 블록(110)에서 제공된 노출된 반도체 기판 표면은 바람직하게는 실질적으로 산소가 없다. 일부 실시예들에서, 블록(110)에서, 기판 표면의 자연 산화물을 제거하도록 기판에 자연 산화물 제거 공정이 가해짐에 의해 실질적으로 산소가 없는 기판 표면이 형성된다. 자연 산화물 제거는, 예를 들어 (NH4)2S, H2S, HCl, HBr, Cl2, HF, 또는 이들의 조합들과 같은 전-처리 반응물(pre-treatment reactant)에 기판 표면을 노출하는 단계에 의해 달성될 수 있다. 이러한 자연 산화물 제거 공정은 또한 전-세정(pre-clean) 공정으로 일컬어질 수 있다.
일부 실시예들에서, 상기 전-처리는 기판을 액상 에천트(liquid phase etchant)에 노출하는 단계, 및 이에 뒤따르는 기판을 기상 에천트(gas phase etchant)에 노출하는 단계를 포함할 수 있다. 예를 들어, 상기 전-처리는 자연 산화물을 제거하기 위한 습식 식각 단계(예를 들어 HCl 또는 HF와 같은 산을 사용한)를 포함할 수 있고; 후속적으로, 상기 습식 식각 단계 이후에 기판의 공기로의 노출에 의해 유발되는 잔류/산화물 재성장을 제거하도록 기상 에천트(예를 들어 HF, HCl 또는 사이클릭 HCl/H2O)가 채용될 수 있다. 일부 실시예들에 있어서, 상기 습식 식각 단계는 기상 식각으로부터 분리된 챔버 내에서 수행될 수 있고, 상기 기상 식각 단계는 질화와 동일한 반응 챔버 내에서 수행될 수 있으며, 이는 유리하게는 상기 질화 이전의 임의의 산화물 재성장의 영향을 감소시킬 수 있다. 다른 일부 실시예들에서, 상기 기상 식각은 기판이 질화되는 질화 챔버로부터 분리된 전세정 챔버 내에서 수행된다.
도 1을 계속 참조하면, 블록(115)에서, 노출된 반도체 기판 표면이 질화에 의해 패시베이션된다. 일부 실시예들에서, 반도체 표면은 질소 전구체에 노출되며, 이는 상기 표면에서 질소-함유 막을 형성하도록 상기 표면과 반응한다. 바람직하게는, 질소 전구체는 히드라진(N2H4), 히드라진 유도체 또는 변형체, 또는 이들의 조합이다. 히드라인 변형체들 또는 유도체들의 예시들은 디메틸 히드라진(dimethyl hydrazine, Me2NNH2), 터트-부틸 히드라진(tert-butyl hydrazine, t-BuNHNH2), 비스(터트부틸히드라지도)디에틸실레인(bis(tertbutylhydrazido)diethylsilane) 및 비스(N,N-디메틸히드라지도)디에틸실레인(bis(N,N-dimethylhydrazido)diethylsilane)을 포함한다. 질소 전구체 노출은 바람직하게는 약 10초 내지 약 5분, 더 바람직하게는 약 20초 내지 약 2분의 범위를 갖는 기간 동안 수행된다. 질소 전구체 노출 동안의 공정 온도, 예를 들어 기판의 온도는 바람직하게는 약 50℃ 내지 약 500℃의 범위이며, 더욱 바람직하게는 약 150℃ 내지 약 400℃ 및 약 200℃ 내지 약 300℃를 포함하여, 약 100℃ 내지 약 400℃의 범위이다. 질소 전구체 노출은 기판이 로딩되는 공정 또는 반응 챔버 내부로 질소 전구체를 흘림에 의해 달성될 수 있다.
질화에 의해 반도체 표면을 패시베이션한 이후에, 일부 실시예들에서 하나 또는 그 이상의 유전층들이 상기 패시베이션된 표면 상에 접촉하여 퇴적될 수 있다. 예를 들어, 유전체 게이트 스택은 패시베이션된 표면 상에 직접 형성될 수 있다. 일부 실시예들에서, 상기 유전체 게이트 스택은 상기 패시베이션된 표면 상에 접촉하는 계면층을 포함할 수 있고, 상기 계면층 상에 후속적으로 유전층이 형성될 수 있다. 여기 개시된 것과 같이, 계면층은 금속 산화물을 포함하는 산화물에 의해 형성될 수 있다. 적합한 금속 산화물들의 예시들은 란타늄 실리콘 산화물 또는 란타늄 실리케이트(LaSiO) 및 이트륨 실리콘 산화물(yttrium silicon oxide) 또는 이트륨 실리케이트(YSiO)와 같은 희토 금속 산화물들(rare earth metal oxides)을 포함하여, 전이 금속 실리콘 산화물들(전이 금속 실리케이트들)을 포함한다. 유리하게는, 상기 금속 산화물들 내의 실리콘의 병합(incorporation)은, 상기 금속 산화물 막의 안정성 및 신뢰성을 증가시키는 것으로 믿어진다. 이론에 한정되지 않고, 상기 막 내부로의 실리콘 병합은 유리하게는 금속 산화물의 흡습(hydroscopic) 특성들을 감소시키는 것으로 믿어진다. 고유전율 유전층과 같은 유전층이, 계면층 상에 후속적으로 형성될 수 있다. 적합한 고유전율 유전층들의 예시들은 하프늄 산화물층들을 포함한다.
일부 실시예들에 있어서, 금속 실리콘 산화물은 두 개의 서브사이클들(subcycles)을 포함하는 "마스터" 사이클을 포함하는 사이클릭 퇴적(cyclic deposition)(예를 들어 원자층 퇴적)을 사용하여 형성된다. 하나의 서브사이클은 실리콘 산화물 서브사이클일 수 있고, 다른 서브사이클은 희토 금속 산화물 서브사이클일 수 있다. 하나의 마스터 사이클을 완성하도록 상기 실리콘 산화물 서브사이클은 X회 수행될 수 있고, 상기 희토 금속 산화물 서브사이클은 Y회 수행될 수 있다. 상기 실리콘 산화물 및 희토 금속 산화물 서브사이클들의 상대적인 순서가 달라질 수 있으며, X 및 Y 값들은 다를 수 있고, 예를 들어 높이에 따라 달라지는 경사형(graded) 조성을 갖는 계면층을 형성하도록 퇴적 과정에 걸쳐 달라질 수 있음이 이해될 것이다.
상기 실리콘 산화물 서브사이클은, 각각의 전구체에 대한 노출 이후 및 다른 전구체에 대한 노출 이전에 상기 기판으로부터 개별적인 전구체들을 제거함과 함께(예를 들어 퍼지(purging) 단계 및/또는 배기(evacuation)에 의해), 실리콘(Si) 전구체 및 산소 전구체에 대한 기판의 시간적으로 분리된 노출들을 포함할 수 있다. Si 전구체는, 한정 없이 사염화실리콘(silicon tetrachloride, SiCl4), 트리클로로-실레인(trichloro-silane, SiCl3H), 디클로로-실레인(dichloro-silane, SiCl2H2), 또는 모노클로로-실레인(monochloro-silane, SiClH3)과 같은 실리콘 염화물(silicon halide)계 전구체; 테트라에톡시실레인(tetraethoxysilane, Si(OC2H5)4)과 같은 옥시실레인(oxysilane)계 전구체; 또는 아미노계 전구체 중 하나 또는 그 이상을 포함할 수 있다. 아미노계 전구체들의 예시들은 헥사키스(에틸아미노)디실레인(hexakis(ethylamino)disilane, AHEAD) 및 SiH[N(CH3)2]3(3DMASi); 비스(디에틸아미노)실레인(bis(diethylamino)silane, BDEAS)과 같은 비스(디알킬아미노)실레인들(bis(dialkylamino)silanes); 및 디-이소프로필아미노실레인(di-isopropylaminosilane)과 같은 모노(알킬아미노)실레인들(mono(alkylamino)silanes)을 포함한다. 산소 전구체는, 한정 없이 물(H2O), 이원자 산소(diatomic oxygen, O2), 과산화수소(hydrogen peroxide, H2O2), 오존(ozone, O3), 및 메틸알콜(methyl alcohol, CH3OH) 중 하나 또는 그 이상을 포함할 수 있다. 상기 퇴적을 위한 공정 변수들의 예시들은, 150℃ 내지 350℃ 범위의 퇴적 온도들(200℃ 내지 350℃를 포함하여), 및 1 내지 10 Torr 범위의 퇴적 압력들을 포함한다. 일부 실시예들에서, 다른 산화 전구체들이 다른 서브사이클들을 위하여 사용될 수 있고; 예를 들어, 오존(O3)이 실리콘 산화물 서브사이클을 위하여 사용될 수 있는 한편, 물은 희토 금속 산화물 서브사이클을 위하여 사용될 수 있다.
희토 금속 산화물 서브사이클은 희토 금속 전구체 및 산소 전구체에 대한 기판의 시간적으로 분리된 노출들을 포함할 수 있다. 이러한 전구체들 중 하나에 대한 노출 이후에, 개별적인 전구체는 다른 전구체에 대한 노출 이전에 상기 기판으로부터 제거될 수 있다(예를 들어 퍼지 단계 및/또는 배기에 의해).
일부 실시예들에 있어서, 란타늄 전구체와 같은 희토 금속 전구체는 란타늄과 질소 사이의 결합을 포함한다. 일부 실시예들에 있어서, 희토 금속 전구체는 두 개의 질소 원자들을 통해 란타늄에 결합한 두자리 리간드(bidentate ligand)를 포함할 수 있다. 일부 실시예들에 있어서, 희토 금속 전구체 내의 희토 금속(예를 들어 란타늄)은 +III의 산화 상태를 갖는다. 일부 실시예들에 있어서, 희토 금속 전구체는 질소를 함유하는 리간드들과 같이 3개의 유기 리간드들을 갖는다. 일부 실시예들에 있어서, 희토 금속 전구체(예를 들어 란타늄)는 실리콘을 포함하지 않는다.
희토 금속 산화물 서브사이클을 위한 란타늄 전구체들의 예시들은, 한정 없이 란타늄 포마디네이트(lanthanum formamidinate, La(FAMD)3) 또는 트리스(N-N'-디이소프로필아세트아미디네이토)란타늄(tris(N,N'-diisopropylacetamidinato)lanthanum, La(iPrAMD)3)과 같은 아미디네이트계 전구체; (La(THD)3)와 같은 디케토네이트(diketonate) 전구체; 트리스(이소프로필시클로펜타디에닐)란타늄(tris(isopropylcyclopentadienyl)lanthanum, La(iPrCp)3)과 같은 Cp-계(cyclopentadienyl-based) 전구체; 또는 아스트리스(비스트리메틸시릴아미도)-란타늄(astris(bistrimethylsilylamido)-lanthanum, La[N(SiMe3)2]3)과 같은 아미도(amido)-계 화학제품 중 하나 또는 그 이상을 포함한다. 일부 실시예들에서, 산소 전구체는, 한정 없이 물(H2O), 이원자 산소(O2), 과산화수소(H2O2), 오존(O3), 및 메틸알콜(CH3OH) 중 하나 또는 그 이상을 포함할 수 있다.
란타늄 산화물 서브사이클은 요구되는 최종 산물에 따라 이트륨 산화물 서브사이클 또는 다른 원소들 또는 화합물들을 사용한 서브 사이클로 대체될 수 있음이 이해될 것이다. 다른 원소들의 예시들은 란탄 계열들, 에르븀(erbium), 에르븀 산화물, 마그네슘, 마그네슘 산화물, 스칸듐, 및 스칸듐 산화물을 포함한다. 이러한 다른 원소들 또는 화합물들은 이들이 Vt 이동(shift)을 유발하는 능력을 나타내기 때문에 요구된다.
이트륨이 희토 금속으로서 사용되는 경우에, 이트륨 전구체들의 예시들은, 한정 없이 Y(EtCp)3 및 트리스(메틸시클로펜타디에닐)이트륨(tris(methylcyclopentadienyl)yttrium, Y(MeCp)3)와 같은 Cp(cyclopentadienyl)-계 화학제품; 트리스(N,N'-디이소프로필아세트아미디네이토)이트륨(tris(N,N'-diisopropylacetamidinato)yttrium, TDIPAY)과 같은 아미디네이트-계 전구체; (Y(THD)3) 및 트리스(2,2,6,6-테트라메틸-3,5-옥타네디오네이토)이트륨, tris(2,2,6,6-tetramethyl-3,5-octanedionato)yttrium, Y(tmod)3)과 같은 디케토네이트(diketonate) 전구체; 또는 트리스[N,N-비스(트리메틸시릴)아미드]이트륨(tris[N,N-bis(trimethylsilyl)amide]yttrium)과 같은 아미드계 전구체 중 하나 또는 그 이상을 포함한다. 퇴적 온도들의 예시들은 150 내지 350℃의 범위(또는 이와는 달리 200 내지 350℃)이고, 퇴적 압력들의 예시들은 1 내지 10 Torr 범위이다.
유리하게는, 실리콘과 란타늄 산화물 서브사이클들의 펄스 비율(X:Y)을 다르게 하는 능력은, 금속 실리케이트 막 내부로 요구되는 양의 실리콘(Si)의 병합을 가능하게 한다. 펄스 비율의 조절은 일부 실시예들에서 65%를 초과한 Si 병합을 가능하게 할 수 있다. 이론에 한정되지 않고, 더 높은 Si 함량이 LaO의 흡습 특성을 감소시킬 수 있고 또한 후속적으로 퇴적되는 고유전율 유전층의 성장과의 호환성을 향상시킬 수 있다고 믿어진다. 전술한 퇴적에 의해 얻어지는 추가적인 이점은 낮은 카본 불순물 레벨을 포함한다. 카본은 트랩 센터(trap center)로 여겨지고, 이는 퇴적되는 소자의 성능을 저하시킬 수 있다고 이해될 수 있다. 그 결과, 더 낮은 카본 레벨이 바람직할 수 있다. 일부 실시예들에서, 카본 불순물 레벨은 5%보다 작을 수 있다.
이제 도 2를 참조하면, 일부 실시예들에서, 반도체 표면(예를 들어 고이동도 반도체)을 질소 전구체에 노출하는 단계는 반도체 산질화물 화합물을 형성한다. 예를 들어, 표면 산화물이 반도체 표면에서, 예를 들어 상기 표면을 산화시킴에 의해, 및/또는 상기 표면 상에 접촉하는 반도체 산화물을 퇴적함에 의해 형성될 수 있고, 상기 표면 산화물은 상기 질소 전구체에 대한 노출에 의해 질화될 수 있으며, 이에 따라 반도체 산질화물 화합물이 형성된다. 일부 실시예들에서, 여기 논의된 것과 같이, 반도체 산질화물층을 형성하도록 반도체 전구체, 산소 전구체 및 질소 전구체에 대한 노출들이 사이클될 수 있다.
도 2는 도 1의 공정(100)의 일부 실시예들의 세부사항들을 나타내는 플로우 차트이며, 여기서 산화물 층이 기판의 질화 단계 이전에 형성된다. 블록(110)에서, 노출된 반도체 표면이 제공된다. 블록(110)의 세부사항들은 앞서 논의된 도 1의 블록(110)에서와 동일하다. 예를 들어, 일부 실시예들에서, 블록(110)에서 기판 표면에 전-처리 공정이 가해질 수 있고, 이는 하나 또는 그 이상의 단계들을 포함할 수 있다. 상기 전-처리에서, 기판 표면이 하나 또는 그 이상의 전-처리 반응물들 및/또는 온도 또는 압력과 같은 특정한 조건들에 노출될 수 있다. 전-처리는 기판 표면을 세정하고, 불순물들을 제거하고, 자연 산화물을 제거하고, 요구되는 표면 터미네이션들을 제공하기 위한 것을 포함하여, 임의의 개수의 이유들을 위하여 사용될 수 있다. 바람직하게는, 상기 전-처리는 실질적으로 산소가 없는 반도체 표면을 남기도록 자연 산화물을 제거한다. 일부 실시예들에서, 전-처리는 (NH4)2S, H2S, HCl, HBr, Cl2, HF 또는 이의 조합들과 같은 하나 또는 그 이상의 전-처리(또는 "전-세정") 반응물들에 대하여 상기 기판 표면을 노출하는 단계를 포함한다. III-V 물질이 사용되는 경우와 같은 일부 실시예들에 있어서, HCl이 전-처리 반응물로서 사용될 수 있다. 일부 실시예들에서, 다수의 전-처리 반응물들이 순차적으로 또는 동시에 사용된다. 예를 들어, 여기 논의된 것과 같이, 상기 전-처리는 기판을 액상 에천트에 노출하는 단계와, 이에 뒤따르는 기판을 기상 에천트에 노출하는 단계를 포함할 수 있다.
도 2를 계속 참조하면, 블록(115)은 도 1의 질화 블록(115)에 대응된다. 그러나, 노출된 고이동도 반도체 자체를 질화하는 것보다는, 도 2의 실시예들에서는 표면 산화물층이 형성되고, 질화된다. 블록(120)에서, 산화물층이 노출된 고이동도 반도체 상에 접촉하여 형성된다.
일부 실시예들에 있어서, 산화물은 바람직하게는 반도체 산화물이며, 이는 반도체 산화물-함유 막(또한 반도체 산화물 층으로 일컬어질 수 있는)을 형성한다. 반도체 산화물은 노출된 고이동도 반도체를 산화함에 의해 형성될 수 있다. 예를 들어, 기판을 O2, O3, H2O, H2O2, N2O, NO, NO2 또는 이들의 조합과 같은 산화제(oxidant)와 접촉시킴에 의해 상기 기판이 열적으로 산화될 수 있다. 상기 열 산화는 플라즈마-활성화된 산화제 없이 수행될 수 있다는 점이 이해될 것이다. 다른 일부 실시예들에서, 상기 산화제는 플라즈마-활성화될 수 있다. 다른 것들 중에서, 상기 산화의 기간 및 온도는 요구되는 두께의 산화물층을 형성하도록 선택될 수 있다. 예를 들어, 산화층의 두께는 약 0.1 nm 내지 약 1.5 nm일 수 있고, 바람직하게는 약 0.1 nm 내지 약 1.0 nm일 수 있다.
일부 실시예들에 있어서, 반도체 산화물층은 화학 기상 퇴적(chemical vapor deposition, CVD)과 같은 기상 퇴적 공정들을 포함하여 퇴적 공정에 의해 형성된다. CVD를 위하여 기판이, 기판 상의 이러한 전구체들의 원소들을 포함하는 화합물을 퇴적하도록, 상호적으로 예를 들어 기체 상태로 반응하는 반응성 전구체들에 노출된다. 반응 조건들은 기판과 접촉하기 전 및/또는 접촉할 때 전구체들을 분해하도록 설정될 수 있다.
더욱 바람직하게는, 반도체 산화물층이 원자층 퇴적(ALD)에 의해 퇴적된다. 여기 설명된 다양한 층들을 형성하기 위한 ALD-타입의 공정들은, 조절되고 자기 제한적인(self-limiting) 표면 반응들에 기초하며, 막 조성 및 층 두께의 정밀한 조절 및 높은 콘포말리티를 제공할 수 있다는 점이 이해될 것이다. 기판을 반응물들과 교대로, 및 순차적으로 접촉시키거나 노출함에 의해 기체상 반응들이 방지된다. 기상 반응물들은, 예를 들어 반응물 펄스들 사이에 여분의 반응물들 및/또는 반응 부산물들을 반응 챔버로부터 제거함에 의해, 반응 챔버 내에서 서로로부터 분리된다. 여분의 반응물들 및/또는 반응 부산물들을 제거하는 것은, 예를 들어 진공 및/또는 퍼지 가스를 이용하여 반응물 가스의 각각의 펄스 이후에 반응 공간을 퍼지함에 의해 달성될 수 있다. 퍼지 가스는 또한 반응물 가스의 각각의 펄스 이전, 동안 및 이후에 연속적으로 흐를 수 있다. 예를 들어, 일부 실시예들에서 퍼지 가스는 또한 하나 또는 그 이상의 반응물들을 위한 캐리어 가스로 작용할 수 있다. 다른 일부 실시예들에서, 교대의 반응물 노출들은, 교대의 노출들을 달성하도록 퇴적 챔버 내부로 전구체들의 흐름을 멈추거나 시작함이 없이 기판 및/또는 반응기 부분들의 움직임에 의해 달성될 수 있다. 여기 사용되는 것과 같이, 특정한 반응물에 대한 노출은 또한 "펄스"로 일컬어질 수 있고, "반응물들"은 또한 "전구체들"로 일컬어질 수 있다. 퇴적을 위한 각각의 반응물을 포함하는 시퀀스에 기판을 노출하는 것은 하나의 퇴적 사이클을 구성하며, 예를 들어 두 개의 반응물들이 사용되는 경우에, 기판을 제1 반응물 및 그 이후 제2 반응물에 노출하는 것은 하나의 퇴적 사이클을 구성할 수 있다.
각각의 반응물 펄스는 바람직하게는 자기 제한적이다. 허용 가능한(susceptible) 구조 표면들을 포화시키도록 충분한 반응물이 상기 펄스 동안에 공급된다. 이론적으로, 표면 포화는 모든 가능한 반응성 위치들(예를 들어 물리적 크기 또는 "입체적 장애(steric hindrance)"가 가해지는)의 반응물의 차지(occupation)를 보장하며, 따라서 우수한 스텝 커버리지(step coverage)를 제공한다. 일부 배열들에서, 자기 제한적 거동의 정도는, 예를 들어 콘포말리티에 대한 퇴적 속도를 상쇄하도록(trade off) 반응물 펄스들의 일부 중첩을 허용함에 의해(일부 CVD-타입의 반응들을 허용함에 의해) 조절될 수 있다. 반응물들이 시간과 공간에 있어 잘 분리된 이상적인 ALD 조건들은 자기 제한적 거동을 제공하며, 이에 따라 최대 콘포말리티를 제공한다. 일부 실시예들에서, 예를 들어 입체적 장애에 기인하여 하나 또는 그 이상의 사이클들에서 완전한 단일층(monolayer)보다 적게 형성된다. 일부 실시예들에서, CVD 또는 CVD 유사 공정들에서 일어날 수 있는 것과 같이, 예를 들어 일부 분해 반응을 달성하도록 퇴적 조건들을 조절함에 의해, 하나 이상의 단일층이 퇴적될 수 있다. 자기 제한적 ALD 반응들과 혼합된 제한된 CVD 반응들은 퇴적 속도를 상승시킬 수 있다. 요구되는 두께의 층을 형성하도록 퇴적 사이클들은 요구되는 횟수만큼 반복된다.
퇴적 온도들은 바람직하게는 전구체 열적 분해 온도 아래에서, 그러나 반응물들의 응축(condensation)을 방지하고 요구되는 표면 반응들을 위한 활성화 에너지를 제공하도록 충분히 높은 레벨에서 유지된다. 임의의 주어진 ALD 반응을 위한 적합한 온도 윈도우는 표면 터미네이션 및 관련되는 반응물 종(species)에 의존할 것이다. 여기서 다양한 원자층 퇴적들을 위한 반응 온도는 일부 실시예들에서 약 20℃ 내지 약 500℃, 약 150℃ 내지 약 400℃, 약 200℃ 내지 약 350℃ 및 약 250℃ 내지 약 300℃를 포함하여, 약 실온에서 약 500℃의 범위일 수 있다.
반응 압력은 약 0.1 Torr 내지 약 760 Torr일 수 있다. 일부 실시예들에서, 반응 압력은 약 0.5 Torr 내지 약 대기압일 수 있다.
도 2를 계속 참조하면, 앞서 논의한 것과 같이, 블록(120)에서, 반도체 산화물-함유층이 형성된다. 산화물-함유층은 바람직하게는 ALD에 의해, 반도체 전구체 및 산소 전구체의 시간적으로 분리된 펄스들에 대해 기판을 노출함에 의해 형성된다. 일부 실시예들에서, 반도체 전구체는 하부의 기판에 존재하는 것과 동일한 반도체를 퇴적한다. 예를 들어, 저머늄 전구체는 노출된 저머늄-함유 기판 표면 상에 저머늄 산화물을 퇴적하는 데 사용될 수 있다.
일부 실시예들에서, 반도체 전구체는 반도체-유기물 또는 반도체 할로겐 화합물일 수 있다. 예를 들어, 반도체 전구체는 반도체 알콕사이드(alkoxide) 또는 알킬아민(alkylamine)일 수 있다. 반도체가 저머늄인 경우에, 적합한 저머늄 전구체들은 저머늄 알콕사이드(예를 들어 저머늄 에톡사이드(ethoxide)), 저머늄 알킬아민(alkylamine), 저머늄 클로라이드 및 사이클릭 저밀렌(cyclic germylene)을 포함한다.
기판을 접촉시킬 때, 반도체 전구체는 바람직하게는 기판 상에 흡수된다. 일부 실시예들에서, 기판이 후속적으로 산소 전구체에 노출되고, 이는 반도체의 산화물, 예를 들어 저머늄 산화물을 형성하도록 반도체 전구체와 반응한다. 산소 전구체들의 예시들은 O2, O3, H2O, H2O2, N2O, NO, NO2 및 이들의 조합들을 포함한다. 일부 실시예들에서, 산소 전구체는 플라즈마의 일부분이 아니고, 반도체와 열 산화물을 형성한다. 일부 실시예들에서, 산소 전구체는 산소 래디칼들(radicals), 예를 들어 플라즈마에 의해 형성된 산소 래디칼들을 포함한다. 반도체 전구체 및 산소 전구체에 대한 순차적이고 교대의 노출이 퇴적 사이클을 구성하며, 이는 요구되는 두께의 산화물 층이 퇴적될 때까지 반복될 수 있다는 점이 이해될 것이다.
도 2를 다시 참조하면, 블록(130)에서, 상기 산소 함유층을 질소-함유 전구체에 노출함에 의해 산화물층이 질화된다. 바람직하게는, 상기 질화는 도 1의 블록(115)에 관하여 앞서 논의한 것과 같이 수행된다. 바람직하게는, 상기 질화는 질소 함유 전구체를 플라즈마 또는 플라즈마로부터 생성된 여기된(excited) 종에 노출함이 없이 열적으로 수행된다.
도 2를 계속 참조하면, 일부 실시예들에서, 블록(120) 및 블록(130)은 블록(120) 및 블록(130)의 다수 회 수행들을 통해 사이클되는 원자층 퇴적 동안에 수행될 수 있다. 일부 실시예들에서, 블록(130)은 반도체 산화물 층의 퇴적 동안에 간헐적으로(intermittently) 수행되고, 블록(120) 및 블록(130)은 다수 회 순차적으로 반복될 수 있다. 예를 들어, 블록(130)은 블록(120)에서 반도체 산화물을 퇴적하기 위한 하나 또는 그 이상의 ALD 퇴적 사이클들과 교대로 수행되어, 반도체 산질화물 화합물을 형성할 수 있다. 그 결과, 일부 실시예들에서 블록(115)은 반도체 산질화물 퇴적 사이클인 것으로 여겨질 수 있고, 블록(115)은 요구되는 반도체 산질화물층 두께가 형성될 때까지 반복될 수 있다. 일부 실시예들에서, 각각의 반도체 산질화물 퇴적 사이클은 질화 단계를 포함한다. 다른 일부 실시예들에서, 반도체 산화물을 위한 블록(120)의 ALD 퇴적 서브 사이클들(예를 들어 GeO 퇴적 사이클들)은 반도체 전구체 및 질소 전구체에 대한 노출들을 포함하는 블록(130)에서의 질화 서브사이클들과 교대로 나타날 수 있다. 예를 들어, 반도체 산화물을 위한 블록(120)에서의 하나 또는 그 이상의 ALD 퇴적 서브사이클들은 반도체 전구체에 대한 노출과, 후속의 질소 전구체에 대한 노출을 포함하는 블록(130)에서의 하나 또는 그 이상의 서브사이클들과 교대로 나타날 수 있다.
여기에서 임의의 원자층 퇴적들을 위하여, 전구체들의 펄스들의 상대적인 비율들은 1:1 비율로부터 벗어날 수 있음이 이해될 것이다. 예를 들어, 각각의 퇴적 사이클 또는 서브사이클은 동일한 전구체의 하나 또는 그 이상의 펄스들을 포함할 수 있다. 예를 들어, 산화물 퇴적은 하나의 산소 전구체 노출당 복수의 반도체 전구체 노출들, 또는 하나의 반도체 전구체 노출당 복수의 산소 전구체 노출들을 포함할 수 있다. 유사하게, 질화는 하나의 반도체 전구체 노출당 복수의 질소 전구체 노출들, 또는 하나의 질소 전구체 노출당 복수의 반도체 전구체 노출들을 포함할 수 있다. 예를 들어, 막 내의 반도체 또는 질소 함량을 증가시키는 것이 요구된다면, 적어도 하나의 ALD 사이클, 하나 걸러 하나의 ALD 사이클, 또는 매 3번째, 4번째, 5번째, 6번째 사이클 등이 각각 하나 또는 그 이상의 추가적인 반도체 또는 질소 전구체 펄스들을 포함할 수 있다. 유사하게, 반도체 산질화물 막 내의 산소 또는 반도체 함량을 증가시키는 것이 요구된다면, 적어도 하나의 ALD 사이클, 하나 걸러 하나의 ALD 사이클, 또는 매 3번째, 4번째, 5번째, 6번째 사이클 등이 각각 하나 또는 그 이상의 추가적인 산소 또는 반도체 전구체 펄스들을 포함할 수 있다.
일부 실시예들에서, 여기 논의된 것과 같이, 반도체 산질화물 퇴적 사이클은 반도체 산화물 퇴적 서브사이클 및 반도체 질화물 퇴적 서브사이클을 포함할 수 있다. 예를 들어, 반도체 산화물 퇴적 서브사이클은 반도체 전구체 및 산소 전구체에 대한 노출을 포함할 수 있고(앞서 논의한 것과 같이, 이들의 비율들은 달라질 수 있다), 반도체 질화물 서브사이클은 반도체 전구체 및 질소 전구체에 대한 노출을 포함할 수 있다(앞서 논의한 것과 같이, 이들의 비율들은 달라질 수 있다). 일부 실시예들에서, 반도체 산화물 퇴적 서브사이클 대 반도체 질화물 퇴적 서브사이클의 비율들은 예를 들어 약 2:1 내지 약 1:5로 달라질 수 있다.
추가적으로, 전구체들의 상대적인 비율들은 경사형 조성을 갖는 중간층을 형성하도록 중간층 퇴적 과정을 통해 달라질 수 있다. 예를 들어, 반도체 전구체 대 산소 전구체, 또는 질소 전구체 대 반도체 전구체의 비율은 시간에 따라 변화할 수 있다. 일부 실시예들에서, 반도체 산화물 퇴적 서브사이클(120) 대 반도체 질화물 퇴적 서브사이클(130)의 비율은 시간에 따라 변화할 수 있고, 예를 들어 두께 증가에 따라 더 높은 산소 농도를 구비하는 산질화물층을 형성하도록 시간에 따라 증가할 수 있다. 다른 일부 실시예들에서, 질화의 정도가 달라질 수 있고, 예를 들어 두께 증가에 따라 더 높은 질소 농도를 구비하는 산질화물층을 형성하도록 반도체 산질화물층의 퇴적 과정을 통해 질소 전구체 펄스들의 횟수 및/또는 기간을 달리함에 의해 달라질 수 있다.
반도체 표면이 패시베이션된 후, 다양한 추가적인 물질층들이 상기 패시베이션된 표면 상에 형성될 수 있다. 예를 들어, 유전체층, 예를 들어 HfO2와 같은 고유전율 유전체가 상기 중간층 상에 퇴적될 수 있고, 도전 게이트 물질이 게이트 스택을 형성하도록 상기 유전체 층 상에 퇴적될 수 있다. 일부 실시예들에서, 상기 도전 게이트 물질은 금속일 수 있다. 일부 실시예들에서 요구되는 물리적 및/또는 전기적 특성들을 제공하도록 다른 물질층들이 또한 반도체 산질화물층 및 유전체층 사이, 또는 유전체층 및 도전 게이트 물질 사이에 제공될 수 있음이 이해될 것이다.
도 6을 참조하면, 반도체 반응기 시스템(140)이 도시된다. 반응기 시스템(140)은 그 주위에 복수의 반응 챔버들(150, 200, 300, 400)(또는 공정 모듈들(PM))이 배열되는 전달 챔버(142)를 포함할 수 있다. 반응 챔버들(150, 200, 300, 400) 각각은 닫을 수 있는 개구부(opening)을 구비하며, 이를 통해 기판이 반응 챔버 내부로의 로딩 및 언로딩을 위하여 각각 안과 밖으로 이송될 수 있다. 하나 또는 그 이상의 로봇들(160)이, 기판의 로딩 및 언로딩을 위하여, 그리고 챔버들(150, 200, 300, 400) 사이에 기판을 전달하기 위하여 전달 챔버(142) 내에 제공될 수 있다. 일부 실시예들에서, 챔버들(150, 200, 300, 400)은 한번에 하나의 기판을 수용하고 공정하도록 구성된 단일 기판 챔버들일 수 있다.
챔버들(150, 200, 300, 400) 각각은 상기 챔버 내에 수용된 기판 상에 다른 처리들 및/또는 퇴적들을 수행하도록 구성될 수 있음이 이해될 것이다. 예를 들어, 챔버들(150, 200, 300, 400) 각각은 다양한 처리들 및/또는 퇴적들을 위하여 사용되는 반응물들 및/또는 전구체들을 함유하는 반응물 및/또는 전구체 소스들에 연결될 수 있다. 예를 들어, 제1 반응 챔버(150)는 반응물 소스(170)에 연결될 수 있다. 일부 실시예들에서, 제1 반응 챔버는 전-처리 또는 전-세정 챔버일 수 있고, 반응물 소스(160)는 (NH4)2S, H2S, HCl, HBr, Cl2, HF, 또는 이들의 조합들과 같은 전-처리 반응물을 포함할 수 있다.
도 6을 계속 참조하면, 제2 반응 챔버(200)는 전구체 소스(210)에 연결될 수 있다. 일부 실시예들에서, 제2 반응 챔버(200)는 기판의 질화를 위하여 구성된 질화 챔버일 수 있고, 전구체 소스(210)는 히드라진, 히드라진 유도체 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 제2 반응 챔버(200)는 또한 기판 상에 산화물층을 형성하도록 구성될 수 있다. 이러한 실시예들에서, 제2 반응 챔버(200)는 또한 산소 전구체 소스(220)에 연결될 수 있고, 선택적으로 반도체 전구체 소스(230)에 연결될 수 있다. 산소 전구체 소스(220)는 여기 논의된 것과 같이 상기 기판을 산화시키도록 이용될 수 있다. 일부 실시예들에서, 상기 기판은 산질화물층을 형성하도록 반도체, 산소 및 질소 전구체들에 분리되어 노출될 수 있다.
일부 실시예들에서, 상기 전-처리 및 상기 질화가 동일한 챔버 내에서 수행될 수 있음이 이해될 것이다. 예를 들어, 제1 반응 챔버(150)는 상기 전-처리 및 상기 질화를 모두 수행하도록 구성될 수 있고, 및/또는 제2 반응 챔버(200)는 상기 전-처리 및 상기 질화를 모두 수행하도록 구성될 수 있다. 이러한 배열들에서, 제1 반응 챔버(150) 및 제2 반응 챔버(200) 중 하나 또는 모두는 반응물 소스(170) 및 전구체 소스(210) 모두에 연결될 수 있다. 바람직하게는, 이러한 배열들에서, 상기 전-처리 및 상기 질화 모두를 위한 공정 온도들은 동일하다.
도 6을 계속 참조하면, 제3 반응 챔버(300)는 전구체 소스들(310, 320)에 연결될 수 있다. 일부 실시예들에서, 제3 반응 챔버(300)는 상기 기판 상에 유전체 물질층을 퇴적하도록 구성된 유전체 퇴적 챔버일 수 있고, 전구체 소스들(310, 320)은 각각 제1 및 제2 상호 반응성의 전구체들을 포함할 수 있다. 일부 실시예들에서, 전구체 소스(310)는 하프늄 전구체를 포함하고, 전구체 소스(320)는 산소 전구체를 포함한다.
제4 반응 챔버(400)는 전구체 소스들(410, 420, 430)에 연결될 수 있다. 일부 실시예들에서, 제4 반응 챔버(400)는 상기 기판 상에 다른 유전 물질층을 퇴적하도록 구성된 다른 유전체 퇴적 챔버일 수 있고, 전구체 소스들(410, 420, 430)은 제3, 제4, 제5 상호 반응성의 전구체들을 포함할 수 있다. 일부 실시예들에서, 전구체 소스(410)는 희토 금속(예를 들어 란타늄) 전구체를 포함할 수 있고, 전구체 소스(420)는 실리콘 전구체를 포함할 수 있고, 전구체 소스(430)는 산소 전구체를 포함할 수 있다. 적합한 희토 금속 전구체들, 실리콘 전구체들 및 산소 전구체들의 예시들은 도 1에 대하여 앞서 논의되었다.
반응 챔버들(150, 200, 300, 400)에 부착된 전구체 소스들의 개수 및 이러한 전구체 소스들 내의 화학종은 이러한 챔버들 내에서 수행될 처리들 및/또는 퇴적들에 의존하여 달라질 수 있다. 예를 들어, 주어진 반응 챔버 내에서의 주어진 퇴적을 위하여, 이러한 퇴적을 위한 전구체들의 적합한 세트가 제공될 수 있다. 추가적으로, 도시되지는 않았지만, 이러한 반응 챔버들에 예를 들어 캐리어 및/또는 퍼지 가스들을 제공하도록 비활성 가스(inert gas)의 소스들 또한 반응 챔버들(150, 200, 300, 400) 중 하나 또는 그 이상과 기체 연통될 수 있다는 점이 이해될 것이다.
도 6을 계속 참조하면, 반응기 시스템(140)은 컨트롤러(500)에 의해 조절될 수 있고, 이는 하나 또는 그 이상의 하드웨어 프로세서들 및 하나 또는 그 이상의 물리적 메모리들을 포함한 프로그래밍을 포함할 수 있다. 컨트롤러(500)는 예를 들어 유선 및/또는 무선 통신을 통해 반응 챔버들(150, 200, 300, 400)과 데이터 통신될 수 있다. 컨트롤러(500)는 여기 설명된 공정들 중 임의의 것의 단계들을 실행하도록 반응기 시스템(140)에 지시하기 위한 프로그램을 포함할 수 있다. 다른 공정 변수들 중에서 전구체들 또는 반응물들의 시기 또는 순서가, 컨트롤러(500) 내에 프로그래밍될 수 있다. 일부 실시예들에서, 도 1 및/또는 도 2의 공정을 실행하도록 하나 또는 그 이상의 프로그램들이 컨트롤러(500) 내에 프로그래밍될 수 있다.
실험예 1
저머늄의 히드라진 패시베이션이 금속 산화물 반도체(MOS) 커패시터 내에서 조사되었고, 이는 PN 접합들(및 소스/드레인 영역들)이 존재하지 않는 점을 제외하면, MOS 트랜지스터와 유사한 구조를 가진다. 저머늄은 실리콘 웨이퍼 상에 에피택셜하게 성장되고 p-도핑된 1.5 ㎛의 저머늄 층의 일부분이었다. 기판은 이후 HF 내에서 디핑(dipping)됨에 의해 전-처리되었다. 전-처리된 p-도핑된 저머늄-함유 실리콘 표면이 이후 ASM 인터내셔널 N. V.(Almere, Netherlands)로부터 상용가능한 Pulsar® ALD 반응기 내에서 히드라진에 노출됨에 의해 패시베이션되었다. 노출 기간은 250℃의 공정 온도에서 1분이었다. 상기 히드라진-처리된 표면 상에 접촉하는 유전체 스택을 형성하도록 2 nm의 알루미늄 산화물층과, 이후 2 nm의 하프늄 산화물층이 퇴적되었다. 백금(platinum)이 게이트 전극으로서 상기 유전체 스택 상에 퇴적되어, MOS 커패시터를 형성하였다. 백금은 증발법(evaporation)에 의해 퇴적되었고, 이는 기판의 일 면 상에 백금 점들을 퇴적하고 그 뒷면에 블랭킷 백금층을 퇴적하는 단계를 포함하였다. 결과 구조물은 대략 0.7 V의 VFB(플랫 밴드 전압)을 제공하였고, 이는 백금에 대하여 약 5.27 eV의 유효 일함수 및 낮은 고정 전하들(fixed charges)을 나타낸다.
도 3은 히드라진 처리된 저머늄 표면을 구비하는 상기 금속 산화물 반도체 커패시터에 대한, 100 Hz 내지 1 MHz 범위의 주파수에 따른 커패시턴스 대 전압의 플롯을 나타낸다. CET는 커패시턴스 유효 두께(capacitance effective thickness)이며, 이는 유효 산화물 두께(EOT)와 양자 기계적 보정(quantum mechanical correction)의 합과 동일하며, Dit는 계면 상태 밀도임을 이해할 수 있을 것이다. 도시된 것과 같이, 상기 히드라진 처리 결과 유리하게 낮은 Dit, CV 분산(dispersion) 및 CV 히스테리시스 값들이 나타났다.
도 4a는 MOS 커패시터를 위한 전압 가속기 감마(voltage accelerator gamma) 및 Neff(등가 시트 전하, equivalent sheet charge)를 나타내는 플롯들을 나타내며, 상기 MOS 커패시터는 히드라진 처리된 표면을 갖는 p-도핑된 저머늄 기판과, 그 상부에 놓이며 2 nm 알루미늄 산화물층 위에 놓인 2 nm 하프늄 산화물층의 유전체 스택에 의해 형성된다. 비교를 위하여, 좌측에서 우측으로 i) 기판과 하프늄 산화물층 사이에 형성된 저머늄 산화물을 구비하는 p-도핑된 저머늄 기판, 및 ii) 기판과, 2 nm의 알루미늄 산화물층 상에 놓이는 2 nm의 하프늄 산화물층의 유전체 스택 사이에 형성된 저머늄 산화물을 구비하는 p-도핑된 저머늄 기판을 위한 값들이 포함되었다. 히드라진 처리된 저머늄 기판에 대하여 Neff는 유리하게 낮은 반면, 전압 가속기 감마(γ)(도시된 선들의 개별적인 기울기)가 유리하게 높은 것이 이해될 것이다. 타겟은 5e10/cm2@3.5MV/cm 에서 설정되었고, 이는 1.4 nm CET에서 0.5 V의 오버드라이브를 유지할 수 있는 소자를 위한 신뢰성 사양을 나타낸다. 주목할 만하게, 상기 히드라진 처리된 저머늄 기판은 상기 타겟을 초과하였다.
실험예 2
MOS 커패시터 내에서 저머늄 산질화물층을 사용한 p-도핑 및 n-도핑된 저머늄의 패시베이션이 조사되었다. 실험예 1에서와 같이, 저머늄은 실리콘 웨이퍼 상에 에피택셜하게 성장되고 p-도핑 및 n-도핑된 1.5 ㎛의 저머늄 층의 일부분이었다. 기판은 이후 HF 내에서 디핑됨에 의해 전-처리되었다. 저머늄 산질화물층이 p-도핑 및 n-도핑된 저머늄 기판 상에 각각 퇴적되었다. 상기 퇴적은 ASM 인터내셔널 N. V.(Almere, Netherlands)로부터 상용가능한 Pulsar® ALD 반응기 내에서 수행되었다. 저머늄 산질화물 중간층이 테트라키스(디메틸아미노)저머늄(tetrakis(dimethylamino)germanium, TDMAGe)을 저머늄 전구체로, H2O를 산소 전구체로, 히드라진(N2H4)을 질소 전구체로 사용한 ALD에 의해 퇴적되었다. 각각의 퇴적 사이클은 다름의 펄스들의 시퀀스를 포함하였다:
- TDMAGe
- H2O
- TDMAGe
- N2H4
각각 수초의 N2H4 노출 기간들을 갖는 10 사이클들이 수행되었다. 전구체 펄스들 및 개재되는 퍼지들의 기간들은 순서대로 다음과 같았다: TDMAGe - 3 초; 퍼지 - 4초; H2O - 3초; Purge - 6초; TDMAGe - 3초; 퍼지 - 4초; N2H4 - 3초; 퍼지 - 6초. 퇴적 사이클들은 1 nm 두께의 층이 퇴적될 때까지 반복되었다. 3 nm 하프늄 산화물층이 이후 저머늄 산질화물층 상에 퇴적되었다. 백금 게이트 전극이 이후 하프늄 산화물층 상에 형성되었다.
도 4b는 기판과 1 nm의 알루미늄 산화물층 상에 놓이는 3 nm의 하프늄 산화물층의 유전체 스택 사이에 형성된 1 nm ALD 저머늄 산질화물층을 구비하는 p-도핑된 저머늄 기판에 의해 형성된 MOS 커패시터를 위한 전압 가속기 감마 및 Neff(등가 시트 전하)를 나타내는 플롯들을 나타낸다. 실험예 1과 같이, 비교를 위하여, i) 기판과 하프늄 산화물층 사이에 형성된 저머늄 산화물을 구비하는 p-도핑된 저머늄 기판, 및 ii) 기판과, 2 nm의 알루미늄 산화물층 상에 놓이는 2 nm의 하프늄 산화물층의 유전체 스택 사이에 형성된 저머늄 산화물을 구비하는 p-도핑된 저머늄 기판이 포함되었다. 주목할 만하게, i) 및 ii)의 MOS 커패시터들과의 비교에서 Neff 및 감마(γ)가 모두 향상된다. 실험예 1에서 논의된 질화된 pGe 표면에 대하여 Neff 및 감마(γ)의 관점에서 성능이 더 낮더라도, 이러한 성능은 여전히 타겟을 만족하며, 유리하게는 히드라진 처리된 p-도핑된 저머늄 표면들을 갖는 샘플들보다 더 낮은 Dit 값을 갖는다. 그러므로, 저머늄 산질화물층은 성능 변수들의 유리한 혼합을 제공한다. 히드라진 또는 히드라진 유도체를 사용한 패시베이션 공정에 대한 조절들이 성능의 더욱 큰 증가를 제공할 수 있음이 기대된다.
도 5는 전술한 ALD 산질화물 패시베이션층들을 사용한 상기 금속 산화물 반도체 커패시터에 대한, 100 Hz 내지 1 MHz 범위의 주파수에 따른 커패시턴스 대 전압의 플롯을 나타낸다. 유리하게는, 질소가 없는 저머늄 산화물(GeO) 중간층을 구비하는 유사한 MOS 커패시터와 비교할 때, 저머늄 산질화물(GeON)은 p-도핑된 저머늄 기판 상에서 3.5 배(factor)로, n-도핑된 저머늄 기판 상에서 2.5 배로 Neff가 향상되었다. 더 낮은 Neff는 더욱 우수한 안정성 및 신뢰성을 나타낸다. 따라서, GeON층은 GeO2 층보다 더욱 우수한 안정성을 제공하였다. 주목할 만하게, GeON층은 GeO2 베이스라인 기준과 비교할 때 n-도핑된 저머늄 기판들 상에서 더 명확한 신뢰성 향상을 제공하였다(약 2.5배 낮은 Neff). N-도핑된 저머늄 기판들 상에서의 이러한 향상들이 특별히 달성하기 어려운 점이 이해될 것이다.
실험예 3
MOS 커패시터 내에서 50%의 저머늄을 함유하는 실리콘 저머늄의 히드라진 패시베이션이 조사되었고, 이는 PN 접합들(및 소스/드레인 영역들)이 존재하지 않는 점을 제외하면, MOS 트랜지스터와 유사한 구조를 가진다. 실리콘 저머늄은 실리콘 웨이퍼 상에 형성된 20 nm의 실리콘 저머늄 층의 일부분이었다. 기판은 이후 350℃에서 5분간 HCl에 대한 노출에 의해 전-처리(전-세정)되었다. 전-처리된 실리콘 저머늄 표면은 이후 ASM 인터내셔널 N. V.(Almere, Netherlands)로부터 상용가능한 Horizon® 반응기 내에서 히드라진에 노출됨에 의해 패시베이션되었다. 노출 기간은 300℃의 공정 온도에서 1분이었다. 상기 히드라진-처리된 표면 상에 접촉하는 유전체 스택을 형성하도록 1 nm 알루미늄 산화물층과, 이후 3 nm의 하프늄 산화물층이 퇴적되었다. 상기 퇴적은 ASM 인터내셔널 N. V.(Almere, Netherlands)로부터 상용가능한 Pulsar® 반응기 내에서 수행되었다. 백금이 게이트 전극으로서 상기 유전체 스택 상에 퇴적되어, MOS 커패시터를 형성하였다. 백금은 증발법에 의해 퇴적되었고, 이는 기판의 일 면 상에 백금 점들을 퇴적하고 그 뒷면에 블랭킷 백금층을 퇴적하는 단계를 포함하였다. 결과 구조물은 유리하게는 5e11/eVcm2의 Dit를 제공하였다.
실험예 4
MOS 커패시터 내에서 25%의 저머늄을 함유하는 실리콘 저머늄의 히드라진 패시베이션이 조사되었다. 이러한 실험예의 모든 세부사항들은, 실리콘 저머늄의 조성(실험예 3의 50%에 비교할 때 본 실험예에서는 25%)을 제외하고, 히드라진 전-처리 공정 온도(실험예 3의 300℃에 비교할 때 본 실험예에서는 400℃)를 제외하면 실험예 3과 동일하였다. 결과 구조물은 유리하게는 1.5e11/eVcm2의 Dit를 제공하였다.
실험예 5
MOS 커패시터 내에서 실리콘의 히드라진 패시베이션이 조사되었다. 이러한 실험예의 모든 세부사항들은, 패시베이션될 물질의 조성(실험예 4의 실리콘 저머늄에 비교할 때 본 실험예에서는 실리콘)을 제외하면 실험예 4와 동일하였다. 결과 구조물은 유리하게는 p-도핑된 실리콘에 대하여 3.9e10/eVcm2 및 n-도핑된 실리콘에 대하여 9.2e10/eVcm2의 Dit를 제공하였다.
해당 기술의 당업자들에 의해 본 발명의 범위를 벗어나지 않고 전술한 공정들 및 구조들에 대하여 다양한 생략들, 추가들 및 변경들이 만들어질 수 있다는 점이 이해될 것이다. 상기 실시예들의 특정한 특징들 및 태양들의 다양한 조합들 및 부조합들이 만들어질 수 있고, 이는 여전히 명세서의 범위 내에 속한다는 점이 이해될 것이다. 개시된 실시예들의 다양한 특징들 및 태양들은 서로 조합될 수 있고, 또는 순서대로 대체될 수 있다. 첨부된 청구항들에 의해 정의되는 것과 같이, 모든 이러한 변경들 및 개조들이 본 발명의 범위 내에 속하는 것이 의도된다.

Claims (32)

  1. 반도체 기판의 표면으로부터 자연 산화물을 제거하는 단계; 및
    후속적으로, 상기 기판을 히드라진(hydrazine) 및 히드라인 유도체 중 적어도 하나에 노출함에 의해 상기 표면을 패시베이션하는 단계;를 포함하는 집적 회로 제조 방법.
  2. 청구항 1에 있어서,
    상기 표면을 패시베이션하는 단계는 트랜지스터 채널 영역을 패시베이션하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  3. 청구항 2에 있어서,
    상기 패시베이션된 표면 상에 게이트 유전층을 퇴적하는 단계를 더 포함하는 집적 회로 제조 방법.
  4. 청구항 3에 있어서,
    상기 게이트 유전층은 하프늄 산화물(hafnium oxide)을 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  5. 청구항 3에 있어서,
    상기 게이트 유전층을 퇴적하는 단계 이전에 계면층(interface layer)을 퇴적하는 단계를 더 포함하는 집적 회로 제조 방법.
  6. 청구항 5에 있어서,
    상기 계면층은 실리콘을 포함하는 금속 산화물을 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  7. 청구항 6에 있어서,
    상기 금속 산화물은 란타늄 실리콘 산화물을 포함하는 것을 특징으로 하는 집적 회로 제조 방법
  8. 청구항 1에 있어서,
    상기 자연 산화물을 제거하는 단계는, 상기 표면을 액상 에천트(liquid phase etchant)에 노출하는 단계와 이에 뒤따라 상기 표면을 기상 에천트(gas phase etchang)에 노출하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  9. 청구항 1에 있어서,
    상기 반도체 기판의 상기 표면은 고이동도 반도체(high mobility semiconductor)를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  10. 청구항 9에 있어서,
    상기 고이동도 반도체는 저머늄(germanium)을 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  11. 청구항 10에 있어서,
    상기 고이동도 반도체는 실리콘 저머늄을 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  12. 청구항 10에 있어서,
    상기 고이동도 반도체는 III-V 족 반도체를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  13. 청구항 1에 있어서,
    상기 반도체 기판의 상기 표면은 실리콘 표면인 것을 특징으로 하는 집적 회로 제조 방법.
  14. 청구항 1에 있어서,
    상기 자연 산화물을 제거하는 단계 이후와 상기 표면을 패시베이션하는 단계 이전에 상기 표면 상에 반도체 산화물-함유 막을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  15. 청구항 14에 있어서,
    상기 반도체 산화물-함유 막을 형성하는 단계는 상기 기판 표면을 산화시키는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  16. 청구항 14에 있어서,
    상기 반도체 산화물-함유 막을 형성하는 단계는 원자층 퇴적(atomic layer deposition)을 수행하는 단계를 포함하며, 상기 원자층 퇴적은 복수의 퇴적 사이클들을 포함하고,
    각각의 퇴적 사이클은, 상기 기판에 반도체 전구체 및 산소 전구체에 대한 시간적으로 분리된(temporally separated) 노출들을 가하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  17. 청구항 14에 있어서,
    상기 반도체 산화물-함유 막을 형성하는 단계와 히드라진 및 히드라진 유도체 중 적어도 하나에 상기 기판을 노출하는 단계는, 동일한 원자층 퇴적의 일부분이며,
    각각의 퇴적 사이클은, 상기 기판에, 상기 반도체 전구체 및 상기 산소 전구체에 대한 노출들로부터 시간적으로 분리된, 히드라진 및 히드라진 유도체 중 적어도 하나에 대한 노출을 가하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  18. 반도체 기판의 트랜지스터 채널 영역의 표면으로부터 자연 산화물을 제거하는 단계; 및
    상기 표면을 질소 전구체에 노출함에 의해 상기 표면을 질화시키는 단계;를 포함하는 집적 회로 제조 방법.
  19. 청구항 18에 있어서,
    상기 질소 전구체는 히드라진, 히드라진 유도체들 및 이들의 조합으로 구성되는 군으로부터 선택되는 것을 특징으로 하는 집적 회로 제조 방법.
  20. 청구항 18에 있어서,
    상기 채널 영역은 실리콘 및 저머늄을 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  21. 청구항 18에 있어서,
    질화된 상기 표면 상에 게이트 유전층을 퇴적하는 단계를 더 포함하는 집적 회로 제조 방법.
  22. 청구항 18에 있어서,
    상기 게이트 유전층을 퇴적하는 단계는,
    란타늄 실리콘 산화물의 층을 퇴적하는 단계; 및
    후속적으로 하프늄 산화물의 층을 퇴적하는 단계;를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  23. 청구항 18에 있어서,
    상기 표면을 질화시키는 단계는, 상기 표면을 반도체 전구체들과 산소 전구체들에 노출하는 단계를 더 포함하며, 상기 표면을 상기 반도체 전구체들, 산소 전구체, 및 질소 전구체들에 노출하는 단계가 반도체 산질화물(semiconductor oxynitride)을 형성하는 것을 특징으로 하는 집적 회로 제조 방법.
  24. 기판을 수용하는 전-처리 챔버(pre-treatment chamber);
    상기 전-처리 챔버에 기체 연통되는(in gas communication with) 전-처리 반응물(pre-treatment reactant)의 소스;
    질화 챔버;
    상기 질화 챔버와 기체 연통되는 질소 전구체의 소스; 및
    컨트롤러로서, 상기 전-처리 챔버 내부로의 상기 전-처리 반응물의 시기(timing) 및 유속(flow), 및
    상기 질화 챔버 내부로의 상기 질소 전구체의 시기 및 유속을 조절하도록 구성되는 상기 컨트롤러를 포함하며,
    상기 컨트롤러는, 상기 전-처리 챔버 내에서의 상기 전-처리 반응물에 대한 상기 기판의 노출, 및
    상기 질화 챔버 내에서의 상기 질소 전구체에 대한 상기 기판의 노출을 실행하도록 프로그래밍되는 것을 특징으로 하는 반도체 공정 반응기 시스템.
  25. 청구항 24에 있어서,
    상기 질소 전구체는 히드라진, 히드라진 유도체들 및 이들의 조합으로 구성된 리스트로부터 선택되는 것을 특징으로 하는 반도체 공정 반응기 시스템.
  26. 청구항 24에 있어서,
    유전체 퇴적 챔버;
    상기 유전체 퇴적 챔버와 기체 연통되는 제1 유전체 전구체의 소스; 및
    상기 유전체 퇴적 챔버와 기체 연통되는 제2 유전체 전구체의 소스를 더 포함하고,
    상기 컨트롤러는, 상기 유전체 퇴적 챔버 내에서의 상기 제1 유전체 전구체에 대한 상기 기판의 노출, 및
    상기 유전체 퇴적 챔버 내에서의 상기 제2 유전체 전구체에 대한 상기 기판의 노출을 실행하도록 프로그래밍되는 것을 특징으로 하는 반도체 공정 반응기 시스템.
  27. 청구항 26에 있어서,
    상기 제1 유전체 전구체는 하프늄 전구체를 포함하고, 상기 제2 유전체 전구체는 산소 전구체를 포함하는 것을 특징으로 하는 반도체 공정 반응기 시스템.
  28. 청구항 24에 있어서,
    다른 유전체 퇴적 챔버;
    상기 다른 유전체 퇴적 챔버와 기체 연통되는 제3 유전체 전구체의 소스;
    상기 다른 유전체 퇴적 챔버와 기체 연통되는 제4 유전체 전구체의 소스; 및
    상기 다른 유전체 퇴적 챔버와 기체 연통되는 제5 유전체 전구체의 소스를 더 포함하고,
    상기 컨트롤러는, 상기 다른 유전체 퇴적 챔버 내에서의 상기 제3 유전체 전구체에 대한 상기 기판의 노출, 및
    상기 다른 유전체 퇴적 챔버 내에서의 상기 제4 유전체 전구체에 대한 상기 기판의 노출, 및
    상기 다른 유전체 퇴적 챔버 내에서의 상기 제5 유전체 전구체에 대한 상기 기판의 노출을 실행하도록 프로그래밍되는 것을 특징으로 하는 반도체 공정 반응기 시스템.
  29. 청구항 28에 있어서,
    상기 제3 유전체 전구체는 란타늄을 포함하고, 상기 제4 유전체 전구체는 실리콘을 포함하며, 상기 제5 유전체 전구체는 산소 전구체를 포함하는 것을 특징으로 하는 반도체 공정 반응기 시스템.
  30. 청구항 24에 있어서,
    상기 질화 챔버와 기체 연통되는 산소 전구체의 소스를 더 포함하고,
    상기 컨트롤러는,
    상기 질소 전구체에 대한 상기 기판의 노출로부터 시간적으로 분리된, 상기 질화 챔버 내에서의 상기 산소 전구체에 대한 상기 기판의 노출을 실행하도록 프로그래밍되는 것을 특징으로 하는 반도체 공정 반응기 시스템.
  31. 청구항 30에 있어서,
    상기 질화 챔버와 기체 연통되는 반도체 전구체의 소스를 더 포함하고,
    상기 컨트롤러는,
    상기 질소 전구체에 대한 상기 기판의 노출로부터 시간적으로 분리된, 상기 질화 챔버 내에서의 상기 반도체 전구체에 대한 상기 기판의 노출을 실행하도록 프로그래밍되는 것을 특징으로 하는 반도체 공정 반응기 시스템.
  32. 청구항 24에 있어서,
    상기 전-처리 챔버 및 상기 질화 챔버는 동일한 챔버인 것을 특징으로 하는 반도체 공정 반응기 시스템.
KR1020160069760A 2015-06-03 2016-06-03 산화물 제거 이후의 질화에 의한 반도체 패시베이션 방법들 KR102375116B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14/729,510 US9711350B2 (en) 2015-06-03 2015-06-03 Methods for semiconductor passivation by nitridation
US14/729,510 2015-06-03
US15/169,430 US10490475B2 (en) 2015-06-03 2016-05-31 Methods for semiconductor passivation by nitridation after oxide removal
US15/169,430 2016-05-31

Publications (2)

Publication Number Publication Date
KR20160142793A true KR20160142793A (ko) 2016-12-13
KR102375116B1 KR102375116B1 (ko) 2022-03-16

Family

ID=57451019

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160069760A KR102375116B1 (ko) 2015-06-03 2016-06-03 산화물 제거 이후의 질화에 의한 반도체 패시베이션 방법들

Country Status (3)

Country Link
US (1) US10490475B2 (ko)
KR (1) KR102375116B1 (ko)
TW (1) TWI744233B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180123436A (ko) * 2017-05-08 2018-11-16 에이에스엠 아이피 홀딩 비.브이. 기판 상에 실리콘 질화막을 형성하는 방법 및 관련 반도체 소자 구조체

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190127853A1 (en) * 2016-04-12 2019-05-02 Picosun Oy Coating by ald for suppressing metallic whiskers
CN108400083A (zh) * 2018-01-16 2018-08-14 电子科技大学 一种氧化铪薄膜稳定过渡族氧化物表面导电层的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041312A (ja) * 1996-07-25 1998-02-13 New Japan Radio Co Ltd 化合物半導体の熱処理方法
JPH11251253A (ja) * 1998-03-05 1999-09-17 Nichia Chem Ind Ltd 窒化物半導体基板の製造方法および窒化物半導体基板
KR100320448B1 (ko) * 1994-06-14 2002-04-06 구자홍 고이동도트랜지스터및제조방법
KR20100121394A (ko) * 2007-04-07 2010-11-17 레르 리키드 쏘시에떼 아노님 뿌르 레드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 Ｔａ- 또는 Ｎｂ-도핑된 고유전상수 막의 퇴적
KR101514600B1 (ko) * 2014-03-28 2015-04-23 성균관대학교산학협력단 반도체 소자 및 반도체 소자 제조 방법
KR20160145201A (ko) * 2012-09-26 2016-12-19 인텔 코포레이션 등각 금속 게이트 전극을 갖고 게이트 유전체 계면이 질소 도핑된 비평면 iii-v 전계 효과 트랜지스터

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354198A (en) 1980-05-30 1982-10-12 International Business Machines Corporation Zinc-sulphide capping layer for gallium-arsenide device
FR2604826B1 (fr) 1986-10-06 1989-01-20 France Etat Procede de formation d'une couche isolante comportant du sulfure, derives sulfures obtenus et appareillage pour la mise en oeuvre du procede
US4751200A (en) 1987-03-04 1988-06-14 Bell Communications Research, Inc. Passivation of gallium arsenide surfaces with sodium sulfide
JPH0228322A (ja) * 1988-04-28 1990-01-30 Mitsubishi Electric Corp 半導体基板の前処理方法
DE69024246T2 (de) 1989-03-31 1996-05-30 Toshiba Kawasaki Kk Verfahren zur Herstellung einer Dünnschichthalbleiterlegierung
JP2676967B2 (ja) 1990-03-28 1997-11-17 松下電器産業株式会社 ヘテロ接合素子及びその製造方法
US5393680A (en) 1990-08-01 1995-02-28 Sumitomo Electric Industries, Ltd. MIS electrode forming process
US5124278A (en) 1990-09-21 1992-06-23 Air Products And Chemicals, Inc. Amino replacements for arsine, antimony and phosphine
US5451542A (en) 1994-06-21 1995-09-19 Sandia Corporation Surface passivation process of compound semiconductor material using UV photosulfidation
FI100409B (fi) 1994-11-28 1997-11-28 Asm Int Menetelmä ja laitteisto ohutkalvojen valmistamiseksi
US5760462A (en) 1995-01-06 1998-06-02 President And Fellows Of Harvard College Metal, passivating layer, semiconductor, field-effect transistor
US5646419A (en) 1995-04-07 1997-07-08 California Institute Of Technology n-type wide bandgap semiconductors grown on a p-type layer to form hole injection pn heterojunctions and methods of fabricating the same
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
WO1997048499A1 (en) 1996-06-19 1997-12-24 The Board Of Trustees Of Southern Illinois University GaAs SUBSTRATE WITH A PASSIVATING EPITAXIAL GALLIUM SULFIDE FILM AND METHODS FOR FORMING SAME
US6337266B1 (en) 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US5920105A (en) 1996-09-19 1999-07-06 Fujitsu Limited Compound semiconductor field effect transistor having an amorphous gas gate insulation layer
US6147395A (en) 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US6015977A (en) 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US6207976B1 (en) 1997-12-17 2001-03-27 Fujitsu Limited Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof
US6380097B1 (en) 1998-05-11 2002-04-30 The United States Of America As Represented By The Secretary Of The Air Force Method for obtaining a sulfur-passivated semiconductor surface
FI105313B (fi) 1998-06-03 2000-07-14 Planar Systems Oy Menetelmä ohutkalvo-elektroluminesenssirakenteiden kasvattamiseksi
US6112013A (en) 1998-08-26 2000-08-29 United Microelectronics Corp. Apparatus for detecting a crack in a heater of an acid and rinse bath and a method of crack detection of the same
JP4202502B2 (ja) * 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
US6670651B1 (en) 2000-05-04 2003-12-30 Osemi, Inc. Metal sulfide-oxide semiconductor transistor devices
US6445015B1 (en) 2000-05-04 2002-09-03 Osemi, Incorporated Metal sulfide semiconductor transistor devices
US6638876B2 (en) * 2000-09-19 2003-10-28 Mattson Technology, Inc. Method of forming dielectric films
US6544906B2 (en) * 2000-12-21 2003-04-08 Texas Instruments Incorporated Annealing of high-k dielectric materials
US6638820B2 (en) 2001-02-08 2003-10-28 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of precluding diffusion of a metal into adjacent chalcogenide material, and chalcogenide comprising devices
US6727192B2 (en) 2001-03-01 2004-04-27 Micron Technology, Inc. Methods of metal doping a chalcogenide material
US6734455B2 (en) 2001-03-15 2004-05-11 Micron Technology, Inc. Agglomeration elimination for metal sputter deposition of chalcogenides
US6784018B2 (en) 2001-08-29 2004-08-31 Micron Technology, Inc. Method of forming chalcogenide comprising devices and method of forming a programmable memory cell of memory circuitry
US6709958B2 (en) 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
GB0126757D0 (en) 2001-11-07 2002-01-02 Univ Cambridge Tech Organic field effect transistors
US20030143782A1 (en) 2002-01-31 2003-07-31 Gilton Terry L. Methods of forming germanium selenide comprising devices and methods of forming silver selenide comprising structures
US6831019B1 (en) 2002-08-29 2004-12-14 Micron Technology, Inc. Plasma etching methods and methods of forming memory devices comprising a chalcogenide comprising layer received operably proximate conductive electrodes
US6791125B2 (en) 2002-09-30 2004-09-14 Freescale Semiconductor, Inc. Semiconductor device structures which utilize metal sulfides
US6727142B1 (en) * 2002-10-29 2004-04-27 International Business Machines Corporation Orientation independent oxidation of nitrided silicon
KR100494843B1 (ko) 2002-11-01 2005-06-14 한국전자통신연구원 란탄족 이온이 도핑된 2족 금속황화물 형광층 제조 방법
US7115528B2 (en) 2003-04-29 2006-10-03 Micron Technology, Inc. Systems and method for forming silicon oxide layers
US6875661B2 (en) 2003-07-10 2005-04-05 International Business Machines Corporation Solution deposition of chalcogenide films
US6809370B1 (en) * 2003-07-31 2004-10-26 Texas Instruments Incorporated High-k gate dielectric with uniform nitrogen profile and methods for making the same
US7242041B2 (en) 2003-09-22 2007-07-10 Lucent Technologies Inc. Field-effect transistors with weakly coupled layered inorganic semiconductors
EP1562226B1 (en) * 2004-02-06 2020-05-20 IMEC vzw A method for removing oxides from a Germanium semiconductor substrate surface
US20050257824A1 (en) 2004-05-24 2005-11-24 Maltby Michael G Photovoltaic cell including capping layer
US7704896B2 (en) * 2005-01-21 2010-04-27 Asm International, N.V. Atomic layer deposition of thin films on germanium
US7619248B1 (en) 2005-03-18 2009-11-17 Kovio, Inc. MOS transistor with self-aligned source and drain, and method for making the same
US7160781B2 (en) * 2005-03-21 2007-01-09 Infineon Technologies Ag Transistor device and methods of manufacture thereof
US7341960B2 (en) 2005-11-10 2008-03-11 National Sun Yat-Sen University Method for making a metal oxide semiconductor device
US20070111429A1 (en) 2005-11-14 2007-05-17 Macronix International Co., Ltd. Method of manufacturing a pipe shaped phase change memory
US7394088B2 (en) 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7524727B2 (en) 2005-12-30 2009-04-28 Intel Corporation Gate electrode having a capping layer
US8796125B2 (en) 2006-06-12 2014-08-05 Kovio, Inc. Printed, self-aligned, top gate thin film transistor
JP2008004736A (ja) 2006-06-22 2008-01-10 Toshiba Corp 半導体パッケージ
JP5072843B2 (ja) 2006-07-21 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2008098638A (ja) 2006-10-09 2008-04-24 Korea Electronics Telecommun カルコゲナイド層を持つ薄膜トランジスタ及びその製造方法
JP5205042B2 (ja) 2006-12-20 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5329038B2 (ja) 2006-12-21 2013-10-30 宇部日東化成株式会社 半導体装置及び半導体装置の製造方法
US20080272355A1 (en) 2007-05-04 2008-11-06 Samsung Electronics Co., Ltd. Phase change memory device and method for forming the same
US20080289650A1 (en) * 2007-05-24 2008-11-27 Asm America, Inc. Low-temperature cleaning of native oxide
US7972898B2 (en) 2007-09-26 2011-07-05 Eastman Kodak Company Process for making doped zinc oxide
US8039926B2 (en) 2007-12-06 2011-10-18 Electronics And Telecommunications Research Institute Method for manufacturing N-type and P-type chalcogenide material, doped homojunction chalcogenide thin film transistor and method of fabricating the same
DE102008011185A1 (de) 2008-02-27 2009-09-03 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer dotierten organischen halbleitenden Schicht
US20100159135A1 (en) 2008-12-19 2010-06-24 The Board Of Trustees Of The Leland Stanford Junior University Process for in situ generation of hydrogen sulfide or hydrogen selenide gas using a solid precursor
US7964490B2 (en) 2008-12-31 2011-06-21 Intel Corporation Methods of forming nickel sulfide film on a semiconductor device
KR101535653B1 (ko) 2009-02-09 2015-07-10 삼성전자주식회사 상변화 메모리 소자의 제조방법
US9040113B2 (en) 2009-05-26 2015-05-26 Uchicago Argonne, Llc Atomic layer deposition of metal sulfide thin films using non-halogenated precursors
US8294202B2 (en) 2009-07-08 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
US8344418B2 (en) 2009-12-23 2013-01-01 Intel Corporation Materials for interfacing high-K dielectric layers with III-V semiconductors
FR2981199B1 (fr) 2011-10-10 2014-06-27 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable comportant une couche de chalcogenure dope resistante a des temperatures elevees
US8766330B2 (en) 2011-10-28 2014-07-01 Georgetown University Method and system for generating a photo-response from MoS2 Schottky junctions
US9147582B2 (en) 2011-12-19 2015-09-29 First Solar, Inc. Manufacturing methods for semiconductor devices
US8865551B2 (en) * 2012-06-28 2014-10-21 International Business Machines Corporation Reducing the inversion oxide thickness of a high-k stack fabricated on high mobility semiconductor material
US20140011339A1 (en) * 2012-07-06 2014-01-09 Applied Materials, Inc. Method for removing native oxide and residue from a germanium or iii-v group containing surface
US9558931B2 (en) 2012-07-27 2017-01-31 Asm Ip Holding B.V. System and method for gas-phase sulfur passivation of a semiconductor surface
US9478419B2 (en) 2013-12-18 2016-10-25 Asm Ip Holding B.V. Sulfur-containing thin films
US9245742B2 (en) 2013-12-18 2016-01-26 Asm Ip Holding B.V. Sulfur-containing thin films
US20150340228A1 (en) * 2014-05-14 2015-11-26 Tokyo Electron Limited Germanium-containing semiconductor device and method of forming
US9711396B2 (en) 2015-06-16 2017-07-18 Asm Ip Holding B.V. Method for forming metal chalcogenide thin films on a semiconductor device
US9741815B2 (en) 2015-06-16 2017-08-22 Asm Ip Holding B.V. Metal selenide and metal telluride thin films for semiconductor device applications

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320448B1 (ko) * 1994-06-14 2002-04-06 구자홍 고이동도트랜지스터및제조방법
JPH1041312A (ja) * 1996-07-25 1998-02-13 New Japan Radio Co Ltd 化合物半導体の熱処理方法
JPH11251253A (ja) * 1998-03-05 1999-09-17 Nichia Chem Ind Ltd 窒化物半導体基板の製造方法および窒化物半導体基板
KR20100121394A (ko) * 2007-04-07 2010-11-17 레르 리키드 쏘시에떼 아노님 뿌르 레드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 Ｔａ- 또는 Ｎｂ-도핑된 고유전상수 막의 퇴적
KR20160145201A (ko) * 2012-09-26 2016-12-19 인텔 코포레이션 등각 금속 게이트 전극을 갖고 게이트 유전체 계면이 질소 도핑된 비평면 iii-v 전계 효과 트랜지스터
KR101514600B1 (ko) * 2014-03-28 2015-04-23 성균관대학교산학협력단 반도체 소자 및 반도체 소자 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
H. Kim et. al. Interfacial characteristics of HfO2 grown on nitrided Ge (100) substrates by atomic-layer deposition, Applied Physics Letters. 4 Oct. 2004, Vol. 85, No. 14, pp. 2902-2904* *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180123436A (ko) * 2017-05-08 2018-11-16 에이에스엠 아이피 홀딩 비.브이. 기판 상에 실리콘 질화막을 형성하는 방법 및 관련 반도체 소자 구조체

Also Published As

Publication number Publication date
US20160358835A1 (en) 2016-12-08
KR102375116B1 (ko) 2022-03-16
TWI744233B (zh) 2021-11-01
US10490475B2 (en) 2019-11-26
TW201705247A (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
US9711350B2 (en) Methods for semiconductor passivation by nitridation
US11289327B2 (en) Si precursors for deposition of SiN at low temperatures
US11587783B2 (en) Si precursors for deposition of SiN at low temperatures
KR102623131B1 (ko) 게이트 유전체들에 대한 원자층 성막의 구현을 위한 방법 및 장치
US8361910B2 (en) Pretreatment processes within a batch ALD reactor
CN112992667A (zh) 形成氮化钒层的方法和包括氮化钒层的结构
US20140273531A1 (en) Si PRECURSORS FOR DEPOSITION OF SiN AT LOW TEMPERATURES
US8809152B2 (en) Germanium oxide free atomic layer deposition of silicon oxide and high-k gate dielectric on germanium containing channel for CMOS devices
JP2010510677A (ja) ゲートスタック構造の順次処理のクラスター化方法
US20080014759A1 (en) Method for fabricating a gate dielectric layer utilized in a gate structure
KR20160048002A (ko) 티타늄 알루미늄 및 탄탈륨 알루미늄 박막들
KR102375116B1 (ko) 산화물 제거 이후의 질화에 의한 반도체 패시베이션 방법들
KR102445474B1 (ko) 확산에 의한 반도체 형성 방법
US20170040158A1 (en) Low temperature ald on semiconductor and metallic surfaces
TW202331841A (zh) 半導體結構和其形成方法以及用於執行方法之設備

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)