JP5329038B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

Info

Publication number
JP5329038B2
JP5329038B2 JP2006344404A JP2006344404A JP5329038B2 JP 5329038 B2 JP5329038 B2 JP 5329038B2 JP 2006344404 A JP2006344404 A JP 2006344404A JP 2006344404 A JP2006344404 A JP 2006344404A JP 5329038 B2 JP5329038 B2 JP 5329038B2
Authority
JP
Japan
Prior art keywords
film
transparent
insulator film
semiconductor device
transparent insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006344404A
Other languages
English (en)
Other versions
JP2008159683A (ja
Inventor
忠弘 大見
耕一 杉谷
匡 小池
昭典 番場
章洋 小林
耕平 綿貫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Ube-Nitto Kasei Co Ltd
Ube Corp
Original Assignee
Tohoku University NUC
Ube Industries Ltd
Ube-Nitto Kasei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2006344404A priority Critical patent/JP5329038B2/ja
Application filed by Tohoku University NUC, Ube Industries Ltd, Ube-Nitto Kasei Co Ltd filed Critical Tohoku University NUC
Priority to US12/520,317 priority patent/US20100059820A1/en
Priority to EP07850921A priority patent/EP2096678A4/en
Priority to KR1020097011441A priority patent/KR20090097861A/ko
Priority to PCT/JP2007/074451 priority patent/WO2008075727A1/ja
Priority to CN2007800475155A priority patent/CN101563782B/zh
Priority to TW096149322A priority patent/TW200847442A/zh
Publication of JP2008159683A publication Critical patent/JP2008159683A/ja
Application granted granted Critical
Publication of JP5329038B2 publication Critical patent/JP5329038B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78639Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1292Multistep manufacturing methods using liquid deposition, e.g. printing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は半導体装置、特に、薄膜トランジスタ(TFT)に関し、またその製造方法に関する。
一般に、液晶表示装置、有機EL装置、無機EL装置等の表示装置は、平坦な一主面を有する透明基板上に、配線パターン、電極パターン等の導電パターンを順次、成膜、パターニングすることによって形成されている。そして電極膜、表示装置を構成する素子に必要な各種の膜等を順次成膜、パターニングすることによって、表示装置が製作されている。
近年、この種の表示装置に対しては大型化の要望が強くなっている。大型の表示装置を形成するには、より多くの表示素子を高精度で基板上に形成し、これらの素子を配線パターンと電気的に接続する必要がある。この場合、基板上には配線パターンの他に、絶縁膜、TFT(薄膜トランジスタ)素子、発光素子等が多層化された状態で形成されている。その結果、基板上には、階段状に段差ができるのが普通であり、配線パターンはこれらの段差を越えて配線されている。更に、表示装置を大型化する際、配線パターン自体が長くなるため、当該配線パターンの抵抗を低くすることが必要になってくる。
配線パターンの段差を解消し、かつ低抵抗化する手法として、特許文献1および特許文献2では、液晶ディスプレイのような平面ディスプレイ用配線を形成するために、透明な基板表面に配線と、これと同等の高さの透明な絶縁材料を配線パターンに接するように形成することが開示されている。また、特許文献2においては、さらに加熱プレスやCMPにより配線をより平坦化する方法が開示されている。
また、特許文献3には、下地密着層、触媒層、導電金属層、及び、その上に形成された拡散抑止層を含むゲート電極を構成し、これによって、ガラス基板との密着性と、ゲート電極の平坦性を改善することが提案されている。
WO 2004/110117 特開2005−210081 特願2005−173050
特許文献1においては、樹脂パターンにより形成された溝の中に配線を埋設し厚膜配線化することにより表示装置の特性の向上が可能であることが開示されており、配線形成方法としてインクジェット法やスクリーン印刷法等の手法が開示されている。しかしながら、開示された方法では基板への密着性に問題があることが判明した。更に、特許文献1に記載されているように、配線を導電性インクやスクリーン印刷等で形成すると、配線の表面が粗く、配線上に形成される絶縁層等の平坦性が悪くなることも分かった。導電性インクやスクリーン印刷によって形成された配線をゲート電極として使用した場合、配線表面の粗さのため、チャンネルを通るキャリアの伝播率が悪化し、高速動作の障害になると言う現象が観測された。更に、導電性インクやスクリーン印刷等では、配線が微細になると、所望の形状を得ることが困難になることも判明した。たとえば、幅20μm、長さ50μmのゲート電極をこれらの方法で形成しようとしても、電極材料が全面に行き渡らず、所望のパターンの形成が実用上不可能であることが判明した。
特許文献2では、配線表面の粗さの問題を解決する方法として、プレス部材によって絶縁膜および埋め込み配線 を押圧する加熱プレス処理、またはCMP処理する工程を提案している。しかしながら近年のマザーガラスの基板サイズの大型化に伴い、特に第5世代の1100mm×1300mm以上の大きさのガラス基板においては、これらの配線の平坦化の方法は現実的ではなくなっている。加熱プレス処理はわずかなガラスのひずみが破損につながり、またCMPによる大型ガラス基板の全面均一研磨は非常に困難であり、コストの増大につながる。
また、めっき層と周囲の樹脂膜との間に隙間が生じる現象も観測された。原因はめっき処理時の高温で樹脂が膨張し、めっき形成後に収縮するためと見られる。このような隙間があると、ゲート絶縁膜に電界集中が起きて絶縁破壊が生じ、ゲート電極とチャンネル領域とがショートしてしまう。
更に、特許文献3は、密着性を高めるように、絶縁基板上を表面修飾する工程と、該絶縁基板上に樹脂膜を形成する工程と、該樹脂膜をパターニングすることで電極もしくは配線が収容される凹部を形成する工程と、該凹部に触媒付与する工程と、該樹脂膜を加熱硬化する工程と、該凹部にめっき法により導電性材料を形成する工程と、を少なくとも含む製造方法を提案している。ゲート電極等の導電金属層、たとえばCu層は無電解めっき法により形成され、その上にCu拡散抑止層として選択的CVD法によりW層を形成するか、無電解めっき法によりNi層を形成してゲート電極としている。
この方法によれば、ゲート電極の基板への密着性は改善され、さらに幅20μm、長さ50μmのゲート電極であっても、寸法の大小にかかわりなく、所望のパターンの形成が可能である。しかしながら、この方法でもゲート電極の表面が粗く、ゲート電極上に形成されるゲート絶縁層の平坦性が悪いことが分かった。例えば、無電解めっきで形成されたCu層表面の平坦度はRaで17.74nmにも達し、その上に形成されたNi層表面も平坦度はRaで8.58nmとなり、この表面の粗さのためにゲート絶縁膜としてCVD形成された窒化シリコンの表面、すなわち半導体層のチャンネル領域との界面も粗く、表面散乱の結果キャリアの移動度が悪化することが判明した。
本発明の目的は、ゲート絶縁膜の平坦性が優れた薄膜トランジスタ(TFT)及びその製造方法を提供することである。
本発明の他の目的は、界面平坦性が優れかつ透明度の高いゲート絶縁膜を有する薄膜トランジスタ及びその製造方法を提供することである。
本発明の更に他の目的は、透明性及び平坦性の優れたゲート絶縁膜を形成できるコーティング剤を提供することである。
以下、本発明の態様を列挙する。
本発明の第1の態様によれば、透明基体と、該透明基体の一主面上部に設けられ該一主面に達する溝を形成した透明絶縁体膜Aと、前記溝内にその表面が前記透明絶縁体膜Aの表面とほぼ平坦になるように形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して設けられた半導体層とを有する半導体装置において、前記ゲート絶縁膜が少なくとも二層からなり、かつ前記ゲート絶縁膜の少なくとも一層が、MOの繰り返し単位が主骨格であり、かつ、その組成がRMO〔式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、xは0〜3の整数をそれぞれ示し、yは以下の式:(m−x)/2<y<m−x−0.5(mはMの価数。)を満たす。〕で表される一種、又は二種以上の酸化物で構成される透明絶縁体膜Bであることを特徴とする半導体装置が得られる。
本発明の第2の態様によれば、透明基体と、該透明基体の一主面上部に設けられ該一主面に達する溝を形成した透明絶縁体膜Aと、前記溝内にその表面が前記透明絶縁体膜Aの表面とほぼ平坦になるように形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して設けられた半導体層とを有する半導体装置において、前記ゲート絶縁膜が少なくとも二層からなり、かつ前記ゲート絶縁膜の少なくとも一層が、150〜300℃の温度範囲での加熱を経て形成された、濁度(Hz)が3%以下、透過率(Tt)が80%以上である透明絶縁体膜Bであることを特徴とする半導体装置が得られる。
本発明の第3の態様によれば、前記透明絶縁体膜Bは、塗布液をコーティングすることによって形成された透明絶縁体塗布膜であることを特徴とする第1または第2の態様に記載の半導体装置が得られる。
本発明の第4の態様によれば、前記透明絶縁体膜Bは、その表面荒さ(Ra)が5nm以下であることを特徴とする第1〜3の態様のいずれかに記載の半導体装置が得られる。
本発明の第5の態様によれば、前記透明絶縁体膜Bは、その厚さをd(Å)とし、比誘電率をεとしたとき、280>d/ε の関係を満足することを特徴とする第1〜4の態様のいずれかに記載の半導体装置が得られる。
本発明の第6の態様によれば、第3乃至第5の態様の内のいずれか一の半導体装置の前記透明絶縁体膜Bを形成するためのコーティング剤であって、MXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性置換基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、有機溶剤、水又はそれらの混合溶媒中に溶解又は分散してなる混合液の一種からなるか、又は該混合液の二種以上を混合してなることを特徴とする透明絶縁体膜B形成用のコーティング剤が得られる。
本発明の第7の態様によれば、第3乃至第5の内のいずれか一の半導体装置の前記透明絶縁体膜Bを形成するためのコーティング剤であって、一種又は二種以上のRMXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性置換基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、有機溶剤、水又はそれらの混合溶媒中に溶解又は分散してなることを特徴とする透明絶縁体膜B形成用のコーティング剤が得られる。
本発明の第8の態様によれば、前記加水分解性置換基Xがアルコキシル基であることを特徴とする前記第6又は第7の態様の透明絶縁体膜B形成用のコーティング剤が得られる。
本発明の第9の態様によれば、前記ゲート絶縁膜は、CVDで形成された、比誘電率が4以上の絶縁体膜Cをさらに含むことを特徴とする第1〜5の態様のいずれかに記載された半導体装置が得られる。
本発明の第10の態様によれば、前記絶縁体膜Cは透明であり、前記透明絶縁体膜B上部に延在していることを特徴とする第9の態様に記載の半導体装置が得られる。
本発明の第11の態様によれば、透明基体表面上に透明絶縁体膜Aを形成する工程と、前記透明絶縁体膜Aの一部を選択的に除去して前記透明基体に達する溝を形成する工程と、前記溝内に前記透明基体表面に達するゲート電極を形成する工程と、RMXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性置換基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、有機溶剤、水若しくはそれらの混合溶媒中に溶解若しくは分散してなる混合液の一種からなるか、若しくは該混合液の二種以上を混合してなるコーティング剤、又は一種若しくは二種以上のRMXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性官能基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、有機溶剤、水若しくはそれらの混合溶媒中に溶解若しくは分散してなるコーティング剤を、前記ゲート電極表面を含んで前記透明絶縁体膜A表面にコーティングする工程と、前記コーティング工程で得られた塗布膜に対して加熱を行う工程と、その結果得られた透明絶縁体膜B上に半導体膜を形成する工程と、を有することを特徴とする半導体装置の製造方法が得られる。
本発明の第12の態様によれば、前記加水分解性置換基Xがアルコキシル基であることを特徴とする第11の態様に記載の半導体装置の製造方法が得られる。
本発明の第13の態様によれば、前記透明絶縁体膜Bを覆うように比誘電率が4以上の透明絶縁体膜CをCVDで形成する工程を、前記塗布膜の加熱工程と、前記半導体膜形成工程との間にさらに有することを特徴とする第11または12の態様に記載の半導体装置の製造方法が得られる。
本発明によれば、表面の粗いゲート電極上に絶縁体塗布膜を設けることによってその表面の平坦度をRaで5nm以下としつつ透明度が高く光学的、電気的に優れた特性のゲート絶縁膜とし、チャンネル領域との界面が平坦となってキャリアの界面散乱を防ぎ、高いキャリア移動度を達成するとともに、ゲート電極以外の部分において良好な光学的電気的特性を維持するゲート絶縁膜を提供することができる。更に、本発明によれば、透明性及び平坦性に優れ、ゲート絶縁膜を形成するのに適したコーティング剤が得られる。
本発明の実施形態について図を用いて説明する。図1は本発明の薄膜トランジスタ(TFT)の構造の一例を示す断面図であり、図示された薄膜トランジスタは、ガラス基板(絶縁基板)10上に形成された透明感光性樹脂からなる透明樹脂膜11(透明絶縁体膜Aに相当)と、該透明樹脂膜11にガラス基板10に達するように形成され、該透明樹脂膜と略同一の高さまで形成されたゲート電極12と、該透明樹脂膜11と該ゲート電極12上にわたって形成された絶縁体塗布膜131(透明絶縁体膜Bに相当)およびその上のCVD誘電体膜132(絶縁体膜Cに相当)とからなるゲート絶縁膜13と、該ゲート電極12上に該ゲート絶縁膜13を介して形成されてなる半導体層14と、該半導体層14に接続されたソース電極15とドレイン電極16とを有している。
本実施形態に記載されるように、ゲート絶縁膜13は、透明絶縁体膜B131と、絶縁体膜C132の二層から形成されるのが好ましい。また、透明絶縁体膜B131は、本発明の所望の効果を良好に発現させる観点から、ゲート電極12表面を含んで透明絶縁体膜A11の表面に形成するのが好ましい。
図2は本実施例に係る薄膜トランジスタのゲート電極部の構造を拡大して示した断面図である。図示されたゲート電極12は、ガラス基板10側から半導体層側に向かって(即ち、図の下から順に)下地密着層121、触媒層122、導電金属層123、導電金属拡散抑止層124によって構成され、当該ゲート電極12は平坦な透明樹脂膜11に形成された溝中に埋設されている。
図示されているように、ゲート電極12の表面と透明樹脂膜11とは略同一平面を形成するように、透明樹脂膜の溝に埋設されている。このため、ゲート電極12の上部構造の平坦性は確保されるが、ミクロに見た場合の平坦性に問題がある。すなわち、無電解めっきによる導電金属層123(Cu層)表面の平坦度はRaで17.74nmにも達し、その上に形成された導電金属拡散抑止層124(無電解めっきNi層)表面も平坦度はRaで8.58nmである。
本発明では、導電金属拡散抑止層124上に厚さ40nm以上の絶縁体塗布膜131が形成され、この膜がゲート電極12と樹脂膜11との間の隙間112を埋めるとともに、ゲート電極12表面の凹凸を反映しない、Raで5nm以下という平坦な表面を提供する。この結果、絶縁体塗布膜(オーバーコート膜)である透明絶縁体膜B131上に、CVDにより形成された厚さ150〜160nmの窒化シリコン誘電体膜(絶縁体膜C)132の表面平坦性を得ることが出来た。この結果、ゲート絶縁膜13上に形成される半導体層にゲート電極に起因する凹凸を生じることなく薄膜トランジスタ(TFT)を形成できるため、移動度の大幅な向上が可能となった。
なお、絶縁体塗布膜(オーバーコート膜)である透明絶縁体膜B131は、従来知られているSOG(スピンオンガラス)の代わりに、次のコーティング剤を用いて形成される。
1.溶媒の種類:
メタノール、エタノール、イソプロピルアルコール、プロピルアルコール、シクロヘキサノールなどのアルコール系、エチレングリコール、プロピレングリコールなどのグリコール系若しくはそれらの誘導体、アセトン、メチルイソブチルケトン、シクロヘキサノンなどのケトン系、その他、トルエン、キシレン、エーテル系、脂肪族炭化水素系などの有機溶剤、水などが使用できる。これらは、単独または、2種以上混合しても良い。
2.材料の種類と割合の範囲:
コーティング剤は、RMXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性置換基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、上記の溶媒中に溶解又は分散してなる混合液の一種からなるか、若しくは該混合液の二種以上を混合して得られるもの、又は、一種又は二種以上の前記RMXm−xで表される化合物を加水分解縮合反応することにより得られる縮合物を、上記の溶媒中に溶解又は分散して得られるものが使用される。
前記RMXm−xで表される化合物において、Rの非加水分解性置換基とは、アルキル基、(メタ)アクリロイルオキシ基若しくはエポキシ基を有するアルキル基、アルケニル基、アリール基又はアラルキル基をいう。具体的に言えば、非加水分解性置換基としては、例えば、メチル基、エチル基、n−プロピル基、イソプロピル基、n−ブチル基、イソブチル基、sec−ブチル基、tert−ブチル基、ペンチル基、ヘキシル基、オクチル基、シクロペンチル基、シクロヘキシル基、γ−アクリロイルオキシプロピル基、γ−メタクリロイルオキシプロピル基、γ−グリシドキシプロピル基、3,4−エポキシシクロヘキシル基、ビニル基、アリル基、ブテニル基、ヘキセニル基、オクテニル基、フェニル基、トリル基、キシリル基、ナフチル基、ベンジル基、フェネチル基、フェニルプロピル基、ナフチルメチル基などが挙げられ、耐熱性、密着性、コスト、平坦化性などの観点から、メチル基、エチル基、フェニル基が好ましい。
Xの加水分解性置換基とは、ハロゲン原子、アルコキシル基、水素、イソシアネート基、シラザン基、配位性置換基などをいう。具体的に言えば、加水分解性置換基としては、例えば、塩素原子、メトキシ基、エトキシ基、n−プロポキシ基、イソプロポキシ基、n−ブトキシ基、イソブトキシ基、sec−ブトキシ基、tert−ブトキシ基、ペントキシ基、ヘキソキシ基、シクロペントキシ基、シクロヘキソキシ基、アセチルアセトナート基などが挙げられ、反応の制御のし易さ、コストという観点から、メトキシ基、エトキシ基、プロポキシ基、ブトキシ基が好ましい。Mとしては、Si、Ti、Alが、としては、0〜2が、それぞれ好ましい。
前記RMXm−xで表される化合物としては、例えば、メチルトリメトキシシラン、メチルトリエトキシシラン、メチルトリプロポキシシラン、メチルトリイソプロポキシシラン、エチルトリメトキシシラン、エチルトリエトキシシラン、プロピルトリエトキシシラン、ブチルトリメトキシシラン、フェニルトリメトキシシラン、フェニルトリエトキシシラン、ジメチルジメトキシシラン、メチルフェニルジメトキシシラン、メチルトリクロロシラン、エチルトリクロロシラン、ジメチルジクロロシラン、テトラメトキシシラン、テトラエトキシシラン、テトラ−n−プロポキシシラン、テトライソプロポキシシラン、テトラ−n−ブトキシシラン、テトライソブトキシシラン、テトラ−sec−ブトキシシラン、テトラ−tert−ブトキシシラン、テトラクロロシランなど、並びにこれらに対応するテトラアルコキシチタン、トリアルコキシチタン、ジアルコキシチタン、トリメトキシアルミニウム、トリエトキシアルミニウム、トリ−n−プロポキシアルミニウム、トリイソプロポキシアルミニウム、トリ−n−ブトキシアルミニウム、トリイソブトキシアルミニウム、トリ−sec−ブトキシアルミニウム、トリ−tert−ブトキシアルミニウムなどが挙げられ、反応のし易さ、コスト、密着性、平坦化性という観点から、メチルトリメトキシシラン、メチルトリエトキシシラン、メチルトリプロポキシシラン、メチルトリイソプロポキシシラン、エチルトリメトキシシラン、エチルトリエトキシシラン、フェニルトリメトキシシラン、ジメチルジメトキシシラン、テトラメトキシシラン、テトラエトキシシラン、など、並びにこれらに対応するテトラアルコキシチタンが好ましい。中でも、メチルトリメトキシシランとテトラエトキシシランの縮合物を混合して用いるのが好ましく、両縮合物の量比としては、モル比(前者/後者)で、1/9〜8/2が好ましい。
前記RMXm−xで表される化合物の加水分解縮合反応は、例えば、触媒として酸若しくは塩基を使用し、水を添加して、所定の溶媒中で0〜80℃の温度とし、攪拌機付き反応装置を使用して、1〜24時間程度攪拌することにより行うことができる。
コーティング剤中の前記縮合物の含有量は、特に限定されないが、通常、0.5〜25重量%であり、コーティング方式や、膜厚の設定によっても最適値は異なるが、コーティング剤の経時的変化の観点から、1〜10重量%が好ましい。
3.その他の成分:
レベリング剤、粘度調整剤などを添加しても良い。
上記のコーティング剤は、ゲート電極12、及び、透明樹脂膜である透明絶縁体膜A11を含む表面にコーティングされた後、加熱される。この結果、ゲート電極12及び透明絶縁体膜A11上には、絶縁体塗布膜(オーバーコート膜)として、透明絶縁体膜B131が形成される。
この場合、絶縁体塗布膜(オーバーコート膜)である透明絶縁体膜B131を構成する物質の成分(組成)と特性は次の通りとなる。
成分:
MOの繰り返し単位が主骨格であり、かつ、その組成がRMO〔式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、xは0〜3の整数をそれぞれ示し、yは以下の式:(m−x)/2<y<m−x−0.5(mはMの価数。)を満たす。〕で表される酸化物の一種、又は二種以上の混合物で構成される。なお、Rは前記と同じである。また、R、M、及びxの好ましい態様も同じである。
2.薄膜の特徴:
280>d/ε (d:薄膜の厚み(Å)、ε:薄膜の比誘電率)である。尚、通常、上記d/εの下限は40である。
表面荒さがRaで5nm以下である。
前述したコーティング剤を塗布した後、150〜300℃の任意の温度で加熱したとき、Hz(濁度)<3%、Tt(透過率)>80%であり、薄膜トランジスタのゲート絶縁膜13として、十分な透明性を有していた。
なお、前記比誘電率はFour Dimensions株式会社製CVmap92により、前記表面荒さRaはAFM(セイコーインスツルメンツ株式会社製SPA400)により、前記濁度及び透過率は濁度計(日本電色工業(株)製「NDH2000(測定方法2)」)により測定することができる。
透明絶縁体膜B131の形成後、当該透明絶縁体膜Bの表面には、窒化シリコン誘電体膜が絶縁体膜C132として、CVDにより形成される。
ここで、絶縁体塗布膜としての透明絶縁体膜131およびその上のCVD誘電体膜としての絶縁体膜C132とからなるゲート絶縁膜13の厚さとしては、厚すぎるとトランジスタの駆動能力が悪化し、またゲート容量が増加して信号遅延を招くことから、窒化シリコン膜であれば350〜360nm程度以下、EOT(膜の平均誘電率で二酸化シリコンの誘電率を割った商に膜厚を掛けて得られた二酸化シリコン換算膜厚)で200nm以下が好ましい。
また、ゲート絶縁膜13の厚さが薄すぎるとリーク電流が増すこと、通常のLCDであれば最大15Vの電圧がTFTのゲート・ソース間にかかるので耐圧15V以上であることが好ましいことから、EOTで95nm以上あることが好ましい。
一方、ゲート絶縁膜13を構成する絶縁体塗布膜(即ち、透明絶縁体膜B)131の厚さは、下地のラフネスに依存せず平坦な表面を得るためには(下地の表面荒さがP−Vで30nm程度であれば)その物理膜厚が最低40nmは必要である。この膜の誘電率はさまざまでありうるが、誘電率が最大10程度であることを考えると、二酸化シリコン換算膜厚(EOT)で15nm以上とすることが好ましい。また、最高膜厚は複合ゲート絶縁膜13の場合は120nm程度以下が好ましい。なお、d/εを算出する場合には、透明絶縁体膜B131の膜厚をÅに換算して用いればよい。
CVD誘電体膜(絶縁体膜C)132の厚さは、耐圧をこの膜で主に引き受けることを考慮すると、EOTで80nm以上が好ましい。その上限は、200nm−15nm=185nmとするのが好ましい。
(実施例)
次に、上記のような本実施例の薄膜トランジスタの形成方法について図を用いて説明する。図3〜図7は本実施例に係る薄膜トランジスタの製造方法を工程順に示す模式図である。まず、図3を参照すると、基板としてガラス基板10を用意する。このガラス基板としては30インチ以上の大型画面を形成できるような大型の基板でも良い。このガラス基板を0.5体積%のフッ酸水溶液で10秒間処理し、純水で水洗して表面の汚染をリフトオフ除去する。
次に、ガラス基板10を、水酸化ナトリウムを純水に添加することによりpHを10に制御した水溶液に0.1体積%の濃度でシランカップリング剤であるアミノプロピルエトキシシランを溶解したシランカップリング剤溶液で処理、即ち、該シランカップリング剤溶液に室温で30分間浸漬し、ガラス基板表面にシランカップリング剤を吸着させた。その後、ホットプレート上で、110℃、60分処理し、ガラス基板表面にシランカップリング剤を化学結合させ、下地密着層(厚さ10nm)121とした。このように、下地密着層を形成することにより、基板表面に実質的にアミノ基が配置され、金属錯体が配位しやすい構造を作ることができる。シランカップリング剤は、通常、透明であるため、ガラス基板全面に渡って形成しても、本発明の効果を得ることが可能であり、更に、ガラス基板と後の工程で用いる透明感光性樹脂の密着性を得る観点から好ましい。
下地密着層121形成後、下地密着層の表面にポジ型フォトレジスト液を、スピンナーを用いて塗布し、ホットプレート上で、100℃で120秒間加熱プリベーク処理することにより、2μmの厚さを有する感光性透明樹脂膜を透明樹脂膜A11として形成した。尚、上記したポジ型フォトレジストは特開2002−296780号公報に記載されたアルカリ可溶性脂環式オレフィン系樹脂を含有したものを使用した。透明樹脂膜A11を形成する有機材料としては、アクリル系樹脂、シリコーン系樹脂、フッ素系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、脂環式オレフィン樹脂、およびエポキシ系樹脂からなる群から選ばれた透明樹脂が使用可能である。以降の工程を容易にする観点で、透明樹脂膜A11としては、特に、特開2001−188343号公報あるいは特開2002−296780号公報に詳述されたような感光性透明樹脂組成物を使用して作成するのが好ましい。
図4を参照すると、感光性透明樹脂膜を透明樹脂膜A11として形成した後、マスクアライナーにより、g、h、i線の混合光をマスクパターンを介して、該感光性透明樹脂膜に選択的に照射した。その後、0.3重量%テトラメチルアンモニウムヒドロキシド水溶液で90秒間現像した後、純水で60秒間リンス処理を行い、ガラス基板10上に所定のパターンを有する溝を形成した。その後、窒素雰囲気中で230℃、60分の熱処理をし、感光性透明樹脂膜(即ち、透明樹脂膜A)11を硬化した。
次に、これを塩化パラジウム−塩酸水溶液(塩化パラジウム0.005体積%、塩酸0.01体積%)に室温で3分間、浸漬し、還元剤(上村工業(株)製レデューサーMAB−2)で処理し水洗することで、形成された溝内に選択的にパラジウム触媒層(厚さ10〜50nm)122を付与した。
図5を参照すると、パラジウム触媒層122を付与した基板を、銅無電解めっき液(上村工業(株)製PGT)に浸漬し、前述の溝内に選択的に銅層(厚さ1.9μm)を導電金属層123として形成した。銅層は、続く導体金属拡散抑止膜124の膜厚の分だけ、透明感光性樹脂11の表面高さより低い位置で処理を終了することが好ましい。次に、ニッケル無電解めっき液に浸漬し、導電金属層123としての銅層上に、ニッケルによって形成された導体金属拡散抑止膜124(厚さ0.1μm)を形成した。
次に、図6を参照すると、ゲート電極12の表面を含む透明樹脂膜11の表面に延在するように、絶縁体塗布膜(即ち、透明絶縁体膜B)131を形成した。
図示された絶縁体塗布膜131は、以下のコーティング剤を用いて形成した。すなわち、メチルトリメトキシシラン(71.0g)、テトラエトキシシラン(52.0g)、IPA(イソプロピルアルコール;97.1g)、0.1N硝酸(9.6g)および水(82.7g)を順次混合し、24時間加水分解縮合反応を行った。得られた反応液をメチルイソブチルケトン(437.0g)およびプロピレングリコールモノメチルエーテル(250.5g)の混合溶媒で希釈しコーティング剤を得た。このコーティング剤を塗布し、得られた塗布膜に対し300℃で1時間熱処理を行い、絶縁体塗布膜131を得た。
図示された絶縁体塗布膜131は、ポリメチルシルセスキオキサン(即ち、CHSiO1.5)とシリカ(SiO)の複合体で構成されており、その膜厚は60nmであった。また、比誘電率を測定した結果、ε=2.5であった。従って、d/εは240であった。透明性を評価した結果、Hzは0.09%、Ttは92.61%であった。また表面荒さをAFMにより測定した所、Ra=4.5nmであった。
次に、マイクロ波励起RLSAプラズマ処理装置にてSi膜をCVD成長させ、絶縁体膜C132を形成し、これによって、透明絶縁体膜B131及び絶縁体膜C132を備えたゲート絶縁膜13を作成した。
ここで、絶縁体膜C132の比誘電率としては、半導体産業において通常ゲート絶縁膜として用いられてきたSiO膜の比誘電率が3.9であるという観点から、4以上が好ましく、7以上がより好ましい。比誘電率の上限としては、通常、7.5程度である。また、絶縁体膜Cは、実質的に透明であるのが好ましい。それらの特性を満たし得る絶縁体膜Cの材料としては、特に限定はないが、通常、Si膜が好適に用いられる。
次に、図6に示すように、公知のPECVD法によりアモルファスシリコン膜141、n+型アモルファスシリコン膜142を連続堆積し、フォトリソグラフィー法および公知のRIE法によりゲート電極12上およびその周辺部を除いてアモルファスシリコン膜を一部除去した。
図7を参照すると、引き続き、公知のスパッタ法などにより、ソース電極およびドレイン電極とすべく、Ti、Al、Tiの順で成膜を行い、フォトリソグラフィー法でパターニングを行うことによって、ソース電極15およびドレイン電極16を形成した。次に、形成されたソース電極15およびドレイン電極16をマスクとして、公知の手法によりn+型アモルファスシリコン膜142をエッチングすることで、ソース領域とドレイン領域の分離を行った。次に、公知のPECVD法により、保護膜としてシリコン窒化膜(図示せず)を形成して、本発明の薄膜トランジスタ(TFT)を完成させた。
尚、上記した実施形態では、液晶表示装置についてのみ説明したが、本発明は平面ディスプレイパネルを構成する各種基板に適用できる。
また、ゲート電極を構成する材料として、銅のほかに銀や透明酸化物導電体(ITOなど)でも良い。
本発明は液晶表示装置、有機EL装置、無機EL装置等の表示装置に適用して、これら表示装置を大型化することができると共に、表示装置以外の配線にも適用できる。
本発明に係る薄膜トランジスタの構造の一例を示す断面図である。 本発明に係る薄膜トランジスタのゲート電極部の構造の一例を拡大して示す断面図である。 本発明の実施例に係る薄膜トランジスタの製造方法の一工程を説明する断面図である。 図3に示された工程の後に行われる工程を説明する断面図である。 図4に示された工程後に行われる工程を説明する断面図である。 図5に示された工程後に行われる工程を説明する断面図である。 図6に示された工程後に行われる工程を説明する断面図である。
符号の説明
10 ガラス基板
11 透明絶縁体膜A
12 ゲート電極
121 下地密着層
122 触媒層
123 導電金属層
124 導電金属拡散抑止層
13 ゲート絶縁膜
131 透明絶縁体膜B
132 絶縁体膜C
14 半導体層
141 アモルファスシリコン膜
142 n+アモルファスシリコン膜
15 ソース電極
16 ドレイン電極

Claims (13)

  1. 透明基体と、該透明基体の一主面上部に設けられ該一主面に達する溝を形成した透明絶縁体膜Aと、前記溝内にその表面が前記透明絶縁体膜Aの表面とほぼ平坦になるように形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して設けられた半導体層とを有する半導体装置において、前記ゲート絶縁膜が少なくとも二層からなり、かつ前記ゲート絶縁膜の少なくとも一層が、MOの繰り返し単位が主骨格であり、かつ、その組成がRMO〔式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、xは0〜3の整数をそれぞれ示し、yは以下の式:(m−x)/2<y<m−x−0.5(mはMの価数。)を満たす。〕で表される一種、又は二種以上の酸化物で構成される透明絶縁体膜Bであることを特徴とする半導体装置。
  2. 透明基体と、該透明基体の一主面上部に設けられ該一主面に達する溝を形成した透明絶縁体膜Aと、前記溝内にその表面が前記透明絶縁体膜Aの表面とほぼ平坦になるように形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して設けられた半導体層とを有する半導体装置において、前記ゲート絶縁膜が少なくとも二層からなり、かつ前記ゲート絶縁膜の少なくとも一層が、150〜300℃の温度範囲での加熱を経て形成された、濁度(Hz)が3%以下、透過率(Tt)が80%以上である透明絶縁体膜Bであることを特徴とする半導体装置。
  3. 前記透明絶縁体膜Bは、塗布液をコーティングすることによって形成された透明絶縁体塗布膜であることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記透明絶縁体膜Bは、その表面荒さ(Ra)が5nm以下であることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
  5. 前記透明絶縁体膜Bは、その厚さをd(Å)とし、比誘電率をεとしたとき、280>d/ε の関係を満足することを特徴とする請求項1〜4のいずれかに記載の半導体装置。
  6. 請求項3乃至5の内のいずれか一項に記載の半導体装置の前記透明絶縁体膜Bを形成するためのコーティング剤であって、MXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性置換基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、有機溶剤、水又はそれらの混合溶媒中に溶解又は分散してなる混合液の一種からなるか、又は該混合液の二種以上を混合してなることを特徴とする透明絶縁体膜B形成用のコーティング剤。
  7. 請求項3〜5のいずれか一項に記載の半導体装置の前記透明絶縁体膜Bを形成するためのコーティング剤であって、一種又は二種以上のRMXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性置換基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、有機溶剤、水又はそれらの混合溶媒中に溶解又は分散してなることを特徴とする透明絶縁体膜B形成用のコーティング剤。
  8. 前記加水分解性置換基Xがアルコキシル基であることを特徴とする請求項6または7に記載の透明絶縁体膜B形成用のコーティング剤。
  9. 前記ゲート絶縁膜は、CVDで形成された、比誘電率が4以上の絶縁体膜Cをさらに含むことを特徴とする請求項1〜5のいずれかに記載の半導体装置。
  10. 前記絶縁体膜Cは透明であり、前記透明絶縁体膜B上部に延在していることを特徴とする請求項9に記載の半導体装置。
  11. 透明基体表面上に透明絶縁体膜Aを形成する工程と、
    前記透明絶縁体膜Aの一部を選択的に除去して前記透明基体に達する溝を形成する工程と、
    前記溝内に前記透明基体表面に達するゲート電極を形成する工程と、
    MXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性置換基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、有機溶剤、水若しくはそれらの混合溶媒中に溶解若しくは分散してなる混合液の一種からなるか、若しくは該混合液の二種以上を混合してなるコーティング剤、又は一種若しくは二種以上のRMXm−x(式中、Rは非加水分解性置換基、Mは、Si、Ti、Al、Zr、Zn、Sn及びInの何れかの元素、Xは加水分解性官能基、xは0〜3の整数、mはMの価数をそれぞれ示す。)で表される化合物を加水分解縮合反応することにより得られる縮合物を、有機溶剤、水若しくはそれらの混合溶媒中に溶解若しくは分散してなるコーティング剤を、前記ゲート電極表面を含んで前記透明絶縁体膜A表面にコーティングする工程と、
    前記コーティング工程で得られた塗布膜に対して加熱を行う工程と、
    その結果得られた透明絶縁体膜B上に半導体膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  12. 前記加水分解性置換基Xがアルコキシル基であることを特徴とする請求項11に記載の半導体装置の製造方法。
  13. 前記透明絶縁体膜Bを覆うように比誘電率が4以上の透明絶縁体膜CをCVDで形成する工程を、前記塗布膜の加熱工程と、前記半導体膜形成工程との間にさらに有することを特徴とする請求項11または12に記載の半導体装置の製造方法。
JP2006344404A 2006-12-21 2006-12-21 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5329038B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2006344404A JP5329038B2 (ja) 2006-12-21 2006-12-21 半導体装置及び半導体装置の製造方法
EP07850921A EP2096678A4 (en) 2006-12-21 2007-12-19 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
KR1020097011441A KR20090097861A (ko) 2006-12-21 2007-12-19 반도체 장치 및 반도체 장치의 제조 방법
PCT/JP2007/074451 WO2008075727A1 (ja) 2006-12-21 2007-12-19 半導体装置及び半導体装置の製造方法
US12/520,317 US20100059820A1 (en) 2006-12-21 2007-12-19 Semiconductor device and method for manufacturing semiconductor device
CN2007800475155A CN101563782B (zh) 2006-12-21 2007-12-19 半导体装置和半导体装置的制造方法
TW096149322A TW200847442A (en) 2006-12-21 2007-12-21 Semiconductor device and method of manufacturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006344404A JP5329038B2 (ja) 2006-12-21 2006-12-21 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008159683A JP2008159683A (ja) 2008-07-10
JP5329038B2 true JP5329038B2 (ja) 2013-10-30

Family

ID=39536355

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006344404A Expired - Fee Related JP5329038B2 (ja) 2006-12-21 2006-12-21 半導体装置及び半導体装置の製造方法

Country Status (7)

Country Link
US (1) US20100059820A1 (ja)
EP (1) EP2096678A4 (ja)
JP (1) JP5329038B2 (ja)
KR (1) KR20090097861A (ja)
CN (1) CN101563782B (ja)
TW (1) TW200847442A (ja)
WO (1) WO2008075727A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5462603B2 (ja) * 2009-11-26 2014-04-02 宇部エクシモ株式会社 素子分離材料用塗布液、素子分離材料用塗布液の作製方法、素子分離層用薄膜、素子分離層用薄膜の形成方法、基板、及び、基板の形成方法
JP2011114165A (ja) * 2009-11-26 2011-06-09 Ube Nitto Kasei Co Ltd 素子分離材料用塗布液の作製方法、素子分離材料用塗布液、素子分離層用薄膜、素子分離層用薄膜の形成方法、基板、及び、基板の形成方法
JP2011114163A (ja) * 2009-11-26 2011-06-09 Ube Nitto Kasei Co Ltd 素子分離材料用塗布液、素子分離材料用塗布液の作製方法、素子分離層用薄膜、素子分離層用薄膜の形成方法、基板、及び、基板の形成方法
JP2011114164A (ja) * 2009-11-26 2011-06-09 Ube Nitto Kasei Co Ltd 素子分離材料用塗布液の作製方法、素子分離材料用塗布液、素子分離層用薄膜、素子分離層用薄膜の形成方法、基板、及び、基板の形成方法
JP2012164963A (ja) * 2010-11-26 2012-08-30 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP6300727B2 (ja) * 2011-11-11 2018-03-28 イーライ・エヌ・グレザー コバインダー補助アッセイ法
WO2013176247A1 (ja) * 2012-05-25 2013-11-28 株式会社ニコン トランジスタの製造方法およびトランジスタ
US9245742B2 (en) 2013-12-18 2016-01-26 Asm Ip Holding B.V. Sulfur-containing thin films
US9478419B2 (en) * 2013-12-18 2016-10-25 Asm Ip Holding B.V. Sulfur-containing thin films
US10490475B2 (en) 2015-06-03 2019-11-26 Asm Ip Holding B.V. Methods for semiconductor passivation by nitridation after oxide removal
US9711350B2 (en) 2015-06-03 2017-07-18 Asm Ip Holding B.V. Methods for semiconductor passivation by nitridation
US9741815B2 (en) 2015-06-16 2017-08-22 Asm Ip Holding B.V. Metal selenide and metal telluride thin films for semiconductor device applications
US9711396B2 (en) * 2015-06-16 2017-07-18 Asm Ip Holding B.V. Method for forming metal chalcogenide thin films on a semiconductor device
WO2019198181A1 (ja) * 2018-04-11 2019-10-17 堺ディスプレイプロダクト株式会社 有機el表示装置及び有機el表示装置の製造方法
US11192822B2 (en) * 2018-11-08 2021-12-07 Western Digital Technologies, Inc. Enhanced nickel plating process
CN115595543B (zh) * 2022-10-28 2024-06-07 西安理工大学 一种具有MAB相结构的MoAlB陶瓷薄膜及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01234831A (ja) * 1988-03-15 1989-09-20 Casio Comput Co Ltd 信号蓄積キャパシタ付薄膜トランジスタ
JP3173926B2 (ja) * 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
WO1995033688A1 (fr) * 1994-06-06 1995-12-14 Nippon Shokubai Co., Ltd. Fines particules d'oxyde de zinc, procede de production de ces particules et leur utilisation
JPH10268343A (ja) * 1997-03-24 1998-10-09 Sharp Corp 液晶表示装置およびその製造方法
JP2001188343A (ja) 1999-12-28 2001-07-10 Nippon Zeon Co Ltd 感光性樹脂組成物
JP2003115481A (ja) * 2000-08-21 2003-04-18 Jsr Corp 液晶表示素子用層間絶縁膜およびそれを用いた液晶表示素子
ATE456863T1 (de) * 2001-02-19 2010-02-15 Ibm Verfahren zur herstellung einer dünnfilmtransistorstruktur
JP2002296780A (ja) 2001-03-30 2002-10-09 Nippon Zeon Co Ltd 感光性樹脂組成物
JP2002353167A (ja) * 2001-05-29 2002-12-06 Sharp Corp 金属配線基板及び金属配線基板の製造方法並びに反射型液晶表示装置用金属配線基板
US20070024800A1 (en) 2003-06-04 2007-02-01 Tadahiro Ohmi Substrate and process for producing the same
TWI291987B (en) * 2003-07-04 2008-01-01 Jsr Corp Chemical mechanical polishing aqueous dispersion and chemical mechanical polishing method
JP4554344B2 (ja) 2003-12-02 2010-09-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4286116B2 (ja) 2003-12-09 2009-06-24 株式会社リコー 画像形成用トナー、現像剤及び画像形成装置
JP4512940B2 (ja) * 2003-12-24 2010-07-28 三菱マテリアル株式会社 錫ドープ酸化インジウム微粒子分散液とその製造方法、および該分散液を用いた熱線遮蔽性を有する合わせガラス用中間膜、ならびにその合わせガラス
KR20070007172A (ko) * 2004-03-31 2007-01-12 다다히로 오미 회로 기판, 회로 기판의 제조방법 및 회로 기판을 갖춘표시 장치
US7785948B2 (en) * 2004-08-20 2010-08-31 National Institute Of Advanced Industrial Science And Technology Semiconductor element and process for producing the same
JP4729975B2 (ja) * 2005-05-13 2011-07-20 セイコーエプソン株式会社 薄膜トランジスタの製造方法、電気光学装置、及び電子機器
TW200721501A (en) * 2005-07-05 2007-06-01 Univ Tohoku Thin-film transistor, wiring board and methods of producing the thin-film transistor and the wiring board

Also Published As

Publication number Publication date
CN101563782A (zh) 2009-10-21
TW200847442A (en) 2008-12-01
US20100059820A1 (en) 2010-03-11
EP2096678A1 (en) 2009-09-02
JP2008159683A (ja) 2008-07-10
WO2008075727A1 (ja) 2008-06-26
KR20090097861A (ko) 2009-09-16
CN101563782B (zh) 2011-07-13
EP2096678A4 (en) 2010-06-30

Similar Documents

Publication Publication Date Title
JP5329038B2 (ja) 半導体装置及び半導体装置の製造方法
US7473650B2 (en) Poly(organosiloxane) materials and methods for hybrid organic-inorganic dielectrics for integrated circuit applications
JP5491197B2 (ja) アルカリ現像性を有する硬化性組成物およびそれを用いた絶縁性薄膜および薄膜トランジスタ
CN1491442A (zh) 半导体器件的接触部分和包括该接触部分的用于显示器的薄膜晶体管阵列板
EP0686680A1 (en) Isolation film of semiconductor device, coating fluid for forming the film, and process for producing the film
JP6084805B2 (ja) 保護膜溶液組成物、薄膜トランジスター表示板及び薄膜トランジスター表示板の製造方法
JP2017518647A (ja) ウェハレベルz軸サーマルインターポーザ用の光パターン化可能シリコーン
JP2009094239A (ja) セラミック状酸化ケイ素系被膜の形成方法、セラミック状酸化ケイ素系被膜を有する無機質基材の製造方法、セラミック状酸化ケイ素系被膜形成剤および半導体装置
TWI808956B (zh) 積層體、附聚矽氧樹脂層之支持基材、附聚矽氧樹脂層之樹脂基板、及電子器件之製造方法
WO2008035786A1 (fr) Dispositif semi-conducteur et procédé de fabrication d'un dispositif semi-conducteur
TWI692546B (zh) 佈線圖案之製造方法及電晶體之製造方法
JP3403897B2 (ja) アクティブマトリクス基板
JPH1150007A (ja) 低誘電率シリカ系被膜形成用塗布液および被膜付基材
JP5063161B2 (ja) 層間絶縁膜形成用塗布液および層間絶縁膜を有する基板
CN105206646A (zh) 显示基板及其制作方法、显示装置
CN105315679A (zh) 形成二氧化硅基层的组成物及制造二氧化硅基层的方法
KR20180078414A (ko) 투명도전막 및 이를 포함하는 액정표시장치
JP6375226B2 (ja) 硬化性組成物、転写フィルム、画像表示装置の前面板、前面板一体型センサー、画像表示装置および画像表示装置の前面板の製造方法
JP2003248240A (ja) アクティブマトリクス基板
KR910005425A (ko) 오가노 실리카 졸(organo-silica)로 형성된 절연물층 형성공정을 행하는 반도체장치의 제조방법 및 그의 반도체장치
JP6393179B2 (ja) 硬化性組成物、画像表示装置の前面板、前面板一体型センサー、画像表示装置および画像表示装置の前面板の製造方法。
JP5666266B2 (ja) ポジ型感光性樹脂組成物及び永久レジスト
KR20180023094A (ko) 고내열성 평탄화막, 이를 포함하는 표시장치용 어레이 기판 및 표시장치
WO2014092019A1 (ja) 組成物、積層体、積層体の製造方法、トランジスタおよびトランジスタの製造方法
JP5742519B2 (ja) セラミックス多孔質体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091110

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20100226

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110707

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110707

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110803

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121031

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121211

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130703

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130724

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees