KR20180123436A - 기판 상에 실리콘 질화막을 형성하는 방법 및 관련 반도체 소자 구조체 - Google Patents

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Abstract

기판 상에 실리콘 질화막을 형성하는 방법이 개시된다. 이러한 방법은 순환 증착 공정에 의해 기판 상에 반복적인 실리콘 질화막을 형성하는 단계를 포함하고, 순환 증착 공정은 적어도 하나의, 실리콘 할로겐화 소스를 포함하는 제1 반응물과 기판을 접촉시키는 단계 및 질소 소스를 포함하는 제2 반응물과 기판을 접촉시키는 단계를 포함할 수 있다. 이러한 방법은 또한 반복적인 실리콘 질화막을 플라즈마에 노출시키는 단계를 포함할 수 있다. 실리콘 질화막을 포함하는 반도체 소자 구조체가 또한 개시된다.

Description

기판 상에 실리콘 질화막을 형성하는 방법 및 관련 반도체 소자 구조체{METHODS FOR FORMING A SILICON NITRIDE FILM ON A SUBSTRATE AND RELATED SEMICONDUCTOR DEVICE STRUCTURES}
본 개시는 일반적으로 기판 상에 실리콘 질화막을 형성하는 방법 및 실리콘 질화막을 포함하는 관련 반도체 소자 구조체에 관한 것이다.
반도체 소자 기술 분야에서, 실리콘 질화막은 반도체 집적 회로의 제조 과정 중 활용될 수 있다. 예를 들면, 실리콘 질화막은, 예를 들면, 반도체 소자 구조체, 예컨대, 트랜지스터, 메모리 셀, 논리 회로, 메모리 어레이 등의 제조 과정 중 절연 재료로서 활용될 수 있다.
고품질의 실리콘 질화막을 위한 저온 증착 공정용 반도체 소자 기술이 해당 분야에서 요구되며; 이러한 저온 증착 공정은 또한 막 두께, 두께 균일성 및 컨포멀리티(conformality)의 정밀한 제어를 제공해야 한다.
통상의 실리콘 질화막 증착 공정은 디클로로실란(DCS) 및 암모니아(NH3)와 같은 전구체 사이에서의 반응을 형성하기 위해 고온 증착, 즉 600℃ 내지 800℃ 부근의 고온 증착을 요구한다. 최근 기술의 소자 구조체는 이러한 높은 열처리량(thermal budget)을 견뎌낼 수 없으며, 이는 또한 소자 성능이 열화되는 결과를 낳을 수 있고, 소자 집적에 문제를 일으킬 수 있다.
고온 증착 공정에 대한 대안적 해결책은 전구체를 활성화시키기 위해 플라즈마를 활용하는 것일 수 있으며, 이는 결과적으로 실리콘 질화막을 위한 저온 반응 및 감소된 증착 온도를 허용할 수 있다. 그러나, 플라즈마 기반 증착 공정은 증착 성능, 즉, 높은 종횡비의 구조체를 달성할 수 있는 스텝 커버리지(step coverage) 및 막 품질의 균일성에서 제한될 수 있고, 플라즈마 기반 증착 공정은 하부의 소자 구조체를 손상시킬 수 있다. 따라서, 실리콘 질화막 및 이러한 실리콘 질화막을 포함하는 반도체 소자 구조체를 위한 저온 증착 공정이 반도체 소자 성능을 향상시키기 위해 요구될 수 있다.
본 개시의 적어도 하나의 구현예에 따르면, 기판 상에 실리콘 질화막을 형성하는 방법이 제시된다. 이러한 방법은 순환 증착 공정에 의해 기판 상에 반복적인 실리콘 질화막을 형성하는 단계를 포함할 수 있고, 순환 증착 공정은 적어도 한 사이클의, 실리콘 할로겐화 소스를 포함하는 제1 반응물과 기판을 접촉시키는 단계 및 질소 소스를 포함하는 제2 반응물과 기판을 접촉시키는 단계를 포함한다. 이러한 방법은 또한 반복적인 실리콘 질화막을 플라즈마에 노출시키는 단계를 포함한다.
본 명세서는 본 발명의 구현예로 간주되는 것을 특별히 지적하고 명백하게 주장하는 청구범위로 결론을 내지만, 본 개시의 구현예들의 장점들은 첨부한 도면들과 관련하여 읽을 때 본 개시의 구현예들의 특정 예의 설명으로부터 더욱 쉽게 확인될 수 있고, 도면들 중:
도 1은 본 개시의 구현예에 따른 예시적인 증착 방법을 도시하는 공정 흐름도이다.
도 2는 본 개시의 구현예에 의해 형성된 실리콘 질화막에 대한 습식 식각률(WER)이다.
도 3은 본 개시의 구현예에 의해 형성된 실리콘 질화막에 의해 유도되는 기판 휨(substrate bow)을 나타내는 타원 편광 반사법 데이터이다.
도 4는 "증착 시(as-deposited)"의 실리콘 질화막 및 본 개시의 구현예에 의해 형성된 실리콘 질화막에 대한 러더포드 후방 산란 분석법 데이터이다.
도 5는 "증착 시"의 실리콘 질화막에 대한, 그리고 본 개시의 구현예에 의해 형성된 실리콘 질화막으로부터의 푸리에 변환 적외 분광법 데이터이다.
도 6은 컨포멀한 실리콘 질화막이 형성된 실리콘 기판의 주사 전자 현미경 이미지이다.
도 7은 본 개시의 구현예에 의해 형성된 실리콘 질화막을 포함하는 예시적 반도체 소자 구조체의 개략도이다.
도 8은 본 개시의 구현예를 수행하도록 구성된 반응 시스템의 개략도이다.
도면의 구성 요소들은 간략하게 그리고 명료하게 도시되어 있으며, 반드시 축적대로 그려지지 않았음을 이해할 것이다. 예를 들어, 본 개시에서 도시된 구현예의 이해를 돕기 위해 도면 중 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다.
특정 구현예 및 실시예가 아래에 개시되었지만, 당업자는 본 발명이, 구체적으로 개시된 구현예 및/또는 본 발명의 용도 그리고 이들의 명백한 변형 및 등가물로 확장된다는 것을 이해할 것이다. 따라서, 개시된 발명의 범주는 후술되는 구체적인 개시된 구현예에 의해 제한되지 않도록 의도된다.
본원에서 사용되는 바와 같이, 용어 "기판"은, 사용될 수 있는, 또는 그 위에 소자, 회로, 또는 막이 형성될 수 있는, 임의의 하부 재료 또는 재료들을 지칭할 수 있다.
본원에서 사용되는 바와 같이, 용어 "순환 증착"은 반응 챔버 내로 전구체(반응물)를 순차적으로 도입시켜 기판 상에 층을 증착하는 것을 지칭할 수 있으며 원자층 증착 및 순환 화학적 증기 증착과 같은 공정 기술을 포함한다.
본원에서 사용되는 바와 같이, 용어 "원자층 증착"(ALD)은 증착 사이클, 바람직하게는, 복수의 연속 증착 사이클이 공정 챔버에서 수행되는 증기 증착 공정을 지칭할 수 있다. 일반적으로, 각각의 사이클 동안, 전구체는 증착 표면(예들 들면, 기판 표면, 또는 이전 ALD 사이클로부터의 물질과 같은 이전에 증착된 하부 표면)에 화학 흡착되고, 추가적인 전구체와 쉽게 반응하지 않는(즉, 자기 제한적 반응) 단층 또는 서브 단층을 형성한다. 따라서 필요하다면, 증착 표면에서 화학 흡착된 전구체를 원하는 물질로 전환시키는 용도로, 반응물(예들 들어, 다른 전구체 또는 반응 가스)이 후속해서 공정 챔버로 유입될 수 있다. 일반적으로, 이러한 반응물은 전구체와 더 반응할 수 있다. 또한, 각각의 사이클 동안 공정 챔버로부터 과량의 전구체를 제거하고/제거하거나, 화학 흡착된 전구체의 변환 후 공정 챔버로부터 과량의 반응물 및/또는 반응 부산물을 제거하기 위해 퍼징(purging) 단계들이 사용될 수도 있다. 추가로, 본원에 사용된 용어 "원자층 증착"은 "화학적 증기 원자층 증착", "원자 층 에피택시(atomic layer epitaxy)"(ALE), 분자 빔 에피택시(molecular beam epitaxy)(MBE), 가스 공급원 MBE, 또는 유기금속 MBE, 및 전구체 조성물(들), 반응 가스, 및 퍼지(예를 들면, 불활성 캐리어) 가스의 교번 펄스(alternating pulses)로 수행되는 경우의 화학적 빔 에피택시와 같은 관련 용어들에 의해 지정된 공정을 포함하는 것을 또한 의미한다.
본원에서 사용되는 바와 같이, 용어 "순환 화학적 증기 증착"은 원하는 증착을 생성시키기 위해 기판 상에서 반응 및/또는 분해되는 두 개 이상의 휘발성 전구체에 기판이 순차적으로 노출되는 임의의 공정을 지칭할 수 있다.
본원에서 사용되는 바와 같이, 용어 "기판"은, 사용될 수 있는, 또는 그 위에 소자, 회로, 또는 막이 형성될 수 있는, 임의의 하부 재료 또는 재료들을 지칭할 수 있다. 기판은 웨이퍼, 예컨대, 실리콘 웨이퍼, 글래스 웨이퍼, 또는 다른 종류의 기판을 포함할 수 있다.
본 개시의 구현예는 기판 상에 실리콘 질화막을 형성하는 방법, 특히 감소된 증착 온도에서 기판 상에 고품질의 실리콘 질화막을 형성하는 방법을 포함할 수 있다. 본 개시의 비제한적인 예시적 구현예로서, 기판 상에 실리콘 질화막을 형성하는 방법은 다수의 완전 증착 사이클(complete deposition cycle)을 포함할 수 있고, 여기서 완전 증착 사이클 각각은 반복적인 실리콘 질화막(cyclical silicon nitride film)을 원하는 두께로 증착하고, 이후 이러한 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것을 포함한다. 본 개시의 구현예는 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것이 반복적인 실리콘 질화물의 특성을 향상시킨다는 것을 보여주는데, 예를 들면 플라즈마로 처리되어 형성된 실리콘 질화막의 습식 식각률은 향상된다. 다수의 완전 증착 사이클, 즉, 순환 증착 공정 및 플라즈마 노출은, 향상된 성질을 갖는 고품질의 실리콘 질화막을 증착하기 위해 수행될 수 있다.
본 개시의 방법은 기판 상에 실리콘 질화막을 형성하는 방법에 대한 비제한적인 예시적 구현예를 도시하는 도 1을 참조하여 이해될 수 있다. 예를 들면, 도 1은 2회 이상의 완전 증착 사이클에 의해 기판 상에 실리콘 질화막을 형성하는 방법(100)을 도시한다. 이러한 방법(100)은 공정 블록(102)을 포함하는 완전 증착 사이클의 제1 공정을 포함할 수 있고, 이는 기판 상에 반복적인 실리콘 질화막을 형성하는 순환 증착 공정을 포함할 수 있다. 보다 상세하게, 반복적인 실리콘 질화물을 형성하는 순환 증착 공정은 원자층 증착 공정을 포함하거나, 대안적으로 순환 화학적 증기 증착 공정을 포함할 수 있다. 순환 증착 공정의 비제한적이고 예시적인 구현예는 ALD를 포함할 수 있으며, 여기서 ALD는 일반적으로 자기 제한적 반응에 기반하고, 이에 의해 반응물들의 순차적이고 교호적인 펄스가 증착 사이클당 약 하나의 원자(또는 분자) 재료 단층을 증착하기 위해 사용된다. 증착 조건 및 전구체는 통상적으로 자기 포화 반응을 제공하도록 선택되어, 하나의 반응물의 흡착된 층이 동일한 반응물의 가스상 반응물과 비반응성인 표면 종결부를 남긴다. 후속하여, 기판은 이전의 종결부와 반응하는 상이한 반응물과 접촉되어, 연속되는 증착을 가능하게 한다. 따라서, 교번 펄스의 각각의 사이클은 통상적으로 원하는 재료의 대략 하나의 단층만을 남긴다. 그러나, 상술한 바와 같이, 당업자는 하나 이상의 ALD 사이클에서, 예를 들면 공정의 교번 특성에도 불구하고 몇몇 기상 반응이 발생하는 경우, 하나 이상의 재료의 단층이 증착될 수 있음을 인식할 것이다.
반복적인 실리콘 질화막을 증착하는 ALD형 공정에서, 하나의 ALD 사이클은, 도 1의 공정 블록(104)에 도시되는 바와 같이 기판을 제1 반응물에 노출시키는 단계, 도 1의 공정 블록(106)에 도시되는 바와 같이 임의의 미반응된 제1 반응물 및 반응 부산물을 반응 공간으로부터 제거하고 기판을 제2 반응물에 노출시키는 단계, 및 이어서 제2 제거 단계를 포함할 수 있다. 제1 반응물은 실리콘 할로겐 소스를 포함할 수 있고, 제2 반응물은 질소 소스를 포함할 수 있다.
반응물 사이의 가스상 반응을 방지하고 자기 포화적 표면 반응을 가능하게 하도록, 전구체는 아르곤(Ar) 또는 질소(N2와 같은 불활성 가스에 의해 분리될 수 있다. 그러나, 일부 구현예에서, 기판은 제1 증기상 반응물 및 제2 증기상 반응물과 개별적으로 접촉되도록 이동될 수 있다. 반응은 자기 포화적이므로, 기판의 엄격한 온도 제어 및 전구체의 정밀한 투여량 제어가 일반적으로 요구되지 않는다. 그러나, 기판 온도는 입사되는 가스종이 단층으로 응축되지 않게 하거나, 다수의 단층들이 표면 상에서 분해되지 않게 하는 것이 바람직하다. 과잉 화학 물질 및 반응 부산물이 존재하면, 이들은 기판이 다음 반응 화학 물질과 접촉하기 전에, 예를 들어, 반응 공간을 퍼징하거나 기판을 이동함으로써 기판 표면으로부터 제거된다. 원하지 않는 가스 분자들은 불활성 퍼지 가스의 도움으로 반응 공간으로부터 효과적으로 방출될 수 있다. 진공 펌프는 퍼징을 돕는 데 사용될 수 있다.
반복적인 실리콘 질화막을 성장시키기 위해 사용될 수 있는 반응기가 증착을 위해 사용될 수 있다. 이러한 반응기는 전구체들을 제공하기 위한 적절한 장비 및 수단을 구비하는 CVD 반응기뿐만 아니라 ALD 반응기를 포함한다. 일부 구현예에 따르면, 샤워헤드 반응기가 사용될 수 있다.
사용될 수 있는 적합한 반응기의 예는 상업적으로 입수 가능한 단일 기판 (또는 단일 웨이퍼) 증착 설비, 예를 들면, 미국 애리조나주 피닉스 소재의 ASM America, Inc. 및 네덜란드 알메레 소재의 ASM Europe B.V로부터 입수 가능한 Pulsar® 반응기(예를 들면 Pulsar® 2000 및 Pulsar® 3000 및 Pulsar® XP ALD), 및 EmerALD® XP 및 EmerALD® 반응기를 포함한다. 상업적으로 이용 가능한 다른 반응기는 Eagle® XP 및 XP8의 상표명을 가진 ASM Japan K.K(일본, 동경)사의 제품들을 포함한다. 일부 구현예에서, 반응기는, 기판이 가공 과정에서 이동 또는 회전하는 공간 ALD 반응기이다.
일부 구현예에서, 배치식(batch) 반응기가 사용될 수 있다. 적합한 배치식 반응기로, A400 및 A412 PLUS라는 상표명으로 ASM Europe B.V(네덜란드, 알메르)사로부터 상업적으로 입수 가능한 Advance® 400 시리즈 반응기가 포함되나, 이에 한정되지 않는다. 일부 구현예에서, 공정 과정 중 보트(boat)가 회전하는 수직 배치식 반응기, 예컨대 A412이 사용된다. 이처럼, 일부 구현예에서, 웨이퍼는 공정 과정 중 회전한다. 다른 구현예에서, 배치식 반응기는 10개 이하의 웨이퍼, 8개 이하의 웨이퍼, 6개 이하의 웨이퍼, 4개 이하의 웨이퍼, 또는 2개의 웨이퍼를 수용하도록 구성된 소형 배치식 반응기를 포함한다. 배치식 반응기가 사용되는 일부 구현예에서, 웨이퍼 대 웨이퍼의 균일도는 3%(1 시그마) 미만, 2% 미만, 1% 미만, 또는 심지어 0.5% 미만이다.
본원에서 설명되는 증착 공정은 클러스터 도구에 연결된 반응기 또는 반응 공간에서 선택적으로 수행될 수 있다. 클러스터 도구에서, 각각의 반응 챔버는 한 유형의 공정에 전용되기 때문에, 각각의 모듈 내 반응 쳄버의 온도는 일정하게 유지될 수 있으며, 이로부터 기판이 각각 실행되기 전에 공정 온도로 가열되는 반응기에 비해 처리량이 향상된다. 추가적으로 클러스터 도구에서는, 기판들 사이의 원하는 공정 압력 레벨까지 반응 공간을 펌핑하는 시간이 줄어들 수 있다.
독립형 반응기는 로드-록(load-lock)이 장착될 수 있다. 이러한 경우, 각 실행 사이에 반응 공간을 냉각할 필요가 없다. 일부 구현예에서, 반복적인 실리콘 질화물 박막을 증착하기 위한 증착 공정은 복수의 ALD 사이클을 포함할 수 있다.
일부 구현예에서, 순환 증착 공정은 기판 상에 반복적인 실리콘 질화막을 형성하기 위해 사용되고, 이러한 순환 증착 공정은 ALD형 공정일 수 있다. 일부 구현예에서, 순환 증착은 하이브리드 ALD/CVD 또는 순환 CVD 공정일 수 있다. 예를 들면, 일부 구현예에서, ALD 공정의 성장 속도는 CVD 공정에 비해 낮을 수 있다. 성장 속도를 증가시키는 하나의 접근법은 ALD 공정에서 통상적으로 사용되는 것보다 높은 기판 온도에서 작동시키는 것이며, 이는 화학적 증기 증착 공정의 결과를 낳을 수 있지만, 전구체의 순차적 도입의 장점을 여전히 취하는 것일 수 있고, 이러한 공정은 순환 CVD라고 지칭될 수 있다.
일부 구현예에 따르면, ALD 공정은 집적 회로 대상물과 같은 기판 상에 반복적인 실리콘 질화막을 형성하는 데 사용된다. 본 개시의 일부 구현예에서, 각각의 ALD 사이클은 구별되는 두 개의 증착 단계 또는 상태를 포함한다.
순환 증착의 제1 과정("실리콘 과정")에서, 증착이 요구되는 기판 표면은 기판 표면 상에 화학 흡착하는 실리콘 전구체를 포함한 제1 증기상 반응물과 접촉되고(도 1의 공정 블록(104)), 기판 표면 상에 반응물 화학종의 대략 하나의 단층만이 기판 표면 상에 형성된다. 일부 구현예에서, 각각의 접촉 단계는 후속 공정 단계로 진행되기 전에, 즉 후속 접촉 단계 또는 제거/퍼징 단계 전에, 1회 이상 반복될 수 있다고 이해해야 한다.
일부 구현예에서, "실리콘 화합물"로 본원에서 또한 지칭되는 실리콘 전구체는 실리콘 할로겐 소스를 포함할 수 있다. 일부 구현예에서, 제1 반응물은 실리콘 할로겐 소스를 포함할 수 있고, 실리콘 테트라이오다이드(SiI4), 실리콘 테트라브로마이드(SiBr4), 실리콘 테트라클로라이드(SiCl4), 헥사클로로디실란(Si2Cl6), 헥사이오도디실란 (Si2I6), 옥토이오도트리실란(Si3I8) 중 적어도 하나를 더 포함할 수 있다. 실리콘 할로겐 소스가 실리콘 테트라이오다이드(SiI4)를 포함하는 구현예에서, 실리콘 테트라이오다이드 소스는 반응 챔버로의 전달을 위한 충분한 증기압이 제공되도록 예열될 수 있는데, 예를 들면, 일부 구현예에서 실리콘 테트라이오다이드 전구체 소스는 약 90℃ 내지 약 125℃의 온도까지 예열될 수 있고, 일부 구현예에서 실리콘 테트라이오다이드는 약 100℃의 온도까지 예열될 수 있다.
일부 구현예에서, 기판을 실리콘 할로겐 소스에 노출시키는 것은 실리콘 전구체(예를 들어, 실리콘 테트라이오다이드(SiI4))를 약 0.5초 내지 약 30초, 약 0.5초 내지 약 10.0초, 약 0.5초 내지 약 5.0초의 시간 동안 기판 위로 펄싱(pulsing)하는 것을 포함할 수 있다. 또한, 실리콘 할로겐 소스를 기판 위로 펄싱하는 동안, 실리콘 할로겐 소스의 유량은 2000 sccm 미만, 또는 1000 sccm 미만, 또는 500 sccm 미만, 또는 250 sccm 미만, 또는 심지어 100 sccm 미만일 수 있다.
과량의 실리콘 할로겐 소스 및 반응 부산물은(존재하는 경우), 예를 들면, 불활성 가스로 퍼징함으로써 기판 표면으로부터 제거될 수 있다. 예를 들면, 본 개시의 일부 구현예에서, 방법은 기판 표면이 약 5.0초 미만의 시간 동안 퍼징되는 퍼지 사이클을 포함할 수 있다. 과량의 실리콘 할로겐 소스 및 임의의 반응 부산물은 펌핑 시스템에 의해 생성된 진공의 도움으로 제거될 수 있다.
순환 증착의 제2 과정, 예를 들어, ALD 사이클("질소 과정")에서, 기판은 질소 소스를 포함하는 제2 증기상 반응물과 접촉한다(도 1의 공정 블록(106)). 본 개시의 일부 구현예에서, 방법은 암모니아(NH3), 하이드라진(N2H4), 또는 알킬-하이드라진 중 적어도 하나를 포함하도록 질소 소스를 선택하는 것을 더 포함할 수 있으며, 여기서 이러한 알킬-하이드라진은 알킬 기능기를 포함하고 추가적인 기능기를 포함할 수 있는 하이드라진 유도체를 지칭할 수 있고, 알킬-하이드라진의 비제한적인 예시적 구현예는 터트부틸하이드라진(C4H9N2H3), 메틸하이드라진(CH3NHNH2), 또는 디메틸하이드라진((CH3)2N2H2) 중 적어도 하나를 포함할 수 있다.
일부 구현예에서, 기판을 질소 소스에 노출시키는 것은 질소 소스(예를 들어, 암모니아(NH3))를 약 0.5초 내지 약 30.0초, 약 0.5초 내지 약 10초, 또는 약 0.5초 내지 약 5초의 시간 동안 기판 위로 펄싱하는 것을 포함할 수 있다. 질소 소스를 기판 위로 펄싱하는 동안, 질소 소스의 유량은 4000 sccm 미만, 또는 2000 sccm 미만, 또는 1000 sccm 미만, 또는 심지어 250 sccm 미만일 수 있다.
질소 소스를 포함하는 제2 증기상 반응물은 기판 표면에 남아 있는 실리콘 함유 분자와 반응할 수 있다. 일부 구현예에서, 제2 과정의 질소 소스는, 반복적인 실리콘 질화막이 증착되도록, 기판 표면에 남아 있는 실리콘 함유 분자와 반응할 수 있다.
과량의 제2 소스 화학 물질 및 반응 부산물은, 존재하는 경우, 가스 펄스 및/또는 펌핑 시스템에 의해 생성된 진공을 퍼징함으로써 기판 표면으로부터 제거될 수 있다. 퍼지 가스는 제한 없이 임의의 불활성 가스, 예를 들어 아르곤(Ar), 질소(N2), 또는 헬륨(He)인 것이 바람직하다. 퍼지(즉, 퍼징 가스 펄스) 또는 다른 반응물을 제거하는 단계가 개입되는 경우, 하나의 과정은 일반적으로 다른 과정을 곧바로 뒤따르는 것으로 간주된다.
도 1의 방법(100)에 도시되는 바와 같이 순환 증착 공정(102)은 기판과 제1 반응물을 접촉시키고(104), 후속하여 기판을 제2 반응물에 접촉시키는(106) 것을 포함할 수 있으나, 본 개시의 구현예에서는 접촉 순서가 역전될 수 있어서, 기판이 제2 반응물에 먼저 접촉되고(106), 후속하여 기판이 제1 반응물과 접촉될(104) 수 있음을 이해해야 한다. 또한, 기판과 제2 반응물을 접촉시키기 전에 기판이 제1 반응물과 여러 번 접촉될 수 있으며, 그 반대의 경우도 가능하다는 것을 이해해야 한다.
본 개시의 구현예는 순환 증착 공정(102) 중에 기판을 가열하는 것, 예를 들어, 기판 상에 반복적인 실리콘 질화막을 증착하는 ALD 공정 중에 기판을 가열하는 것을 더 포함할 수 있다. 일부 구현예에서, 방법은 약 200℃ 미만의 온도, 또는 약 250℃ 미만의 온도, 또는 약 300℃ 미만의 온도, 또는 약 350℃ 미만의 온도, 또는 약 400℃ 미만의 온도, 또는 약 450℃ 미만의 온도, 또는 심지어 약 500℃ 미만의 온도로 기판을 가열하는 것을 포함할 수 있다.
본 개시의 구현예는 순환 증착 공정에 의해 반복적인 실리콘 질화물을 증착하는 데 활용되는 반응 챔버의 압력을 감소시키는 것을 더 포함할 수 있다. 예를 들면, 일부 구현예에서, 순환 증착은 50 Torr 미만의 반응 챔버 압력, 또는 25 Torr 미만의 반응 챔버 압력, 또는 10 Torr 미만의 반응 챔버 압력, 또는 심지어 5 Torr 미만의 반응 챔버 압력에서 수행될 수 있다.
일반적으로 Å/펄싱 사이클로 표현되는, 순환 증착 공정, 예컨대, ALD형 공정에 의한 반복적인 실리콘 질화막의 증착률은, 예를 들면, 분자를 화학 흡착하는 표면 및 벌크(bulkiness) 상에서 이용 가능한 반응성 표면 부위 또는 활성 부위의 개수를 포함하는 다수의 인자들에 따라 달라진다. 일부 구현예에서, 이러한 막의 증착률은 약 0.1 내지 약 5.0 Å/펄싱 사이클의 범위일 수 있다. 일부 구현예에서, 증착률은 약 0.1, 0.2, 0.3, 0.5, 1.0, 1.5, 2.0, 2.5, 3.0, 3.5, 4.0, 4.5, 5.0 Å/펄싱 사이클일 수 있다.
기판 상에 반복적인 실리콘 질화막을 형성하는 순환 증착 공정은 반복적인 실리콘 질화물의 원하는 두께가 달성될 때까지 1회 이상 반복될 수 있다. 도 1을 참조하면, 공정 블록(108)은 순환 증착 공정을 반복 또는 반복하지 않아야 하는지의 여부를 결정하기 위한 결정 게이트(decision gate)를 도시하며, 이러한 결정 게이트는 반복적인 실리콘 질화막의 원하는 두께에 의해 결정된다. 예를 들면, 일부 구현예에서, 순환 증착 공정에 의해 기판 상에 반복적인 실리콘 질화막을 형성하는 것은 약 5 옴스트롬 내지 약 30 옴스트롬의 두께를 갖는 반복적인 실리콘 질화막을 형성하는 것을 포함한다. 일부 구현예에서, 방법은 기판 상에 50 옴스트롬 미만, 또는 40 옴스트롬 미만, 또는 30 옴스트롬 미만, 또는 20 옴스트롬 미만, 또는 심지어 10 옴스트롬 미만의 두께를 갖는 반복적인 실리콘 질화막을 형성하는 것을 포함할 수 있다. 일부 구현예에서, 방법은 순환 증착 공정에 의해 기판 상에 약 15 옴스트롬의 두께를 갖는 반복적인 실리콘 질화막을 형성하는 것을 포함할 수 있다.
본 개시의 또 다른 구현예에서, 하부 기판이, 예를 들면, 취약한 소자 구조체 또는 부분적으로 제조된 취약한 소자 구조체를 포함하는 경우, 반복적인 실리콘 질화물이 보다 두껍게 형성될 수 있고, 이에 따라 반복적인 실리콘 질화물은 두께가 증가되어 후속하는 플라즈마 공정으로부터 취약한 물질을 보호할 수 있는데, 이러한 구현예에서, 반복적인 실리콘 질화막은 5 nm 초과, 또는 10 nm 초과, 또는 심지어 25 nm 초과의 두께를 가질 수 있다.
반복적인 실리콘 질화막의 원하는 두께가 획득되면, 증착된 반복적인 실리콘 질화막의 물질 특성을 향상시키기 위해, 즉, 예컨대, 증착된 실리콘 질화막의 습식 식각률을 향상시키기 위해, 반복적인 실리콘 질화막은 플라즈마에 노출될 수 있다. 따라서, 본 개시의 방법은, 도 1의 공정 블록(110)에 의해 도시되는 바와 같이, 반복적인 실리콘 질화물을 플라즈마에 노출시키는 것을 포함할 수 있다. 보다 상세하게, 반복적인 실리콘 질화막의 원하는 두께가 획득되었다면, 기판 및 특히 반복적인 실리콘 질화막이 플라즈마, 즉, 플라즈마 처리에 노출되도록 구성된 다른 챔버로 기판을 이송할 수 있다. 일부 구현예에서, 반복적인 실리콘 질화막의 순환 증착과 반복적인 실리콘 질화막의 플라즈마로의 노출 모두에 대해, 동일한 반응 챔버가 활용될 수 있다. 대안적인 구현예에서, 반복적인 실리콘 질화막의 순환 증착을 위한 반응 챔버와 반복적인 실리콘 질화막을 플라즈마에 노출시키기 위한 반응 챔버는 상이할 수 있다. 순환 증착 공정과 플라즈마 처리 공정에 대해 상이한 반응 챔버가 활용되는 구현예에서, 기판 및 상부의 반복적인 실리콘 질화막은, 주변 대기로의 노출없이, 제1 반응 챔버(반복적인 실리콘 질화막 증착용)에서 제2 반응 챔버(플라즈마 처리용)로 이송될 수 있다. 즉, 본 개시의 방법은, 동일한 반도체 공정 장치를 활용하여, 순환 증착 공정에 의해 기판 상에 반복적인 실리콘 질화막을 형성하는 것과 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것을 포함할 수 있다. 순환 증착 공정 및 플라즈마 처리를 위해 활용되는 반도체 공정 장치는 클러스터 도구를 포함할 수 있으며, 이는 둘 이상의 반응 챔버를 포함하고, 기판이 제1 반응 챔버 및 제2 반응 챔버 사이에서 수송될 수 있는 이송 챔버를 더 포함할 수 있다. 일부 구현예에서, 이송 챔버 내의 환경, 즉, 온도, 압력, 및 주변 가스는 제어될 수 있어서, 기판 및 특히 반복적인 실리콘 질화물은 주변 대기에 노출되지 않는다. 일부 구현예에서, 반복적인 실리콘 질화막을 플라즈마에 노출시키도록 구성된 반응 챔버는 용량성 결합 플라즈마(CCP) 소스, 유도 결합 플라즈마(ICP) 소스, 또는 원격 플라즈마(RP)로 구성될 수 있다.
기판 및 관련된 상부의 반복적인 실리콘 질화막이 플라즈마 처리를 위해 구성된 적절한 반응 챔버에 위치하게 되면, 본 개시의 방법은 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것을 포함할 수 있다. 일부 구현예에서, 플라즈마가 생성되는 소스 가스는 질소(N2), 헬륨(He), 수소(H2), 및 아르곤(Ar) 중 하나 이상을 포함할 수 있다. 본 개시의 특별한 구현예에서, 플라즈마가 생성되는 소스 가스는 헬륨(He) 및 질소(N2)의 혼합물을 포함할 수 있으며, 헬륨(He) 가스 대 질소(N2) 가스의 비율은 50%의 헬륨 가스(He) 대 50%의 질소 가스(N2) (50:50)로 동일할 수 있다. 대안적인 구현예에서, 헬륨(He) 가스 대 질소(N2)는 10%:90%, 또는 20%:80%, 또는 30%:70%, 또는 40%:60%, 또는 60%:40%, 또는 70%:30%, 또는 80%:20%, 또는 심지어 90%:10%일 수 있다.
본 개시의 일부 구현예에서, 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것은 약 150 W 초과, 또는 300 W 초과, 또는 600 W 초과, 또는 심지어 900 W 초과의 전력을 플라즈마 소스 가스(들)에 인가하는 것을 포함할 수 있다. 또한, 반복적인 실리콘 질화막을 플라즈마에 노출시키기 위한 반응 챔버는 감소된 압력에서 작동될 수 있는데, 예를 들면, 일부 구현예에서, 반복적인 실리콘 질화물을 플라즈마에 노출시키기 위한 반응 챔버는 약 4 Torr 미만의 압력에서 작동될 수 있거나, 약 2 Torr 미만의 압력에서 작동될 수 있거나, 심지어 약 1 Torr 미만의 압력에서 작동될 수 있다. 일부 구현예에서, 기판은 플라즈마 처리 공정 중 가열될 수 있는데, 예를 들어, 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것은 기판 및 관련된 반복적인 실리콘 질화막을 약 100℃ 초과의 온도, 또는 약 200℃ 초과의 온도, 또는 심지어 약 250℃ 초과의 온도로 가열하는 것을 포함할 수 있다.
본 개시의 일부 구현예에서, 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것은 반복적인 실리콘 질화물을 약 300초 미만의 시간 동안, 또는 약 150초 미만의 시간 동안, 또는 심지어 약 90초 미만의 시간 동안, 플라즈마에 노출시키는 것을 포함한다. 본 개시의 특정 구현예에서, 반복적인 실리콘 질화물은 보다 오랜 시간 동안, 예를 들면, 2분을 초과하는 시간 동안, 또는 5분을 초과하는 시간 동안, 또한 심지어 10분을 초과하는 시간 동안, 플라즈마 처리에 노출될 수 있다. 기판 및 관련된 반복적인 실리콘 질화막이 오랜 시간 동안 플라즈마에 노출될수록, 플라즈마 처리의 유익한 효과는 포화될 수 있으며, 너무 오랜 플라즈마 노출 시간은 심지어 반복적인 실리콘 질화물 표면에 손상을 입히는 결과를 낳게 할 수 있다는 점을 주목해야 한다.
본 개시의 비제한적인 예시적 구현예로서, 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것은 반응 챔버에서의 헬륨(He) 및 질소(N2) (50%:50%) 가스 플라즈마를 포함할 수 있으며, 반응 챔버는 90초의 시간 동안, 600 W의 플라즈마 전력, 2 Torr의 반응 챔버 압력을 갖는 용량성 결합 플라즈마(CCP)를 포함한다.
반복적인 실리콘 질화물을 플라즈마에 노출시키는 이후에서야, 하나의 완전 증착 사이클이 완수되는 것이므로, 단일의 완전 증착 사이클은 순환 증착 공정에 의해 기판 상에 반복적인 실리콘 질화막을 형성하는 것과 반복적인 실리콘 질화막을 플라즈마에 노출시키는 것을 포함한다. 본 개시의 구현예는 완전 증착 사이클을 2회 이상 반복하는 것을 포함할 수 있다. 예를 들면, 제1 완전 증착 사이클이 완료되면, 즉 반복적인 실리콘 질화물의 플라즈마 처리가 완료되면, 도 1의 방법(100)은 결정 게이트(112)를 진행시킬 수 있고, 여기서 또 다른 완전 증착 사이클의 진행 여부에 대한 결정은 달성된 실리콘 질화막의 두께에 기반된다. 결정 게이트(112)(도 1의)가 완전 증착 사이클을 1회 이상 반복하게 하는 결정을 내리는 구현예에서, 기판 및 상부의 실리콘 질화막은 순환 증착(102)을 위해 구성된 챔버, 예를 들어, ALD형 공정을 위해 구성된 반응 챔버로 복귀(즉, 이송)될 수 있다. 전술한 바와 같이, 기판은, 주변 대기로의 노출없이, 플라즈마 처리 반응 챔버로부터 순환 증착 반응 챔버로 이송될 수 있고, 이러한 기판의 이송은 제어된 환경 조건을 갖는 이송 챔버를 포함하는 클러스터 도구를 활용하여 달성될 수 있다.
도 1의 방법(100)에 의해 도시되는 완전 증착 사이클이 순환 증착 사이클(102) 및 후속하는 플라즈마로의 기판의 노출(110)을 도시하고 있지만, 본 개시의 구현예는 또한, 순환 증착 사이클(102)을 수행하기 전에 기판이 먼저 플라즈마 처리에 노출될(110) 수 있는 방법을 포함할 수 있다는 것, 즉 구현예의 방법이 순환 증착 사이클에 의해 기판 상에 반복적인 실리콘 질화막을 형성하기 전, 기판을 플라즈마에 노출시키는 것을 더 포함할 수 있다는 것을 이해할 것이다. 이론에 의해 한정되지는 않지만, 반복적인 실리콘 질화물 증착 전에 기판을 플라즈마 처리에 노출시키는 것을 포함하는 전처리는, 반복적인 실리콘 질화막이 증착될 기판의 표면 에너지를 변화시켜 반복적인 실리콘 질화막의 핵생성(nucleation)을 개선시킴으로써, 반복적인 실리콘 질화물 증착 공정을 향상시킬 수 있다고 여겨진다. 본 개시의 일부 구현예에서, 기판의 플라즈마 전처리는 질소(N2), 헬륨(He), 아르곤, 또는 질소/헬륨(예를 들어 50%/50%) 플라즈마 화학 물질을 포함할 수 있으며, 약 0.5 Torr 내지 약 4 Torr의 반응 챔버 압력에서, 약 600 W의 플라즈마 전력으로, 약 10초 내지 약 90초의 시간 동안 수행된다. 다수의 순환 증착 사이클(102)이 단일 공정 사이클 중에 수행될 수 있다는 것뿐만 아니라, 다수의 플라즈마 처리가 단일의 완전 증착 사이클에서 수행될 수 있다는 것을 또한 이해해야 한다.
다른 구현예에서, 각각의 완전 증착 사이클은 앞선 및/또는 후속하는 완전 증착 사이클과 상이할 수 있고, 또는 대안적으로 각각의 증착 사이클은 동일한 공정 파라미터를 포함할 수 있다. 두 개 또는 모든 완전 증착 사이클이 서로 상이한 구현예에서, 반복적인 실리콘 질화막 증착 및 플라즈마 처리를 포함하는 하나 또는 모든 공정을 위한 공정 파라미터는 각각의 완전 증착 사이클 간에 달라질 수 있다. 비제한적인 예로서, 일부 구현예에서, 하부 기판은 취약한 소자 구조체 또는 취약한 부분적으로 제조된 소자 구조체를 포함할 수 있고, 따라서 초기 반복적인 실리콘 질화막은 후속하는 플라즈마 처리 과정 중 취약한 물질의 보호를 보장하기 위해 보다 큰 두께로 증착될 수 있다.
본 개시의 일부 구현예에서, 완전 증착 사이클은 2회를 초과, 또는 5회를 초과, 또는 10회를 초과, 또는 심지어 20회를 초과하여 반복될 수 있다. 일부 구현예에서, 완전 증착 사이클은 실리콘 질화물 층이 약 5 nm 초과, 또는 약 10 nm 초과, 또는 심지어 약 25 nm 초과의 두께를 가질 때까지 반복될 수 있다. 본 개시의 하나 이상의 완전 증착 사이클을 활용하여 실리콘 질화막을 증착하는 것으로 두께 불균일도를 개선시켰으며, 여기서 증착된 실리콘 질화막은 15% 1-시그마 미만, 또는 10% 1-시그마 미만, 또는 5% 1-시그마 미만, 또는 심지어 2% 1-시그마 미만의 두께 불균일도를 갖는다.
원하는 두께의 실리콘 질화막이 다수의 완전 증착 사이클(도 1에 도시되는 바와 같은)을 활용하여 증착되면, 기판 및 그 위에 형성된 관련 실리콘 질화막은 반도체 공정 장치로부터 제거될 수 있다. 그러나, 실리콘 질화막을 반도체 공정 장치로부터 제거하기 전에, 실리콘 질화막은 추가적인 공정을 겪게 될 수 있다. 예를 들면, 반복적인 실리콘 질화물을 플라즈마에 노출시키는 것은 본원에서 설명되는 바와 같이 유익한 효과를 가질 수 있으나, 반복적인 실리콘 질화물 표면의 플라즈마 처리는 이러한 표면의 반응성을 높게 만들 수 있으므로, 증착된 실리콘 질화물은 산화 과정을 실질적으로 방지하기 위해 주변 조건으로의 노출 전에 패시베이션 공정이 요구될 수 있다. 따라서, 본 개시의 일부 구현예에서, 최종적인 완전 증착 사이클이 완료될 때, 방법은 실리콘 질화막을 반도체 공정 장치로부터 제거하기 전에 실리콘 질화막과 질소 전구체를 접촉시키는 것을 포함할 수 있다. 본 개시의 다른 구현예는 암모니아 또는 질소(N2) 플라즈마 중 적어도 하나를 포함하도록 질소 전구체를 선택하는 것, 예를 들어, 저전력 원격 플라즈마 처리를 포함할 수 있다. 일부 구현예에서, 실리콘 질화막은 실리콘 질화물 표면의 패시베이션을 보장하기 위해 약 5초 내지 약 60초의 시간 동안 질소 전구체에 노출될 수 있다.
본 개시의 구현예에 의해 증착된 실리콘 질화막의 높은 품질은 여러 방법으로 판정될 수 있다. 예를 들면, 본원에 개시된 구현예에 의해 증착된 실리콘 질화막은 증착된 실리콘 질화막의 습식 식각률(WER)을 결정하기 위해 습식 화학적 식각 공정을 거칠 수 있다. 비제한적인 예로서, 방법(100)(도 1의)에서의 둘 이상의 완전 증착 사이클에 의해 형성된 실리콘 질화막은 2000:1의 물(H2O) 대 플루오르화 수소산(HF) 용액에서 약 5 옴스트롬/분 미만의 WER을 가질 수 있다. 비교예로서, 본원에서 설명된 방법을 활용하지 않고 증착된 실리콘 질화막은 2000:1 물(H2O) 대 플루오르화 수소산(HF) 용액에서 60 옴스트롬/분의 WER을 나타내었고, 따라서 본원에서 설명된 구현예는 대안적인 방법에 의해 형성된 실리콘 질화막에 비해 약 열두 배(12)의 습식 화학적 식각에 대한 저항성을 갖는 실리콘 질화막을 증착할 수 있다.
다른 비제한적인 예시적 구현예로서, 도 2는 플라즈마 처리 공정에 대해 상이한 플라즈마 소스 가스를 활용하여 본원에서 설명되는 구현예에 의해 형성된 실리콘 질화막에 대한 2000:1(H2O:HF)에서의 WER를 도시한다. 수소(H2) 및 질소(N2)(50%:50%)를 포함하는 플라즈마 소스 가스를 활용하여 증착 및 플라즈마 처리된 실리콘 질화막에 대한 WER 데이터(200)가 표기되고, 약 35 옴스트롬/분 내지 약 32 옴스트롬/분의 WER을 나타낸다. 헬륨(He) 및 질소(N2)(50%:50%)를 포함하는 플라즈마 소스 가스를 활용하여 증착 및 플라즈마 처리된 실리콘 질화막에 대한 WER 데이터(202)가 표기되고, 약 12 옴스트롬/분 내지 약 3 옴스트롬/분의 WER을 나타낸다.
일부 구현예에서, 본 개시의 방법은 또한 증착된 실리콘 질화막의 응력과 하부 기판의 결과적인 휨을 변화시키기 위해 활용될 수 있다. 예를 들면, 본 개시의 방법은 실리콘 질화물 층을 형성하기 위해 다른 회수의 완전 증착 사이클을 활용할 수 있고, 증착 사이클의 회수와 특히 플라즈마 처리의 주파수는 증착된 실리콘 질화막의 응력 및 기판의 결과적인 휨에 직접적인 영향을 미친다.
플라즈마 처리 주파수 중심 두께(옴스트롬) 비균일도 %-1 시그마 응력(Mpa) 평균 WER 옴스트롬/분
증착 시 93.0 5.0 590 60
2X 97.6 4.5 -36 12
3X 90.2 2.5 -264 8
4X 85.4 1.6 -584 5
7X 86.1 6.4 -1034 6
표 1은 다섯 개(5)의 상이한 실리콘 질화막을 도시하며, 이들은 플라즈마 처리 없이 종래의 방법으로 증착된 비교 샘플("증착 시"로 표기됨)과 겉보기에는 동일한 두께, 즉, 약 90 옴스트롬으로 증착되나 플라즈마 처리의 주파수가 증가하는 네 개(4)의 실리콘 질화막이다. 표 1의 데이터를 획득하기 위해 활용된 플라즈마 처리는, 600 W의 전력으로, 2 Torr의 반응 챔버 압력에서, 구십(90) 초의 플라즈마 노출 시간 동안에, 헬륨(He), 질소(N2)(50%:50%) 플라즈마를 포함한다는 것에 주목해야 한다. 표 1은, 앞서 언급된 바와 같이, 플라즈마 처리 주파수가 증가되면서 실리콘 질화막의 WER이 향상되는 것을 분명하게 나타낸다. 게다가, 표 1은 증착된 실리콘 질화막의 응력이 또한 본 개시의 방법을 활용하여 직접적으로 제어될 수 있음을 분명하게 나타낸다. 예를 들면, "증착 시"의 실리콘 질화막은 590 MPa의 인장 변형률을 나타내는 반면, 일곱 회(7)의 플라즈마 처리 사이클을 갖는 본 개시의 구현예에 의해 형성된 실리콘 질화막은 -1034 MPa의 압축 변형률을 나타낸다. 따라서, 본 개시의 일부 구현예에서, 반복적인 실리콘 질화물을 플라즈마에 노출시키는 것은 실리콘 질화막의 응력을 변화시키는 것을 더 포함하고, 실리콘 질화막의 응력을 인장 상태로부터 압축 상태로 변화시키는 것을 더 포함할 수 있다.
본 개시의 다른 비제한적인 예시적 구현예로서, 도 3은 상부의 실리콘 질화막의 응력에 의해 기판에서 유도된 웨이퍼 휨에 대한 분광 타원계(ellipsometer) 측정을 도시하고, 다양한 플라즈마의 화학 물질을 이용하여 획득된 응력을 나타낸다. "증착 시"의 실리콘 질화물 시료 웨이퍼의 웨이퍼 휨(300으로 표기됨)은 약 -3마이크론의 최대 웨이퍼 휨을 갖는 인장 응력을 나타낸다. 반대로, 본 개시의 구현예에 의해, 특히 반복적인 실리콘 질화물을 수소(H2) 및 질소(N2) 플라즈마 화학 물질에 노출시킴으로써, 형성된 실리콘 질화막(302로 표기됨)은 압축 응력 및 약 7 마이크론의 최대 웨이퍼 휨의 결과를 갖는다. 따라서, 본 개시의 구현에는 반복적인 실리콘 질화물을 플라즈마에 노출시키는 것을 포함할 수 있고 기판의 휨 정도를 변화시키는 것을 더 포함할 수 있다.
본 개시의 일부 구현예에서, 반복적인 실리콘 질화물 증착 및 플라즈마 처리를 포함하는 다수의 완전 증착 사이클을 활용하여 실리콘 질화막을 형성하는 방법은 증착된 실리콘 질화막의 조성을 변화시키기 위해 활용될 수 있다. 예를 들어, 도 4는 여섯 개(6)의 실리콘 질화막으로부터 수집된 러더포드 후방 산란 분석법 데이터를 도시하고, 데이터(402, 404, 406, 408)로 표기된 초기 네 개(4)의 실리콘 질화막은 "증착 시"의 것, 즉 어떠한 플라즈마 처리도 채용되지 않았던 것이었고, 반면 데이터(410, 412)로 표기된 최종 두 개(2)의 실리콘 질화막은 본원에서 설명된 구현예의 방법에 의해 형성된 것, 즉 하나 이상의 플라즈마 처리로 처리됐던 것이었다. "증착 시"의 실리콘 질화막에 대한 데이터는 증착 온도가 250℃에서 480℃로 증가됨에 따라 수소 원자 백분율(c로 표기됨)은 감소되고, 실리콘 원자 백분율(a로 표기됨) 및 질소 원자 백분율(b로 표기됨)은 증가됨을 나타낸다. 이론에 의해 한정되지는 않지만, 실리콘 질화막의 과량의 수소는 열악한 품질, 즉, 증가된 WER 및 열악한 전기적 특성의 실리콘 질화막의 결과를 낳게 할 수 있다고 여겨진다. "증착 시"의 실리콘 질화막에 대한 데이터는 고품질의 실리콘 질화막이 더 높은 증착 온도에서 형성될 수 있음을 보여 주지만, 전술한 바와 같이 이러한 높은 증착 온도는 최근 기술의 반도체 소자 구조체에 유해할 수 있다. 반대로, 표기된 데이터(410, 412)는 본원에서 설명되는 구현예의 방법에 의해 형성된 실리콘 질화막을 나타내며, 데이터(410, 412) 모두 250℃의 낮은 증착 온도에서 증착된 실리콘 질화막을 포함한다. 도 4에 나타나는 바와 같이, H2-N2 플라즈마 처리된 실리콘 질화막(데이터(410)) 및 He-N2 플라즈마 처리된 실리콘 질화막(데이터(412)) 모두는 데이터(408)의 고온 실리콘 질화막과 유사한 조성을 나타낸다. 따라서, 본원에서 설명된 방법은 개선된 조성을 갖는 실리콘 질화막의 저온 증착을 허용하고, 이러한 개선된 조성은 더 높은 온도, 예를 들면, 400℃ 위의 온도에서 증착된 실리콘 질화막의 조성과 유사하다.
본 개시의 구현예는 기판을 약 250℃ 미만의 온도로 가열하면서 기판 상에 실리콘 질화막을 형성하는 것을 포함할 수 있고, 여기서 기판 상의 실리콘 질화막은 25% 미만의 수소 원자 백분율을 갖거나, 20% 미만의 수소 원자 백분율을 갖거나, 15% 미만의 수소 원자 백분율을 갖거나, 10% 미만의 수소 원자 백분율을 갖거나, 심지어 5% 미만의 수소 원자 백분율을 갖는다.
본 개시의 다른 구현예는 기판을 약 250℃ 미만의 온도로 가열하면서 기판 상에 실리콘 질화막을 형성하는 것을 포함할 수 있고, 여기서 기판 상의 실리콘 질화막은 25% 초과의 실리콘 원자 백분율을 갖거나, 30% 초과의 실리콘 원자 백분율을 갖거나, 35% 초과의 실리콘 원자 백분율을 갖거나, 심지어 40% 초과의 실리콘 원자 백분율을 갖는다.
본 개시의 다른 구현예는 기판을 약 250℃ 미만의 온도로 가열하면서 기판 상에 실리콘 질화막을 형성하는 것을 포함할 수 있고, 여기서 기판 상의 실리콘 질화막은 35% 초과의 질소 원자 백분율을 갖거나, 40% 초과의 질소 원자 백분율을 갖거나, 45% 초과의 질소 원자 백분율을 갖거나, 50% 초과의 질소 원자 백분율을 갖거나, 심지어 55% 초과의 질소 원자 백분율을 갖는다.
본원에서 전술한 바와 같이, 본 개시의 구현예는 증착된 실리콘 질화막의 수소 원자 백분율을 감소시킬 수 있다. 특히 본원에서 설명되는 방법은 질소에 결합된 수소의 양, 즉, N-H 결합기를 감소시킬 수 있다. 비제한적인 예로서, 도 5는 "증착 시"로부터의 그리고 본원에서 설명된 방법에 의해 증착된 실리콘 질화막으로부터의 푸리에 변환 적외 분광법(FTIR) 데이터를 도시한다. 보다 상세하게, 데이터 곡선(502)은 "증착 시"의 실리콘 질화막에 대한 FTIR 분광법을 도시하고, N-H 결합 위치와 대응하는 데이터에서의 피크로 인한 N-H 결합의 존재를 분명하게 지시한다. 도 5를 계속해서 참조하면, 데이터 곡선(504)은 본원에서 설명되는 방법에 의해 형성된, 특히 헬륨(He), 질소(N2) 플라즈마로 처리된, 실리콘 질화물에 대한 FTIR 분광법을 도시한다. 데이터 곡선(504)은 N-H 결합 위치에서 어떠한 가시적 피크도 보여주지 않으며, 따라서 플라즈마 처리는 실리콘 질화막으로부터 N-H 결합을 효율적으로 제거한다고 여겨진다.
본 개시의 일부 구현예에서, 본원에서 설명되는 방법에 의해 형성된 실리콘 질화막은 3차원 구조체 상에 증착될 수 있다. 비제한적인 예시적 구현예로서, 도 6은, 식각되어 약 220 마이크론의 깊이를 갖는 표면 비아(via)를 포함한 실리콘 기판(604)의 주사 전자 현미경(SEM) 단면 이미지를 도시한다. 본원에서 설명되는 방법에 의해 형성된 컨포멀한 실리콘 질화막(602)은, 식각된 실리콘 기판(604)의 표면에 걸쳐 증착된다. 도 6의 SEM 단면 이미지에 나타나는 바와 같이, 본 개시의 구현예에 의해 형성된 실리콘 질화막은 하부 표면 토포그래피(topography)에 대해 컨포멀하다. 따라서, 일부 구현예에서, 실리콘 질화막의 스텝 커버리지(step coverage)는, 약 2 초과, 약 5 초과, 약 10 초과, 약 25 초과, 약 50 초과, 또는 약 100 초과의 종횡비(높이/너비)를 갖는 구조체에서, 약 50% 이상, 약 80% 초과, 약 90% 초과, 약 95%, 약 98%, 또는 약 99% 이상일 수 있다.
당업자는 본원에서 설명되는 공정들은, 반도체 소자 구조체, 예컨대, 메모리 소자(예를 들어, 저항 메모리, DRAM, 및 VNAND), 발광 다이오드를 포함하는 다이오드, 및 FinFETs과 같은 다중 게이트 트랜지스터뿐만 아니라 평면 소자를 포함하는 트랜지스터의 제조를 포함하지만 이에 한정되지 않는 많은 환경에 적용 가능하다는 것을 인식할 것이다. 비제한적인 예로서, 본 개시의 실리콘 질화막은 반도체 소자 구조체의 제조에 있어서 유용한 층으로 활용될 수 있다. 예를 들면, 본 개시의 실리콘 질화막은, 예를 들면, 다중 패터닝 공정과 관련된 응용, 예컨대, 이중 또는 사중 패터닝 응용을 위한 희생막 또는 하드 마스크로 활용될 수 있다. 예를 들면, 본 개시의 구현예는 감소된 증착 온도에서 증가된 식각률 저항을 갖는 실리콘 질화막의 형성을 허용할 수 있다. 따라서, 본 개시의 방법에 의해 형성된 실리콘 질화막은, 예를 들면, 다중 패터닝 응용 등과 같은 응용들에 관련된 리소그래피/패터닝에 적합할 수 있다. 따라서, 본 개시의 일부 구현예는 하부 층의 후속되는 패터닝을 위해 구성된 마스킹 구조체를 포함하는 부분적으로 제조된 반도체 소자를 포함할 수 있고, 이러한 마스킹 구조체는 본 개시의 방법에 의해 형성된 실리콘 질화막을 포함한다. 보다 상세하게 도 7을 참조하면, 부분적으로 제조된 소자 구조체(700)는 후속되는 패터닝 및 식각을 위해 구성된 기판(702)을 포함할 수 있다. 포토리소그래피 방법에 의해 형성된 리지스트 또는 하드 마스크(704)가 기판(702)에 걸쳐 배치될 수 있으며, 본 개시의 방법에 의해 형성된 실리콘 질화막(706)이 리지스트 또는 하드 마스크(704)에 걸쳐 배치될 수 있다.
본 개시의 구현예는 또한 본 개시의 실리콘 질화막을 형성하도록 구성된 반응 시스템을 포함할 수 있다. 보다 구체적으로는, 도 8은 소정의 압력, 온도, 및 주변 조건하에서 기판(미도시)을 유지하기 위한, 그리고 다양한 가스에 기판을 선택적으로 노출시키기 위한 메커니즘을 더 포함하는 반응 챔버(802)를 갖는 반응 시스템(800)을 개략적으로 도시한다. 전구체 반응물 공급원(804)은 도관 또는 다른 적절한 수단(804A)에 의해 반응 챔버(802)에 연결될 수 있고, 매니폴드, 밸브 제어 시스템, 질량 유량 제어 시스템, 또는 전구체 반응물 공급원(804)으로부터 유래되는 가스 전구체를 제어하기 위한 메커니즘에 추가로 연결될 수 있다. 전구체 반응물 공급원(804)에 의해 공급되는 전구체(미도시), 반응물(미도시)은 실온 및 표준 대기압 조건하에서 액체 또는 고체일 수 있다. 이러한 전구체는, 전구체 공급원 챔버 내에서 증기화 온도 또는 그 이상으로 유지될 수 있는 반응물 공급원 진공 베셀 내에서 증기화될 수 있다. 이러한 구현예에서, 기화된 전구체는 캐리어 가스(예를 들어, 비활성 또는 불활성 가스)와 함께 이동된 후 도관(804A)을 통해 반응 챔버(802) 내로 공급될 수 있다. 다른 구현예에서, 전구체는 표준 조건 하의 증기일 수 있다. 이러한 구현예에서, 전구체는 증기화될 필요가 없으며, 캐리어 가스를 요구하지 않을 수 있다. 예를 들면, 일 구현예에서, 전구체는 가스 실린더 내에 저장될 수 있다. 반응 시스템(800)은 추가적인 전구체 반응물 공급원을 또한 포함할 수 있으며, 이러한 전구체 반응물 공급원(806)은 또한 위에서 설명된 바와 같이 도관(806A)에 의해 반응 챔버로 연결될 수 있다.
퍼지 가스 공급원(808)은 도관(808A)을 통해 반응 챔버(802)와 연결될 수 있으며, 다양한 불활성 또는 비활성 가스를 반응 챔버(802)로 선택적으로 공급하여 반응 챔버로부터 전구체 가스 또는 폐가스를 제거하는 것을 돕는다. 공급될 수 있는 다양한 불활성 또는 비활성 가스는 고체, 액체 또는 저장된 기체 형태로부터 유래될 수 있다.
도 8의 반응 시스템(800)은 또한, 반응 시스템(800)에 포함된 밸브, 매니폴드, 펌프, 및 기타 설비를 선택적으로 조작하기 위한 전자 회로 및 기계 부품을 제공하는 시스템 조작 및 제어 메커니즘(810)을 포함할 수 있다. 이러한 회로 및 부품을 조작하여, 각각의 전구체 공급원(804, 806) 및 퍼지 가스 공급원(808)으로부터 전구체, 퍼지 가스를 도입한다. 시스템 조작 및 제어 메커니즘(810)은 또한 가스 펄스 순서의 시점, 기판과 반응 챔버의 온도, 반응 챔버의 압력, 및 반응 시스템(800)의 적절한 조작을 제공하는데 필요한 다양한 기타 조작들을 제어한다. 조작 및 제어 메커니즘(810)은 반응 챔버(402) 내외로의 전구체, 반응물, 및 퍼지 가스의 유동을 제어하기 위한 제어 소프트웨어 및 전기적 또는 공기압적 제어 밸브를 포함할 수 있다. 제어 시스템은 소프트웨어 또는 하드웨어 구성 요소, 예를 들어 특정 작업을 수행하는 FPGA 또는 ASIC과 같은 모듈을 포함할 수 있다. 유리하게는, 모듈은 제어 시스템의 어드레스 가능한 저장 매체에 탑재되어 하나 이상의 공정을 실행하도록 구성될 수 있다.
당업자는 상이한 개수 및 종류의 전구체 반응물 공급원 및 퍼지 가스 공급원을 포함하는 본 반응 시스템의 다른 구성이 가능함을 이해한다. 또한, 이러한 당업자는 가스를 반응 챔버(802) 내로 선택적으로 공급하는 목적을 달성하는데 사용될 수 있는 밸브, 도관, 전구체 공급원, 퍼지 가스 공급원의 다수의 배열이 존재함을 이해할 것이다. 또한, 반응 시스템이 개략적으로 표현되었기 때문에, 예시의 단순화를 위해 다수의 부품이 생략되어 있으며, 이러한 부품들은 예를 들면 다양한 밸브, 매니폴드, 정화기, 가열기, 용기, 벤트, 및/또는 우회로를 포함할 수 있다. 일부 구현예에서, 반응 시스템(800)은 두 개 이상의 반응 챔버를 포함할 수 있으며, 여기서 반응 챔버 각각은 원하는 공정을 위해 구성될 수 있는데, 예를 들면, 제1 반응 챔버는 순환 증착 공정을 위해 구성될 수 있고, 제2 반응 챔버는 플라즈마 공정을 위해 구성될 수 있다. 또한, 반응 시스템(800)은 기판(들)을 제어된 조건하에서 제1 반응 챔버로부터 제2 반응 챔버로 이송하기 위한 이송 챔버를 포함할 수 있다.
위에 설명된 본 개시의 예시적 구현예들은 본 발명의 구현예들의 예시일 뿐이기 때문에 이들 구현예들은 첨부된 청구범위 및 그의 법적 등가물에 의해 정의되는 본 발명의 범주를 제한하지 않는다. 임의의 등가적인 구현예들은 본 발명의 범주 내에 있도록 의도된다. 확실하게, 본원에 나타나고 설명된 것 외에도, 설명된 요소들의 대안적인 유용한 조합과 같은 본 개시의 다양한 변경은 상세한 설명으로부터 당업자에게 분명해질 수 있다. 이러한 변경 및 구현예들도 첨부된 청구범위의 범주 내에 있는 것으로 의도된다.

Claims (23)

  1. 기판 상에 실리콘 질화막을 형성하는 방법으로서,
    순환 증착 공정에 의해 상기 기판 상에 반복적인 실리콘 질화막을 형성하는 단계(상기 순환 증착 공정은 적어도 한 사이클의,
    실리콘 할로겐화 소스를 포함하는 제1 반응물과 상기 기판을 접촉시키는 단계 및
    질소 소스를 포함하는 제2 반응물과 상기 기판을 접촉시키는 단계를 포함함); 및
    상기 반복적인 실리콘 질화막을 플라즈마에 노출시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 방법은 적어도 하나의 완전 증착 사이클을 포함하며, 상기 적어도 하나의 완전 증착 사이클은 순환 증착 공정에 의해 상기 기판 상에 상기 반복적인 실리콘 질화막을 형성하는 단계 및 상기 반복적인 실리콘 질화막을 상기 플라즈마에 노출시키는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 완전 증착 사이클이 2회 이상 반복되는, 방법.
  4. 제1항에 있어서, 상기 순환 증착 공정에 의해 상기 기판 상에 상기 반복적인 실리콘 질화막을 형성하는 단계는 약 5 옴스트롬 내지 약 30 옴스트롬의 두께를 갖는 상기 반복적인 실리콘 질화막을 형성하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 상기 순환 증착 공정에 의해 상기 기판 상에 상기 반복적인 실리콘 질화막을 형성하는 단계는 약 15 옴스트롬의 두께를 갖는 상기 반복적인 실리콘 질화막을 형성하는 단계를 포함하는, 방법.
  6. 제1항에 있어서, 실리콘 테트라이오다이드(SiI4), 실리콘 테트라브로마이드(SiBr4), 실리콘 테트라클로라이드(SiCl4), 헥사클로로디실란(Si2Cl6), 헥사이오도디실란 (Si2I6), 또는 옥토이오도트리실란(Si3I8) 중 적어도 하나를 포함하도록 상기 실리콘 할로겐화 소스를 선택하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서, 암모니아(NH3), 하이드라진(N2H4), 또는 알킬-하이드라진 중 적어도 하나를 포함하도록 상기 질소 소스를 선택하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서, 상기 반복적인 실리콘 질화막을 플라즈마에 노출시키는 단계는 상기 반복적인 실리콘 질화막을 약 90초 미만의 시간 동안 플라즈마에 노출시키는 단계를 포함하는, 방법.
  9. 제1항에 있어서, 상기 반복적인 실리콘 질화막을 상기 플라즈마 소스에 노출시키는 단계는 상기 반복적인 실리콘 질화막을 질소(N2), 헬륨(He), 수소(H2), 및 아르곤(Ar) 중 적어도 하나를 포함하는 플라즈마 소스에 노출시키는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 반복적인 실리콘 질화막을 플라즈마 소스에 노출시키는 단계는 상기 반복적인 실리콘 질화막을 헬륨(He) 및 질소(N2)를 포함하는 플라즈마 소스에 노출시키는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 반복적인 실리콘 질화막을 헬륨(He) 및 질소(N2)를 포함하는 플라즈마 소스에 노출시키는 단계는 50%:50% 비율의 헬륨(He) 대 질소(N2)를 포함하는, 방법.
  12. 제1항에 있어서, 약 250℃ 미만의 온도로 상기 기판을 가열하는 단계를 더 포함하는, 방법.
  13. 제12항에 있어서, 상기 실리콘 질화막은 15% 미만의 수소 원자 백분율을 갖는, 방법.
  14. 제1항에 있어서, 상기 실리콘 질화막은 2000:1의 H2O:HF 용액에서 약 5 옴스트롬/분 미만의 습식 식각률을 갖는, 방법.
  15. 제1항에 있어서, 순환 증착 공정에 의해 상기 기판 상에 상기 반복적인 실리콘 질화막을 형성하는 단계 및 상기 반복적인 실리콘 질화막을 플라즈마에 노출시키는 단계는 동일한 반도체 공정 장치 내에서 수행되는, 방법.
  16. 제1항에 있어서, 순환 증착 공정에 의해 상기 기판 상에 반복적인 실리콘 질화막을 형성하기 전에, 상기 기판을 플라즈마 소스에 노출시키는 단계를 더 포함하는, 방법.
  17. 제1항에 있어서, 상기 반복적인 실리콘 질화물을 플라즈마에 노출시키는 단계는 실리콘 질화물 층의 응력을 변화시키는 단계를 더 포함하는, 방법.
  18. 제17항에 있어서, 상기 실리콘 질화물 층의 응력을 변화시키는 단계는 상기 응력을 인장 상태로부터 압축 상태로 변화시키는 단계를 더 포함하는, 방법.
  19. 제1항에 있어서, 상기 반복적인 실리콘 질화물을 플라즈마에 노출시키는 단계는 상기 기판의 휨 정도를 변화시키는 단계를 더 포함하는, 방법.
  20. 제1항에 있어서, 상기 실리콘 질화막을 반도체 공정 장치로부터 제거하기 전에, 상기 실리콘 질화막과 질소 전구체를 접촉시키는 단계를 더 포함하는, 방법.
  21. 제20항에 있어서, 적어도 하나의 암모니아 또는 질소 플라즈마를 포함하도록 상기 질소 전구체를 선택하는 단계를 더 포함하는, 방법.
  22. 제1항의 방법에 의해 형성된 상기 실리콘 질화물 층을 포함하는 반도체 소자 구조체.
  23. 제1항의 방법을 수행하도록 구성된 반응 시스템.
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