KR100988390B1 - 기판처리장치 및 기판처리방법 - Google Patents

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Abstract

본 발명은 중성빔 발생장치로 생성된 중성빔을 이용하여, ALD 또는 ALD-LIKE-CVD 공정에서 평탄막 또는 트랜치 사이를 채우는 산화막을 심(Seam) 또는 보이드(Void) 없이 고르게 증착시켜 균일성 및 밀도를 높일 수 있으며, 이에 따라 ALD 및 ALD - LIKE CVD 장치에 따른 산화막을 실시간으로 처리함으로써, 고밀도의 평탄막 또는 65nm 이하의 얕은 트랜치(Shallow Trench) 형성에 따른 보이드(Void), 심(Seam) 문제 또는 저밀도 문제를 해결할 수 있고, 차세대 반도체 산화막 분리 공정을 향상시킬 수 있는 기판처리장치 및 기판처리방법을 제공하기 위한 것이다.
그 기술적 구성은 반도체 기판 내 패턴을 형성하기 위하여, 산화막을 증착시키는 ALCVD 장치와 상기 패턴 간에 증착되는 산화막의 심(Seam) 또는 보이드(Void)를 제거하기 위하여, 이온빔을 중성빔으로 변환하고, 상기 중성빔을 상기 패턴을 위해 증착되는 산화막에 조사하여 표면처리하는 중성빔 발생부를 포함하는 것을 그 특징으로 한다.
이온, 소스, 중성빔, 갭-필, ALD, CVD, 산화막, 반도체, 트랜치

Description

기판처리장치 및 기판처리방법{SUBSTRATE PROCESSING APPARATUS AND SUBSTRATE PROCESSING METHOD}
본 발명은 기판처리장치 및 기판처리방법(중성빔 보조 ALCVD 장치)에 관한 것으로, 원자층 화학 기상 증착(Atomic Layer Chemical Vapor Deposition, 이하, ALCVD (ALD-like-CVD)라 칭함)에 중성빔 처리 공정을 부가함으로써 평탄막의 밀도 향상 및 얕은 트랜치의 갭 사이를 산화막으로 채우는 공정에서 발생되는 비균일 증착을 방지할 수 있는 기판처리장치 및 기판처리방법에 관한 것이다.
일반적으로, 화학 기상 증착법(Chemical Vapor Deposition: 이하, CVD 라 칭함)은 집적 회로 등의 제조 공정에서, 기판상에 규소 등의 박막을 만드는 공업적 방법으로, 화학 물질을 포함하는 가스에 열이나 빛으로 에너지를 가하거나, 또는 고주파로 플라즈마화시키면 원료 물질이 라디칼 화되어 반응성이 크게 높아지며, 기판상에 흡착 및 퇴적된다.
그리고, 원자층 증착법(原子層蒸着, Atomic Layer Deposition: 이하, ALD 라 칭함)은 반도체 제조 공정 중 화학적으로 달라붙는 단원자층의 현상을 이용한 나노 박막 증착 기술로써, 웨이퍼 표면에서 분자의 흡착과 치환을 번갈아 진행함으로써, 원자층 두께의 초미세 층간(Layer by Layer) 증착이 가능하다.
더불어, 산화물과 금속 박막을 최대한 얇게 적층할 수 있으며, 가스의 화학 반응으로 형성된 입자들을 웨이퍼 표면에 증착시키는 CVD 보다 낮은 온도에서 막질을 형성할 수 있어, 시스템온칩(Soc) 제조에 적합하다.
또한, DRAM 에서는 상기 화학 기상 증착법 또는 원자층 증착법을 이용하여 트랜치 패턴을 형성한다. 이 트랜치 패턴은 반도체 소자의 고밀도화를 위하여 실리콘 기판 내에 깊은 홈을 파고, 그 양측벽 사이에서 생성되는 정전 용량을 이용하여 커패시터로 이용된다.
도 1은 DRAM 피치 폭(Pitch Width) 및 트랜치의 가로세로비(Aspect Ratio)에 대한 로드랩이다. 도면에서 도시된 바와 같이, ITRS(International Technology Roadmap for Semiconductors)를 참고하면, DRAM 을 기준으로 2007년 현재 65nm 의 디바이스가 양산 라인에서 생산되고 있다.
이와 같은 추세로 보면, 2009년에는 45nm 의 디바이스가, 2012년 이후에는 30nm 이하의 디바이스가 양산될 수 있으며, 차세대 장치에서 설계 규격에 결정적으로 적용되어 미세화가 이루어지는 공정은 게이트 패턴, 전기적 절연을 이루는 트랜치 패턴 형성 공정이라 할 수 있다.
여기서, 설계 규칙에 따라, 트랜치의 상부 폭이 급격히 줄어드는 반면, 트랜치 깊이는 디바이스 간의 안정된 절연을 위해 상대적으로 감소하지는 않게 되어, 트랜치 패턴의 가로세로비(AR: Aspect Ratio)가 급격히 증가하는 추세에 있으며, 2012년 이후에는 트랜치 패턴에 따른 가로세로비(AR)는 최소 10 이상으로 요구될 것임을 추측할 수 있다.
그리고, 트랜치 패턴을 형성할 때, 실리콘 액티브 패턴의 식각이 달성될 수 있을 것으로 전망되고 있으나, 트랜치 패턴을 형성하고 난 후, 트랜치 패턴 내의 산화막의 갭-필(Gap-Fill)이 병목 현상으로 작용하는 공정의 어려움이 대두되고 있다.
도 2는 테크놀러지 노드에 따른 트랜치 깊이 및 갭-필 가로세로비(AR)을 나타낸다. 도면에서 도시된 바와 같이, 실제 공정에 따른 양산에서는 웨이퍼 내의 다양성을 위하여 상부 트랜치 폭이 고려된다.
45nm 급 디바이스는 300mm 대면적 공정이므로, 이러한 다양성은 더욱 심화될 것으로 예상되므로, 트랜치 갭-필에 요구되는 트랜치의 가로세로비는 약 10:1 이상이 요구되며, CVD 공정시에는 높은 단차 커버리지(Step Coverage)가 요구될 것이다.
그리고, 반도체 공정에서 갭-필에 관련된 STI(Shallow Trench Isolation), ILD(Inter Level Dielectric), IMD(Inter Metal Dielectric), PMD(Pre Metal Dielectric), 보호막(Passivation)과 같은 증착 공정은 고밀도 플라즈마 화학기상증착(HDPCVD: High Density Plasma Chemical Vapor Deposition)장치로 진행되어 왔다.
그러나, 65nm 급 디바이스에서는 고밀도 플라즈마 화학기상증착 장치를 이용한 갭-필 공정이 한계에 부딪히면서, SOD(Spin-on Dielectric), SA-CVD(Sub-Atmosphere Chemical Vapor Deposition), PDL (Pulsed Deposition Layer) 등을 이용한 다른 장치로 진행되고 있으나, 이러한 장치 역시 높은 단가를 형성하고 있으며, 프로파일 제어가 어려워 65nm 급 이하의 디바이스에서 갭-필 공정을 수행할 수 있는 공정이 요구되는 등의 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위하여 안출한 것으로, 차세대 반도체에 사용될 65nm 급 이하의 디바이스에서 평탄막 또는 트랜치 패턴 내의 산화막 갭-필에 이용될 수 있는 기판처리장치 및 기판처리방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 STI 및 ILD 의 소자 분리 공정에 이용되는 산화막 증착 공정에서, 심(Seam) 또는 보이드(Void)가 형성되지 않도록 트랜치 패턴을 만들 수 있는 기판처리장치 및 기판처리방법을 제공하는 것이다.
본 발명의 다른 목적은 ALD 및 CVD 공정에서 발생할 수 있는 저밀도 현상을 제거하기 위한 기판처리장치 및 기판처리방법을 제공하는 것이다.
즉 제1반응가스가 반응 챔버의 주입구로 주입되어 피처리 기판과 반응한 후, 제2반응가스가 이온 소오스의 주입구로 주입되어 중성빔으로 된 후, 피처리 기판에 조사되도록 구성된 대한민국 등록특허 10-0669828호(2007. 1. 10 등록)에 개시된 기술과 달리, 본 발명은 ALD, CVD, 혹은 결합된 형태인 ALCVD 공정이 진행됨과 동시에 중성빔이 독자적으로 증착된 막을 계속적으로 처리하는 기판처리장치 및 기판처리방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명의 중성빔 기판처리장치는 반도체 기판 내 평탄막 또는 패턴을 형성하기 위하여, 산화막을 증착시키는 ALCVD 장치 및 상기 평탄막의 밀도 향상 및 패턴 간에 증착되는 산화막의 심(Seam) 또는 보이드(Void)를 제거하기 위하여, 이온빔을 중성빔으로 변환하고, 상기 중성빔을 상기 패턴을 위해 증착되는 산화막에 조사하여 표면처리하는 중성빔 발생부를 포함하며, 상기 산화막의 증착과 상기 중성빔의 조사가 실행되는 것을 특징으로 한다.
바람직하게는, 상기 패턴은 트랜치 패턴인 것을 특징으로 한다.
바람직하게는, 상기 트랜치의 폭은 65 nm 이하인 것을 특징으로 한다.
바람직하게는, 상기 트랜치의 가로세로비는 10:1 이상인 것을 특징으로 한다.
삭제
바람직하게는, 상기 중성빔 발생부는 상기 이온빔을 생성하기 위한 가스가 주입되면, 상기 가스로부터 극성을 가지는 이온빔을 생성하는 이온 소스부, 상기 이온 소스부의 일측 단부에 마련된 그리드, 상기 그리드에 대응되어 구비되며, 상기 이온빔을 중성빔으로 전환시키는 반사체, 상기 중성빔의 진행 경로 상에 피처리 기판인 웨이퍼가 위치되는 스테이지를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 중성빔 발생부에 주입되는 상기 가스는 비활성 기체 또는 질소 계열 기체 또는 산소 계열 기체 중 어느 하나인 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판은 STI 또는 ILD 또는 PMD 또는 IMD 공정에 이용되는 산화막 계열인 것을 특징으로 한다.
또한 상기한 바와 같은 목적을 달성하기 위하여 본 발명의 기판처리 방법은 이온빔을 생성하기 위하여 가스를 주입하는 단계, 주입된 가스로부터 극성을 갖는 이온빔을 생성하는 단계, 상기 이온빔을 중성빔으로 전환시키는 단계, 반도체 기판 내에 평탄막 또는 패턴을 형성하기 위하여 산화막을 증착시키는 단계 및 상기 중성빔을 반도체 기판 내의 산화막에 조사하는 단계를 포함하고, 상기 산화막은 상기 반도체 기판에 형성된 평탄막 또는 패턴에 증착되는 것을 특징으로 한다.
이상에서 설명한 바와 같이 상기와 같은 구성을 갖는 본 발명은 반도체 소자의 트랜치 패턴의 갭-필 공정에서 발생되는 보이드(Void) 또는 심(Seam) 문제를 해결할 수 있으며, 중성빔을 조사하여 웨이퍼 표면에서 산화막이 높은 균일도로 증착될 수 있도록 이루어지고, 반도체 소자의 고집적화 및 미세화에 따라 소자 내부 셀 간의 분리 기술에 절연 특성을 유지함과 동시에 폭을 줄일 수 있는 공정을 수행가능하도록 이루어지는 등의 효과를 거둘 수 있다.
본 발명은 ALCVD 장치에서 반도체 내의 트랜치 패턴을 형성하기 위하여, ALCVD 장치에서 산화막을 증착시키면서 중성빔 발생부를 이용하여 상기 산화막 상에 중성빔을 조사시킴으로써, 심(Seam) 또는 보이드(Void) 형성에 따른 낮은 산화막 균일도를 높일 수 있으며, 셀 간의 간격을 좁히면서 그 내부를 고밀도로 채울 수 있도록 이루어진다.
이하, 본 발명에 따른 실시예를 첨부된 예시도면을 참고로 하여 상세하게 설명한다.
먼저, 본 발명에 따른 중성빔 보조 ALCVD(ALD-like-CVD)를 실현하기 위한 기판처리장치의 구성을 도면에 따라서 설명한다.
도 3은 본 발명에 따른 기판처리장치를 개략적으로 도시한 사시도이고, 도 4는 도 3에 도시된 기판처리장치 중 중성빔 발생부를 개략적으로 도시한 사시도이다.
도면에서 도시된 바와 같이, 기판처리장치는 중성빔 발생부(10)와 ALCVD 장치(20)로 이루어진다.
바람직하게는, 상기 중성빔 발생부(10)는 ALCVD 장치(20)의 상부면에 위치하며, ALCVD 장치(20)에 의해 피처리 기판(16)에 형성된 산화막을 처리한다.
즉 예를 들어, 산화막의 증착과 중성빔의 조사는 동시에 실행되거나, 시간 차를 두고 증착 후 중성빔을 조사하거나 또는 중성빔 조사 후 증착이 실행될 수 될 수도 있다. 이러한 처리는 처리할 기판의 종류 또는 용도에 따라 적절하게 선택하여 실행된다.
그리고, 본 발명에 따른 중성빔 발생부(10)는 도 4에 도시된 바와 같이, 이온 소스부(11), 유도 코일(12), 그리드(14), 반사체(15)를 포함한다.
여기서, 이온 소스부(11)는 일정한 극성을 가지는 이온빔(11a)을 추출하여 가속시킬 수 있으며, 유도 코일(12)은 상기 이온 소스부(11)의 외주연을 따라 권취되어 구비된다.
그리드(Grid, 14)는 상기 이온 소스부(11)의 말단에 위치하며, 이온빔(11a)이 통과하는 다수개의 그리드 홀(Grid Hole, 14a)이 각각 형성되어 3 개 구비된다.
더불어, 반사체(15)는 그리드(14)와 밀착되어 있으며, 그리드(14) 내의 그리드 홀(14a)에 대응하는 다수개의 반사판(15a)이 형성되고, 그리드 홀(14a)을 통과한 이온빔(11a)을 반사판(15a) 내에서 반사시켜 중성빔(11b)으로 전환시킨다.
또한, 중성빔 발생부(10)는 중성빔(11b)의 진행 경로 상에 피처리 기판(16)인 웨이퍼를 위치시킬 수 있는 스테이지를 포함한다.
바람직하게는, 그리드 홀(14a)의 직경에 비해 반사판(15a)의 직경이 같거나 또는 더 크도록 구성될 수도 있다.
또, 그리드(14)가 원통형으로 구성되고, 그리드(14)의 후단부에는 외주연을 따라 돌출되도록 돌기를 형성하고, 반사체(15)가 원통형으로 구성되고, 상기 반사체(15)의 전단부에는 그리드(14)의 돌출되도록 형성된 돌기 내부에 삽입될 수 있는 돌출부가 형성될 수도 있다.
또한, 그리드 홀(14a)을 통과하여 직진하는 이온빔(11a)이 반사판(15a) 내에서 반사되도록, 복수개의 반사판(15a)들이 이온빔(11a)의 직진 방향에 대하여 일정한 각도로 경사를 이루는 것도 가능하다.
여기서, 반사판(15a)들이 반사체(15) 내에서 반사체(15)의 중심축에 대하여, 일정한 각도를 가지도록 경사를 이루거나 또는 반사체(15) 내에서 반사체(15)의 중 심축에 대하여 평행하도록 위치할 수 있고, 반사체(15)의 외주연을 따라 돌출부의 돌출 높이도 일정한 각도로 경사지도록 구성할 수도 있다.
본 발명에 따른 이온 소스부(11)는 다양한 형태 및 물질의 이온 소스를 사용할 수 있고, 반사체(15)의 재질은 반도체 기판, 이산화 규소 또는 금속 기판, 그래파이트(Graphit) 기판으로 이루어질 수 있으며, 상기 그리드(14) 내에 형성된 그리드 홀(14a)을 통하여 입사되는 이온빔(11a)의 입사각이 5 도 내지 15 도를 가지도록 구성할 수도 있다.
본 발명에 따른 이온 소스부(11)는 이온빔(11a)을 발생시킬 수 있고, 상기 이온 소스부(11)와 피처리 기판(16)인 웨이퍼가 안착되는 스테이지 사이에는 이온빔(11a)이 적절한 입사각을 가지며 반사시킬 수 있는 반사체(15)를 구비함으로써, 중성빔(11b)이 얻어질 수 있다.
이에 따라, 피처리 기판(16)인 웨이퍼를 얕은 트랜치 산화막으로 처리해줌으로써, 종래 기술에 따른 이온빔 또는 플라즈마 처리로는 얻을 수 없었던 높은 가로세로비를 가지는 얕은 트랜치 산화막의 밀도를 향상시킬 수 있으며, 심(Seam) 또는 보이드(Void)를 제거할 수 있는 효과를 얻을 수 있다.
다시 말하면, 중성빔 발생부(10)는 플라즈마 발생 챔버, 3 장의 그리드, 반사판을 구비하되, 3 개의 그리드를 중첩시켜서 이루어지고, 플라즈마 발생 챔버에 인접된 최상부의 첫 번째 그리드에는 정전압(Possitive Voltage)을 인가하여 가속시키고, 두 번째 그리드에는 음전압(Negative Voltage)을 인가하여 빔(Beam)의 광축을 조절한다.
또한, 세 번째 그리드 및 반사판은 접지(GND)시켜서 추출된 이온빔을 중성빔으로 변환시킨다.
본 발명에 따른 기판처리장치에 적용가능한 가스는 대표적으로 아르곤(Argon) 등의 비활성 가스 계열, 질소 계열, 산소 계열 등으로 이용할 수 있으며, 피처리 기판(16)은 반도체 공정 중에서 갭-필(Gap - Fill)에 관련된 증착 공정으로 처리된다.
이때, 상기 피처리 기판(16)은 평탄막 또는 STI, ILD, PMD, IMD, 보호막으로 트랜치 갭-필 공정 시, 높은 가로세로비를 가지며 높은 단차 커버리지가 요구되며, 규소(SiO2) 등의 산화막 계열을 사용한다.
본 발명에 따르면, 이온 소스부(11)의 후단에 위치되는 그리드(14)와 반사체(15)를 밀착시킴으로써, 불필요한 방향으로 진행되는 이온빔(11a)의 누출을 차단하여 오염 발생을 현저히 줄일 수 있으며, 그에 따라 중성빔(11b)의 단위면적 내를 단위시간에 통과하는 중성자수인 중성자선속(Flux)을 현저히 증가시킬 수 있다.
또한, 중성빔(11b)의 플럭스 증가에 따라, 반사체(15)가 차지하는 공간 면적을 줄일 수 있어서 주입 장치의 소형화 및 원가 절감을 달성할 수 있도록 이루어진다.
그리고, 전압 인가에 의해 이온빔(11a)을 가속시킬 수 있으며, 이와 동시에 이온빔(11b)이 통과될 수 있는 복수개의 그리드 홀(14a)이 형성된 그리드(14)에 대해서는 본 출원인의 등록 특허 제 0380600 호에 구체적으로 개시되어 있으므로, 그 설명은 생략한다.
이하, 본 발명에 따른 기판처리장치에 따른 기판처리방법을 설명한다.
우선 ALCVD 장치(20)에 의해 평탄막 및 트렌치 구조 패턴에 산화막을 채우기 위한 ALD, CVD, 또는 두 방식의 결합형태인 ALCVD 공정이 진행된다.
이때, 중성빔은 아래와 같은 방식으로 형성되어 위 공정이 진행됨과 동시에 계속적으로 보조하게 된다.
먼저, 이온빔(11a)을 생성하기 위하여, 이온빔 발생 가스 주입구(미도시)를 통해 이온 가스를 주입한다.
그리고 나서, 이온 소스부(11)에서 상기 이온빔 발생 가스 주입구(미도시)를 통해 주입된 이온 가스를 극성을 가지는 이온빔(11a)으로 생성시키며, 생성된 이온빔(11a)은 그리드(14) 및 반사체(15)를 통하여 중성빔(11b)으로 변환된다.
그리고, 상기 중성빔(11b)은 피처리 기판(16)인 웨이퍼(으)로 주입되어 보이드(Void) 및 심(Seam)이 발생되어 균일도를 낮추지 않도록, 상기 웨이퍼의 표면에 조사되고, 이에 따라 균일도가 높도록 웨이퍼의 트랜치에 산화막이 증착된다.
도 5는 종래 기술에 따른 ALD 및 ALD-LIKE-CVD의 문제점을 개략적으로 나타내는 도면이다. 도면에 도시된 바와 같이, ALD의 경우 현재까지 65nm 이하의 얕은 트랜치 갭-필 공정 적용이 용이하지 못한 것으로 알려져 있다.
그 이유는, 공정이 진행될수록 가로세로비가 점점 증가하고, 이에 따라 심(Seam)이 발생되거나 또는 갭이 넓은 영역에 산화막이 채워지지 않게 되는 문제가 발생되며, 특히 증착된 산화막의 밀도가 낮아지는 문제가 발생되기 때문이다.
또한, ALD-LIKE-CVD는 높은 가로세로비, 예를 들면 10: 1 를 가지는 얕은 트랜치에 산화막을 증착시킬 때, 먼저 상부면이 막혀 그 내부면이 채워지지 않고 공간이 형성되는 보이드(Void) 현상이 발생된다.
도 6은 ALD의 공정에서 발생된 심(Seam) 발생 문제 또는 저밀도 박막 문제가 본 발명에 따른 기판처리장치로 해결되는 것을 나타내는 도면이다. 도면에서 도시된 바와 같이, 중성빔이 전기적으로 중성인 상태이므로, 높은 가로세로비를 가지는 얕은 트랜치 부분에서도 이온빔 또는 플라즈마 처리와는 달리 하부면에서부터 계속적으로 처리를 해줄 수 있다.
도 7은 ALD-LIKE-CVD 공정에서 발생된 보이드(Void) 또는 저밀도 박막 문제가 본 발명에 따른 기판처리장치로 해결되는 것을 나타내는 도면이다. 도면에서 도시된 바와 같이, 중성빔이 전기적으로 중성인 상태이므로, 높은 가로세로비를 가지는 얕은 트랜치 부분에서도 위가 막히는 문제가 해결될 수 있다.
그 이유는, 얕은 트랜치 부분의 하부면에서부터 산화막이 적층될 수 있도록 중성빔이 처리됨으로써, 보이드(Void) 현상 방지와 동시에 밀도를 향상시킬 수 있고, 이 역시 전기적으로 중성 상태인 중성빔의 특성만으로도 가능해진다.
따라서, 본 발명에 따른 기판처리장치는 10:1 이상의 가로세로비를 가지고, 65nm 이하의 폭을 가지는 트랜치를 구비한 기판에 적용가능하다. 구체적으로 본 발명은 10:1 내지 15:1 의 가로세로비 및 65nm 내지 32nm 의 폭을 가지는 트랜치 패턴에 적용가능하다
이상에서는 본 발명의 바람직한 실시 예를 예시적으로 설명하였으나, 본 발명의 범위는 이 같은 특정 실시 예에만 한정되지 않으며 해당 분야에서 통상의 지식을 가진자라면 본 발명의 특허 청구 범위 내에 기재된 범주 내에서 적절하게 변경이 가능할 것이다.
도 1은 DRAM 피치 폭(Pitch Width) 및 트랜치의 가로세로비(Aspect Ratio)에 대한 로드랩.
도 2는 테크놀러지 노드에 따른 트랜치 깊이 및 갭-필 가로세로비(AR)을 나타낸 도.
도 3은 본 발명에 따른 기판처리장치를 개략적으로 도시한 사시도.
도 4는 도 3에 도시된 기판처리장치 중 중성빔 발생부를 개략적으로 도시한 사시도.
도 5는 종래 기술에 따른 ALD 및 ALD-LIKE-CVD의 문제점을 개략적으로 나타내는 도.
도 6은 ALD의 공정에서 발생된 심(Seam) 발생 문제 또는 저밀도 박막 문제가 본 발명에 따른 기판처리장치로 해결되는 것을 나타내는 도.
도 7은 ALD-LIKE-CVD 공정에서 발생된 보이드(Void) 또는 저밀도 박막 문제가 본 발명에 따른 기판처리장치로 해결되는 것을 나타내는 도.
<도면의 주요 부분에 대한 도면 부호의 간단한 설명>
10: 중성빔 발생부 11: 이온 소스부
11a: 이온빔 11b: 중성빔
12: 유도 코일
14: 그리드 14a: 그리드 홀
15: 반사체 16: 피처리 기판

Claims (13)

  1. 반도체 기판 내 평탄막 또는 패턴을 형성하기 위하여, 산화막을 증착시키는 ALCVD 장치 및
    상기 평탄막의 밀도 향상 및 패턴 간에 증착되는 산화막의 심(Seam) 또는 보이드(Void)를 제거하기 위하여, 이온빔을 중성빔으로 변환하고, 상기 중성빔을 상기 패턴을 위해 증착되는 산화막에 조사하여 표면처리하는 중성빔 발생부를 포함하며,
    상기 산화막의 증착과 상기 중성빔의 조사가 실행되며,
    상기 패턴은 트랜치 패턴인 것을 특징으로 하는 기판처리장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 트랜치의 폭은 65 nm 이하인 것을 특징으로 하는 기판처리장치.
  4. 청구항 3에 있어서,
    상기 트랜치의 가로세로비는 10:1 이상인 것을 특징으로 하는 기판처리장치.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 중성빔 발생부는
    상기 이온빔을 생성하기 위한 가스가 주입되면, 상기 가스로부터 극성을 가지는 이온빔을 생성하는 이온 소스부,
    상기 이온 소스부의 일측 단부에 마련된 그리드,
    상기 그리드에 대응되어 구비되며, 상기 이온빔을 중성빔으로 전환시키는 반사체 및
    상기 중성빔의 진행 경로 상에 피처리 기판인 웨이퍼가 위치되는 스테이지를 포함하는 것을 특징으로 하는 기판처리장치.
  7. 청구항 6에 있어서,
    상기 중성빔 발생부에 주입되는 상기 가스는 비활성 기체 또는 질소 계열 기체 또는 산소 계열 기체 중 어느 하나인 것을 특징으로 하는 기판처리장치.
  8. 청구항 7에 있어서,
    상기 반도체 기판은 STI 또는 ILD 또는 PMD 또는 IMD 공정에 이용되는 산화막 계열인 것을 특징으로 하는 기판처리장치.
  9. 이온빔을 생성하기 위하여 가스를 주입하는 단계,
    주입된 가스로부터 극성을 갖는 이온빔을 생성하는 단계,
    상기 이온빔을 중성빔으로 전환시키는 단계,
    반도체 기판 내에 평탄막 또는 패턴을 형성하기 위하여 산화막을 증착시키는 단계 및
    상기 중성빔을 반도체 기판 내의 산화막에 조사하는 단계를 포함하고,
    상기 산화막은 상기 반도체 기판에 형성된 평탄막 또는 패턴에 증착되는 것을 특징으로 하는 기판처리방법.
  10. 청구항 9에 있어서,
    상기 패턴은 트랜치 패턴인 것을 특징으로 하는 기판처리방법.
  11. 청구항 10에 있어서,
    상기 트랜치의 폭은 65 nm 이하인 것을 특징으로 하는 기판처리방법.
  12. 청구항 11에 있어서,
    상기 트랜치의 가로세로비는 10:1 이상인 것을 특징으로 하는 기판처리방법.
  13. 삭제
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