KR20130113180A - 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법이 제공된다. 상기 미세 패턴 형성 방법은 기판 상에 피식각막을 형성하고, 상기 피식각막 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴에 이온 주입을 하여 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 이용하여 상기 피식각막을 식각하는 것을 포함한다.

Description

반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{Method of forming a fine pattern of semiconductor device and Manufacturing method using thereof}
본 발명은 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기능 더욱 소형화 및 경량화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화가 요구되고 있다. 반도체 소자의 고집적화에 의해 디자인 룰(design rule)이 미세화됨에 따라 반도체 소자는 더욱 미세한 패턴(fine pattern)을 요구하고 있다. 반도체 소자 구현에 필요한 패턴을 형성하기 위해서는 포토마스크(photomask)를 사용하는 포토리소그래피(photolithography) 공정이 필수적이다. 그러나, 기존의 포토리소그래피 기술에 의하여 미세 패턴을 형성할 경우 광학적 특성에 의해 패턴의 미세화에 한계가 있다.
또한, 반도체 소자에서 원하는 치수 정밀도를 가지는 최종 콘택홀 패턴을 구현하기 위하여, 레이아웃 설계에 따른 주위 패턴 치수의 오차 한계 및 CD 균일도 (critical dimension uniformity)를 매우 엄격하게 제어하여야 할 필요가 있다. 그러나, 미세 패턴을 구현하여야 하는 고집적 반도체 소자 제조시에는 CD 균일도를 원하는 수준으로 제어하는 데 한계가 있으며, 이에 의해 제품 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 공정이 단순하고 측벽 프로파일이 수직인 콘택을 형성할 수 있는 미세 패턴 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 공정이 단순하고, 미세 패턴 형성이 용이하면서도 측벽 프로파일이 수직인 콘택을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 미세 패턴 형성 방법의 일 태양은, 기판 상에 피식각막을 형성하고, 상기 피식각막 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴에 이온 주입을 하여 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 이용하여 상기 피식각막을 식각하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, 기판 내에 액티브 영역을 정의하는 소자 분리막을 형성하고, 상기 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴에 이온 주입을 수행하여 제2 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 마스크로 상기 제1 층간 절연막을 식각하여 상기 액티브 영역을 노출시키는 다수의 콘택 패드용 콘택홀을 포함하는 제1 층간 절연막을 형성하고, 상기 콘택 패드용 콘택홀 내에 다수의 콘택 패드를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 7 내지 도 9는 본 발명의 또 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 레이아웃도이다.
도 11 내지 도 25는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도 10의 I-I'을 따라 절단한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명한다. 도 1 내지 도 4는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.
우선, 도 1 및 도 2를 참조하면, 기판(110)상에 피식각막(210)을 형성한다.
구체적으로, 기판(110) 상에 화학 기상 증착 방법(CVD: Chemical Vapor Deposition), 물리 기상 증착(PVD: Physical Vapor Deposition), 원자층 증착(ALD: Atomic Layer Deposition) 또는 스퍼터링(sputtering) 등의 방법으로 피식각막(210)을 형성한다. 기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 또는 플라스틱 등의 가요성 기판이 수 있다. 피식각막(210)은 도전막 또는 절연막일 수 있으며, 피식각막(210)의 재료는 당업자의 필요에 따라 임의로 선택될 수 있다.
이어서, 피식각막(210) 상에 제1 마스크 패턴(220)을 형성한다.
제1 마스크 패턴(220)은 예를 들어, 포토레지스트 패턴일 수 있으며, 최종적으로 피식각막(210)에 형성하고자 하는 패턴의 피치보다 큰 피치를 가지도록 형성될 수 있다. 예를 들어, 제1 마스크 패턴(220)은 제1 피치(P1)로 이격된 다수의 라인 패턴을 포함하거나 제1 피치(P1)의 직경을 갖는 다수의 개구부를 포함할 수 있다. 이하에서는 제1 피치(P1)의 직경을 갖는 다수의 개구부를 포함하는 제1 마스크 패턴(220)을 예로 하여 설명한다.
구체적으로, 피식각막(120) 상에 감광막(220a)을 형성하고, 감광막(220a)의 상부에 포토마스크(410)를 배치한다. 여기서는 감광막(220a)이 포지티브 감광막인 경우를 설명하나, 이에 한정되지 않고 네거티브 감광막을 사용하여도 무방하다. 포토마스크(410)는 광투과부(412) 및 광차단부(411)를 포함한다. 광투과부(412)는 조사되는 광을 투과시키고, 광차단부(411)는 조사되는 광을 차단시킨다. 포토마스크(410)는 광차단부(411)가 라인 패턴이 형성될 영역에 대응하도록 배치하거나, 광투과부(412)가 감광막(220a)의 개구부가 형성될 영역에 대응하도록 배치될 수 있다. 이어, 포토마스크(410)를 통하여 감광막(220a)에 광을 조사한 후 감광막(220a)을 현상하면 광투과부(412)에 대응하는 감광막 영역이 제거되고 광차단부(411)에 대응하는 감광막 영역이 남아서 제1 마스크 패턴(220)이 형성된다. 여기서, 제1 마스크 패턴(220)은 제1 높이(H1)를 가지고, 제1 직경(P1)을 갖는 다수의 개구부를 포함할 수 있다.
도 3을 참조하면, 제1 마스크 패턴(220)에 이온 주입(310)을 실시하여 제2 마스크 패턴(221)을 형성할 수 있다.
이온 주입(310)은 플라즈마 이온 주입(plasma ion implantation) 또는 빔라인 이온 주입(beamline ion implantation)으로 수행될 수 있다. 이온 주입(310)에 의해 제2 높이(H2)를 가지고, 제1 직경(P1) 보다 작은 제2 직경(P2)을 갖는 다수의 제2 개구부를 포함하는 제2 마스크 패턴(221)을 형성할 수 있다. 구체적으로, 이온 주입의 소스 가스로 S, P, B, F, C, Ar, Xe, He, Ne, Si, Ge, 및 N으로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합 가스를 사용할 수 있으며, 기판에 0 내지 10 kV의 바이어스를 인가하여 제1 마스크 패턴(220)에 이온이 주입되도록 할 수 있다. 주입되는 이온의 양(dose)은 1×1014~ 5×1017/cm2 일 수 있으나, 이는 패턴의 형태에 따라 당업자가 임의로 조절할 수 있다. 또한, 이온 주입 공정동안 기판(110)의 온도가 상승하는 것을 방지하기 위하여 기판(110)을 냉각시키거나, 이온 주입을 보다 효과적으로 하거나 원하는 패턴을 형성하기 위해 기판(110)의 온도를 상승시킬 수 있다. 플라즈마 이온 주입의 경우 이온 주입 장치의 코일 안테나를 통해 흐르는 RF 전류에 의해 자기장(magnetic field)이 발생되며, 이 자기장의 시간에 따른 변화에 의해 반응챔버 내부에는 전기장(electric field)이 유도된다. 이와 동시에, 상기 소스 가스가 반응챔버 내부로 유입되며, 유도 전기장에 의해 가속된 전자들은 충돌과정을 통해 소스 가스를 이온화시켜 반응챔버 내에 플라즈마를 생성한다. 이와 같이 형성된 플라즈마의 이온들은 기판(110)에 인가된 고전압의 펄스에 의해 제1 마스크 패턴(220)을 향하여 수직 방향으로 입사된다. 입사되는 이온들은 높은 운동에너지로 제1 마스크 패턴(220)의 표면을 뚫고 침투하여 이온 주입이 일어나게 된다. 이온 주입(130)에 의해 제1 마스크 패턴(220) 내로 유입된 이온은 기존의 분자간 결합을 변형시키거나 새로운 결합을 생성할 수 있다. 이로 인해, 제1 마스크 패턴(220) 내의 분자간 결합에 변화가 생기면서 발열이 되고, 제1 마스크 패턴(220)은 팽창 및 경화한다. 이 때, 제1 마스크 패턴(220)은 수평방향으로는 팽창하는 반면, 수직방향으로는 그 높이가 감소할 수 있다. 결과적으로, 제1 마스크 패턴(220)의 제1 피치(P1)보다 작은 제2 피치(P2)의 직경을 갖는 제2 개구부를 포함하고, 제1 마스크 패턴(220)의 제1 높이(H1)보다 감소된 제2 높이(H2)를 갖는 제2 마스크 패턴(221)이 형성될 수 있다. 또한, 제2 마스크 패턴(221)의 제2 개구부의 측벽은 기판(110)에 대해 수직 프로파일을 가질 수 있다. 제1 마스크 패턴(220)이 이온 주입에 의한 발열로 팽창하는 동시에 경화가 진행되기 때문에 제2 마스크 패턴(221)의 측벽은 포지티브 또는 네거티브 프로파일이 생성되지 않고 수직 프로파일을 유지할 수 있다. 또한, 플라즈마 이온 주입을 이용하여 매우 얕은 깊이, 고농도 및 3차원적(3-dimensional) 모양으로도 제1 마스크 패턴(220) 내에 이온을 주입할 수 있을 뿐만 아니라 빠른 속도로 이온을 주입할 수 있다. 여기서, 상기 '포지티브 프로파일'은 기판(110)의 수직 방향에 대해 오른쪽으로 소정의 각도로 기울어진 프로파일을 의미하며, 네거티브 프로파일은 기판(110)의 수직 방향에 대해 왼쪽으로 소정의 각도로 기울어진 프로파일을 의미한다.
도 4를 참조하면, 제2 마스크 패턴(221)을 마스크로 피식각막(210)을 식각하여 콘택홀(211)을 형성한다. 구체적으로, 제2 마스크 패턴(221)을 마스크로 피식각막(210)을 건식 또는 습식 식각하여 제2 직경(P2)을 갖는 콘택홀(211)을 형성한다. 이 때, 측벽 프로파일이 수직인 콘택홀(211)이 형성된다. 도 4에서는 기판(110)의 일부를 노출하는 콘택홀(211)이 형성된 경우를 예시하였으나, 기판(110)의 일부가 노출되지 않는 홀을 형성할 수도 있음은 물론이다.
본 실시예에 따른 미세 패턴 형성 방법은 제1 마스크 패턴에 이온 주입을 실시하여 제1 마스크 패턴보다 피치가 작으면서도 측벽 프로파일이 수직인 제2 마스크 패턴을 형성함으로써 피식각막에 미세한 패턴을 형성할 수 있다. 또한, 피식각막에 콘택홀을 형성하는 경우에는 측벽 프로파일이 수직인 콘택홀을 균일하게 형성할 수 있다.
이하, 도 5 및 도 6을 참조하여 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법에 대해 설명한다. 도 5 및 도 6은 본 발명이 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 미세 패턴 형성 방법은 이온 주입시 입사되는 이온의 각도를 조절하여 미세 패턴의 측벽 프로파일을 조절하는 것이 본 발명의 일 실시예와 상이하다. 따라서, 이하에서는 상이한 점을 중심으로 설명한다.
도 5를 참조하면, 피식각막(210) 상에 측벽이 포지티브 프로파일을 갖는 제1 마스크 패턴(230)을 형성한다. 이 때, 제1 마스크 패턴(230)은 제1 높이(H1)를 가지고, 제1 피치(P1)로 이격된 다수의 라인 패턴 또는 제1 피치(P1)의 직경을 가진 다수의 제1 개구부를 포함할 수 있다. 여기서는, 제1 마스크 패턴(230)이 제1 피치(P1)의 직경을 가진 다수의 제1 개구부를 포함하는 것을 예로 설명한다. 상기 제1 개구부의 측벽은 기판(110)의 수직 방향에 대해 θ1의 각도를 가진 포지티브 프로파일을 가질 수 있다.
도 6을 참조하면, 제1 마스크 패턴(220)에 이온 주입(320, 321)을 실시하여 측벽 프로파일이 기판(110)에 대해 수직인 다수의 제2 개구부를 포함하는 제2 마스크 패턴(231)을 형성한다.
제2 마스크 패턴(231)은 제1 높이(H1) 보다 높이가 낮은 제2 높이(H2)를 가지고, 제1 마스크 패턴(231)의 제1 직경(P1) 보다 작은 제2 직경(P2)을 갖는 제2 개구부를 포함할 수 있다. 구체적으로, 상기 제1 개구부의 측벽이 포지티브 프로파일을 가지고 있으므로, 제2 개구부의 측벽이 기판(110)에 대해 수직인 프로파일을 형성하기 위해 이온 주입시 기판(110)의 수직방향에 대해 θ2의 각도로 기울어진(tilt) 방향으로(예를 들어, 네거티브 프로파일의 방향으로) 이온을 주입할 수 있다. 또한, 이에 의해 제2 개구부의 측벽에 수직 프로파일이 형성되지 않을 경우 이온 주입 각을 변화시켜 수회의 이온 주입을 실시할 수 있다. 도 6은 기판(110)의 수직방향에 대해 θ2의 각도로 제1 이온 주입(320)을 실시한 후에 이어서 기판(110)의 수직방향에 대해 θ3의 각도로 제2 이온 주입(321)을 하여 제2 개구부의 측벽 프로파일이 수직인 제2 마스크 패턴(231)을 형성하는 과정을 도시한 예이다. 상기 θ2 및 θ3와 이온 주입의 회수 등은 당업자가 임의로 조절하여 제2 개구부의 측벽 프로파일이 수직인 제2 마스트 패턴(231)을 형성할 수 있다. 본 실시예에 따른 미세 패턴 형성 방법은 이온 주입시 이온 주입 각을 조절함으로써 제2 마스크 패턴의 측벽 프로파일을 원하는 대로 조절할 수 있어 원하는 프로파일의 생성이 용이할 뿐만 아니라, 이온 주입 각을 조절하여 마스크 패턴의 개구부의 측벽 프로파일을 수직으로 변화시킬 수 있다. 이에 의해 상기 마스크 패턴으로 콘택홀 형성시 측벽 프로파일이 수직인 균일한 콘택홀을 형성할 수 있다.
이하, 도 7 내지 도 9를 참조하여 본 발명의 또 다른 실시예에 따른 미세 패턴 형성 방법에 대해 설명한다. 도 7 내지 도 9는 본 발명의 또 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 중간 구조물의 단면도들이다. 본 실시예는 피식각막 상에 하드 마스크막을 더 형성한다는 점에서 본 발명의 일 실시예와 상이하다.
도 7을 참조하면, 피식각막(210) 상에 하드 마스크막(215)을 형성한다.
구체적으로, 하드 마스크막(215)은 피식각막(210)의 재료 및 형성하고자 하는 패턴의 용도에 따라 다양한 물질로 이루어질 수 있다. 즉, 피식각막(210)이 절연막 또는 도전막인 경우, 피식각막(210)의 재료에 따라 식각 선택비를 제공할 수 있는 물질로 이루어질 수 있다. 구체적으로 하드 마스크막(215)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 산화막은 예를 들어, 열산화막, CVD(chemical vapor deposition) 산화막, USG막(undoped silicate glass film) 및 HDP 산화막(high density plasma oxide film)으로 이루어지는 군에서 선택되는 적어도 하나의 산화막으로 이루어질 수 있다. 상기 질화막은 SiON, SiN, SiBN 및 BN으로 이루어지는 군에서 선택되는 적어도 하나의 막으로 이루어질 수도 있다. 또는, 위에서 예시된 질화막들 중에서 선택되는 하나의 질화막과 위에서 예시된 산화막들 중에서 선택되는 하나의 산화막의 적층 구조로 이루어질 수도 있다.
이어서, 하드 마스크막(215) 상에 제1 높이(H1)로 제1 피치(P1)로 소정의 방향으로 반복 형성되는 복수의 라인 패턴을 포함하거나 또는 제1 피치(P1)의 직경을 갖는 다수의 제1 개구부를 포함하는 제1 마스크 패턴(220)을 형성할 수 있다. 여기서는, 제1 마스크 패턴(220)이 제1 피치(P1)의 직경을 갖는 다수의 제1 개구부를 포함하는 경우를 예로 설명한다. 이 때, 제1 마스크 패턴(220)은 포토레지스트로 형성될 수 있다.
도 8을 참조하면, 제1 마스크 패턴(220)에 이온 주입(310)을 실시하여 제2 마스크 패턴(221)을 형성할 수 있다. 제2 마스크 패턴(221)은 제2 높이(H2)를 가지고, 제2 피치(P2)의 직경을 갖는 다수의 제2 개구부를 포함할 수 있다. 이온 주입(310)은 플라즈마 이온 주입 및 빔라인 이온 주입으로 수행될 수 있으며, 제2 피치(P2)는 제1 피치(P1)보다 작고 제2 높이(H2)도 제1 높이(H1) 보다 작다.
도 9를 참조하면, 제2 마스크 패턴(221)을 마스크로 하드 마스크막(215)을 식각하여 제2 피치(P2)의 직경을 갖는 다수의 개구부를 포함하는 하드 마스크 패턴(216)을 형성할 수 있다. 이어서, 하드 마스크 패턴(216)을 마스크로 피식각막(210)을 식각하여 피식각막(210) 내에 제2 피치(P2)의 직경을 갖는 다수의 콘택홀을 형성할 수 있다.
본 실시예에 따른 미세 패턴 형성 방법은 피식각막 상에 하드 마스크막을 형성하고 하드 마스크층막 상에 원하는 패턴을 미리 형성한 뒤 하드 마스크 패턴을 마스크로 피식각막을 식각하므로 원하는 패턴을 보다 정확하게 형성할 수 있다.
이하, 본 발명의 실시예 들에 따른 미세 패턴 형성 방법이 적용된 반도체 장치의 제조 방법에 대해 설명한다. 이하에서는 동적 메모리 장치(DRAM: Dynamic Random Access Memory)에 본 발명의 실시예 들에 따른 미세 패턴 형성 방법이 적용된 예를 설명하나, 본 발명의 실시예 들에 따른 미세 패턴 형성 방법은 비휘발성 메모리 장치에도 미세 패턴을 형성하는 경우라면 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 10 내지 25를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 레이아웃도이며, 도 11 내지 도 25는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도 10의 I-I'을 따라 절단한 단면도들이다.
우선 도 10 및 도 11을 참조하면, 기판(110) 내에 액티브 영역(active region)(111)을 정의하는 소자 분리막(112)을 형성한다. 기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 될 수 있으며, 소자 분리막(112)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다. 이어서, 기판(110) 상에 일방향으로 연장된 다수의 게이트 라인(101)을 형성한다. 게이트 라인(101)은 게이트 절연막(121), 게이트 전극(122), 게이트 캡핑막(123)이 순차적으로 적층된 게이트 패턴(120)으로 형성된다. 게이트 패턴(120)의 측벽에는 게이트 스페이서(spacer)(124)가 형성될 수 있다. 도면에는 도시되어 있지 않으나 이러한 게이트 스페이서(124)가 형성되어 있는 게이트 패턴(120)을 자기정렬된 이온주입 마스크로 이용하여 불순물을 이온 주입하여 기판(110) 내에 소스/드레인 영역(미도시)을 형성할 수 있다.
계속해서 도 11을 참조하면, 게이트 패턴(120)이 형성되어 있는 기판(110)상에 게이트 패턴(120)을 덮는 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 게이트 스페이서(124)와 다른 식각비를 갖는 절연막을 사용하여 형성할 수 있으며, 예를 들어, BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)와 같은 산화막으로 형성될 수 있다.
도 12를 참조하면, 제1 층간 절연막(130) 상에 제1 직경(A1)을 갖는 다수의 제1 개구부(131a)를 포함하는 제1 마스크 패턴(131)을 형성한다.
구체적으로, 제1 층간 절연막(130) 상에 감광막(미도시)(예를 들어, 포지티브형 감광막)을 증착하고, 상기 감광막의 상부에 광투과부와 광차단부를 포함하는 포토마스크를 배치한다. 이 때, 포토마스크는 광투과부가 제1 마스크 패턴(131)의 제1 개구부가 형성될 영역에 대응하도록 배치된다. 상기 포토마스크에 광을 조사한 후 상기 감광막을 현상하여 제1 직경(A1)의 다수의 제1 개구부(131a)를 포함하는 제1 마스크 패턴(131)을 형성한다. 이 때, 제1 마스크 패턴(131)의 높이는 제1 높이(H1)일 수 있다.
도 13을 참조하면, 제1 마스크 패턴(131)에 이온 주입(310)을 실시하여 제2 직경(A2)을 갖는 다수의 제2 개구부를 포함하는 제2 마스크 패턴(132)을 형성한다.
구체적으로, 제1 마스크 패턴(131)에 S, P, B, F, C, Ar, Xe, He, Ne, Si, Ge, 및 N으로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합 가스를 소스 가스로 플라즈마 이온 주입 또는 빔라인 이온 주입으로 제1 마스크 패턴(131)에 이온을 주입할 수 있다. 이 때, 기판(110)에는 0 내지 10 kV의 바이어스를 인가할 수 있으며, 이온은 1×1014 ~ 5×1017/cm2 의 dose로 주입될 수 있다. 이와 같은 이온 주입(310)에 의해 제1 마스크 패턴(131)은 높이가 낮아지는 한편 수평방향으로 팽창하여 제1 직경(A1)보다 작은 제2 직경(A2)을 갖는 다수의 제2 개구부(132a)를 포함하는 제2 마스크 패턴(132)이 형성될 수 있다. 이 때, 제2 마스크 패턴(132)의 높이는 제1 높이(H1)보다 낮은 제2 높이(H2)이다.
도 14를 참조하면, 제2 마스크 패턴(132)을 마스크로 제1 층간 절연막(130)을 식각하여 제2 직경(A2)을 갖는 콘택 패드용 콘택홀(133)을 형성한다.
구체적으로, 제2 직경(A2)의 다수의 제2 개구부(132a)를 포함하는 제2 마스크 패턴(132)을 마스크로 제1 층간 절연막(130)을 식각하여 층간 절연막 내에 제2 마스크 패턴(132) 내의 제2 개구부(132a)에 대응되는 콘택 패드용 콘택홀(133)을 형성할 수 있다. 이 때, 콘택 패드용 콘택홀(133)은 제2 직경(A2)을 가지면서 기판(110)의 액티브 영역의 일부를 노출시킬 수 있다. 콘택 패드용 콘택홀(133) 형성 후에 제2 마스크 패턴(132)은 제거한다.
도 15를 참조하면, 콘택 패드용 콘택홀(133) 내에 콘택 패드(134)를 형성한다.
구체적으로, 콘택 패드용 콘택홀(133)을 매립하면서 제1 층간 절연막(130)의 상면에 콘택 패드용 도전막(미도시)을 형성하고, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 콘택 패드용 도전막을 에치백 또는 화학 기계적 연마(Chemical Mechanical Polishing)공정으로 제거하여 콘택 패드(134)를 형성한다. 여기서, 콘택 패드(134)는 비트 라인용 콘택 패드(134a)와 스토리지 전극용 콘택 패드(134b)를 포함한다.
도 16을 참조하면, 제1 층간 절연막(130) 상에 제2 층간 절연막(140)을 형성하고, 제2 층간 절연막(140) 상에 제3 마스크 패턴(141)을 형성한다.
구체적으로, 제1 층간 절연막(130) 및 콘택 패드(134) 상에 CVD, PVD, ALD 또는 스퍼터링 등의 방법으로 제2 층간 절연막(140)을 형성하고, 제2 층간 절연막(140) 상에 제3 직경(B1)의 제3 개구부(141a)를 포함하는 제3 마스크 패턴(141)을 형성한다. 이 때, 제3 마스크 패턴(141)은 포토레지스트 패턴일 수 있으며, 제3 높이(L1)로 형성된다. 제2 층간 절연막(140)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)와 같은 산화막으로 형성될 수 있다.
이어서, 도 17을 참조하면, 제3 마스크 패턴(141)에 이온 주입(310)을 실시하여 제4 직경(B2)의 제4 개구부(142a)를 포함하는 제4 마스크 패턴(142)을 형성한다.
구체적으로, 제3 마스크 패턴(141) 내에 플라즈마 이온 주입 또는 빔라인 이온 주입을 실시하여 제3 마스크 패턴(141)을 팽창 및 경화시킨다. 이에 의해 제3 직경(B1)보다 작은 제4 직경(B2)의 제4 개구부(142a)를 포함하는 제4 마스크 패턴(142)이 형성된다. 이 때, 제4 마스크 패턴(142)의 높이는 제3 마스크 패턴(141)의 제3 높이(L1)보다 감소된 제4 높이(L2)를 갖는다.
도 18을 참조하면, 제4 마스크 패턴(142)을 마스크로 제2 층간 절연막(140)을 식각하여 비트 라인용 콘택홀(143)을 형성한다.
구체적으로, 제4 직경(B2)의 제4 개구부(142a)를 포함하는 제4 마스크 패턴(142)을 마스크로 제2 층간 절연막(140)을 건식 또는 습식 식각하면 제4 직경(B2)에 대응하는 제2 층간 절연막(140) 영역이 식각되어 제4 직경(B2)을 갖는 비트 라인용 콘택홀(143)이 형성된다. 비트 라인용 콘택홀(143)에 의해 제1 층간 절연막(130) 내의 비트 라인용 콘택 패드(134a)의 일부가 노출된다. 비트 라인용 콘택홀(143) 형성 후에 제4 마스크 패턴(142)은 제거한다.
도 19를 참조하면, 비트 라인용 콘택홀(143) 내에 비트 라인 콘택(bit line contact)(144)을 형성한다.
구체적으로, 비트 라인용 콘택홀(143)을 매립하면서 제1 층간 절연막(130) 상에 비트 라인 콘택용 도전막(미도시)을 형성하고, 상기 비트 라인 콘택용 도전막을 제 2 층간 절연막(140)의 상면이 노출될 때까지 에치백 또는 화학 기계적 연마 공정으로 제거하여 비트 라인 콘택(144)을 형성한다. 비트 라인 콘택(144)은 기판(110)의 비트 라인용 콘택 패드(134a)와 제2 층간 절연막(140) 상에 형성된 비트 라인(도 20의 151 참조)을 연결한다.
도 20을 참조하면, 비트 라인 콘택(144) 상에 비트 라인(151)을 형성하고, 제2 층간 절연막(140) 상에 비트 라인(151)을 덮는 제3 층간 절연막(160)을 형성한다.
비트 라인(151)은 도 10의 비트 라인(102)에 해당되며, 도 10에 도시된 바와 같이 게이트 라인(101)과 수직 방향으로 연장된다. 도면에는 도시하지 않았으나, 비트 라인(151)은 비트 라인 및 비트 라인 캡핑막이 차례로 적층된 비트 라인 패턴으로 형성될 수 있다. 비트 라인(151)은 차례로 적층된 N형의 폴리실리콘 및 금속실리사이드 또는 차례로 적층된 텅스텐(W) 또는 티타늄 나이트라이드(TiN)를 포함하는 금속 물질일 수 있으나, 이에 한정되는 것은 아니다. 또한, 비트 라인(151)의 측벽에는 비트 라인 스페이서(미도시)가 형성될 수 있다. 이어서, 제2 층간 절연막(140) 상에 비트 라인(151)을 덮는 제3 층간 절연막(160)을 CVD, PVD, ALD 또는 스퍼터링 등의 방법으로 형성할 수 있다. 제3 층간 절연막(160)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)와 같은 산화막으로 형성될 수 있다.
도 21을 참조하면, 제3 층간 절연막(160) 상에 제5 직경(C1)의 제5 개구부(161a)를 포함하는 제5 마스크 패턴(161)을 형성한다. 이 때, 제5 마스크 패턴(161)은 제5 높이(M1)를 갖는 포토레지스트 패턴일 수 있다.
도 22를 참조하면, 제5 마스크 패턴(161)에 이온 주입(310)을 실시하여 제6 직경(C2)의 제6 개구부(162a)를 포함하는 제6 마스크 패턴(162)을 형성한다.
구체적으로, 제5 마스크 패턴(161)에 플라즈마 이온 주입 또는 빔라인 이온 주입을 실시하여 제5 마스크 패턴(161)을 팽창 및 경화시킴으로써 제5 직경(C1)보다 작은 제6 직경(C2)을 갖는 제6 개구부(162a)를 갖는 제6 마스크 패턴(162)을 형성할 수 있다. 이 때, 제6 마스크 패턴(162)의 높이는 제5 마스크 패턴(161)의 높이(M1) 보다 감소된 제6 높이(M2)를 가질 수 있다.
도 23을 참조하면, 제6 마스크 패턴(162)을 마스크로 제2 층간 절연막(140) 및 제3 층간 절연막(160)을 식각하여 스토리지 전극용 콘택홀(163)을 형성한다.
구체적으로, 제6 마스크 패턴(162)을 마스크로 제2 층간 절연막(140) 및 제3 층간 절연막(160)을 건식 또는 습식 식각하면 제6 직경(C2)의 제6 개구부(162a)에 대응하는 제2 층간 절연막(140) 및 제3 층간 절연막(160)이 식각되어 제6 직경(C2)의 스토리지 전극용 콘택홀(163)이 형성된다. 이 때, 스토리지 전극용 콘택홀(163)은 제1 층간 절연막(130) 내에 형성된 스토리지 전극용 콘택 패드(134b)의 일부를 노출시킨다.
도 24를 참조하면, 스토리지 전극용 콘택홀(163) 내에 스토리지 전극용 콘택(storage electrode contact)(164)을 형성한다.
구체적으로, 스토리지 전극용 콘택홀(163)을 매립하면서 제3 층간 절연막(160) 상에 스토리지 전극용 도전막(미도시)을 형성하고, 상기 스토리지 전극용 도전막을 제3 층간 절연막(160)의 상면이 노출될 때까지 에치 백 또는 화학 기계적 연마하여 스토리지 전극용 콘택(164)을 형성한다. 제2 및 제3 층간 절연막(160) 내에 형성된 스토리지 전극 콘택(164)은 기판(110)의 스토리지 전극용 콘택 패드(134b)와 제3 층간 절연막(160) 상에 형성된 스토리지 전극(storage electrode)(171)을 연결한다.
이어서 도 25를 참조하면, 제3 층간 절연막(160) 상에 셀 캐패시터를 형성한다. 셀 캐패시터는 스토리지 전극(171), 유전막(172) 및 플레이트 전극(173)을 포함한다.
구체적으로, 제3 층간 절연막(160) 상에 몰드막(미도시)을 형성하고, 몰드막 내에 스토리지 전극용 콘택(164)을 노출시키는 콘택홀을 형성한다. 이어서, 상기 콘택홀의 내부 및 몰드막의 상면에 스토리지 전극용 도전막을 컨포말하게 형성하고, 이어서 상기 콘택홀 내부를 희생 산화막으로 채운다. 몰드막 및 희생 산화막을 제거하고 기판(110)의 전면에 유전막(172) 및 플레이트 전극(173)을 순차적으로 컨포말하게 형성하여 셀 캐패시터를 완성한다. 스토리지 전극(171)은 집적도와 커패시턴스를 높이기 위해 원통형으로 형성될 수 있다.
본 실시예에 다른 반도체 장치의 제조 방법은 상술한 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 사용하여 미세 패턴을 단순한 공정으로 용이하게 형성할 수 있다. 또한, 이온 주입에 의해 미세 패턴을 형성할 수 있는 마스크 패턴이 형성되므로 초기 마스크 패턴 형성시 공정 마진이 보다 확보되고 미스 얼라인을 감소시킬 수 있다. 뿐만 아니라, 콘택홀 형성시 측벽 프로파일이 수직인 균일한 콘택홀을 형성할 수 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 210: 피식각막
210: 제1 마스크 패턴 211: 제2 마스크 패턴
310: 이온 주입 215: 하드 마스크막

Claims (10)

  1. 기판 상에 피식각막을 형성하고,
    상기 피식각막 상에 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴에 이온 주입을 하여 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 이용하여 상기 피식각막을 식각하는 것을 포함하는 미세 패턴 형성 방법.
  2. 제1 항에 있어서,
    상기 이온 주입은 플라즈마 이온 주입에 의해 수행되는 미세 패턴 형성 방법.
  3. 제2 항에 있어서,
    상기 플라즈마 이온 주입시 소스 가스로 As, P, B, F, C, Ar, Xe, He, Ne, Si, Ge 및 N으로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물을 사용하는 미세 패턴 형성 방법.
  4. 제1 항에 있어서,
    상기 제1 마스크 패턴은 제1 직경의 다수의 제1 개구부를 포함하고,
    상기 제2 마스크 패턴은 상기 제1 직경보다 작은 제2 직경의 다수의 제2 개구부를 포함하는 미세패턴 형성 방법.
  5. 제1 항에 있어서,
    상기 제1 마스크 패턴은 포토레지스트로 형성된 미세 패턴 형성 방법.
  6. 제1 항에 있어서,
    상기 제2 마스크 패턴의 측벽이 수직 프로파일을 갖는 미세패턴 형성 방법.
  7. 제6 항에 있어서,
    상기 제2 마스크 패턴의 측벽이 수직 프로파일을 갖도록 상기 이온 주입이 수회 수행되는 미세 패턴 형성 방법.
  8. 기판 내에 액티브 영역을 정의하는 소자 분리막을 형성하고,
    상기 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막 상에 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴에 이온 주입을 수행하여 제2 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴을 마스크로 상기 제1 층간 절연막을 식각하여 상기 액티브 영역을 노출시키는 다수의 콘택 패드용 콘택홀을 포함하는 제1 층간 절연막을 형성하고,
    상기 콘택 패드용 콘택홀 내에 다수의 콘택 패드를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 이온 주입이 플라즈마 이온 주입에 의해 수행되는 반도체 장치의 제조 방법.
  10. 제8 항에 있어서,
    상기 제1 마스크 패턴은 제1 직경을 갖는 다수의 제1 개구부를 포함하고,
    상기 제2 마스크 패턴은 상기 제1 직경보다 직경이 작은 제2 직경을 갖는 다수의 제2 개구부를 포함하며,
    상기 콘택 패드용 콘택홀은 상기 제2 직경에 대응하는 상기 액티브 영역을 노출시키는 반도체 장치의 제조 방법.
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