KR20100038602A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 소자의 제조 방법이 개시된다. 이 방법은, 소자 분리 영역과 활성 영역으로 정의된 반도체 기판상에 포토 레지스트를 도포하는 단계와, 리소그라피 공정에 의해 포토 레지스트를 패터닝하여 반도체 기판을 노출시키는 단계와, 패터닝된 포토 레지스트를 포함하여 반도체 기판의 전면에 릴락스층을 형성하는 단계와, 베이크 공정으로 패터닝된 포토 레지스트와 릴락스층의 계면에 가교 결합층을 형성하는 단계와, 가교 결합층의 상부에 잔류하는 릴락스층을 제거하여 소자 분리 영역을 노출시키는 단계 및 가교 결합층을 이온 주입 마스크로 이용하여, 소자 분리 영역에 이온을 주입하여 소자 분리막을 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 포토 레지스트의 두께를 일반적인 방법에서 사용되는 포토 레지스트의 두께보다 더 두껍게 하면서도 이온 주입 마스크의 마진을 충분히 향상시킬 수 있어 반도체 소자의 고집적화에 기여할 수 있는 효과를 갖는다.
반도체 소자, 가교 결합, 릴락스(RELACS)층, 소자 분리막

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 시모스(CMOS:Complementary Metal Oxide Semiconductor) 이미지 센서(Image sensor) 등과 같은 반도체 소자의 제조 방법에 관한 것으로서, 특히 소자 분리막의 형성 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
CMOS 이미지 센서의 화소(pixel) 크기가 축소되면서 필 팩터(fill-factor)와 암전류(dark current)에 대한 스펙(spec)이 더 엄격해지고 민감한 문제로 대두 되고 있다. 기존의 반도체 소자의 제조 방법에 의할 경우, 화소 크기가 작아 질수록 야기되는 문제들중에서, 포토 다이오드(PD)간 소자 분리 경계를 통해 들어가는 빛에 의해 필 팩터와 암전류가 영향을 받는 문제점이 있다.
일반적으로, 반도체소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘산화막에 의한 채널 영역의 잠식(Bird's Beak)을 근본적으로 감소시킬 수 없어 반도체 소자의 고집적화에 한계가 있으며 소자 형성 부분과의 단차가 심하게 발생하여 이를 후속 공정에서 평 탄화할 필요가 있다.
최근에 들어, 기존의 아이솔레이션 기술의 문제점들을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 공정이 도입되기 시작하였다. 샐로우 트렌치 아이솔레이션 공정은 기존의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 적합하다.
샐로우 트렌치 아이솔레이션 공정중 하나는 반도체 기판(미도시)의 필드 영역에 트렌치(미도시)를 형성시키고 갭 필링(Gap Filling) 공정에 의해 트렌치 내에 절연막(미도시)을 갭필시킨 후 산화막을 화학 기계 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 연마시킴으로써 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 따라서, 반도체 기판의 필드 영역에 소자 분리막이 형성된다.
이하, 이온 주입 공정에 의해 소자 분리막을 형성하는 샐로우 트렌치 아이솔레이션 공정중 다른 하나를 다음과 같이 첨부된 도면들을 참조하여 설명한다.
도 1은 반도체 소자에서 활성 영역과 소자 분리 영역을 보여주는 개략적인 평면도이다.
도 1을 참조하면, 반도체 소자의 기판(미도시)은 활성 영역(10)과 소자 분리 영역(20)으로 정의된다. 여기서, 소자 분리 영역(20)은 소자 분리막을 형성하기 위해 이온이 주입되는 영역이다.
도 2a 내지 도 2c들은 소자 분리막을 형성하기 위한 일반적인 반도체 소자의 제조 방법에 의한 공정 단면도들로서, 도 1에 도시된 I-I'선을 절취한 단면도이다.
도 2a를 참조하면, 반도체 기판(30)의 상부에 포토 레지스트(40)를 도포한다. 이후, 도 2b에 도시된 바와 같이 리소그라피(lithography) 공정을 수행하여 포토 레지스트(40)를 패터닝한다. 따라서, 도 1에 도시된 활성 영역(10)의 상부에만 패터닝된 포토 레지스트(40A)가 형성될 수 있다. 이후, 도 2c에 도시된 바와 같이 패터닝된 포토 레지스트(40A)를 이온 주입 마스크로서 이용하여, 이온(42)을 주입하여 반도체 기판(30A)에 소자 분리막(50)을 형성한다.
전술한 일반적인 반도체 소자의 제조 방법에 의해, 이온 주입하여 소자 분리막(50)을 형성할 경우, 두꺼운 포토 레지스트(40)를 이용한다. 이러한 포토 레지스트(40A)의 높이(h)는 1.8㎛이다. 따라서, 패터닝된 포토 레지스트(40A)의 상부(top) 임계 치수(CD:Critical Dimension)(S1)와 하부(bottom) CD(S2) 간에 차이가 크게 발생하여, 도 2b에 도시된 패터닝된 포토 레지스트(40A)의 외형비(aspect ration)가 6 이상이 된다. 따라서, 일반적인 반도체 소자의 제조 방법에 의할 경우, 두꺼운 포토 레지스트의 높이로 인해, 패터닝된 포토 레지스트(40A)의 스페이스(space)를 제어하기 어려워 지는 문제점이 있다. 예를 들어, 스페이스는 S1와 S2의 중간 정도 값이다.
본 발명이 이루고자 하는 기술적 과제는, 이온을 주입하여 소자 분리막을 형성할 때 릴락스층을 이용하기 때문에, 두꺼운 포토 레지스트를 사용하면서도 이온 주입 마스크의 마진을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 소자 분리 영역과 활성 영역으로 정의된 반도체 기판상에 포토 레지스트를 도포하는 단계와, 리소그라피 공정에 의해 상기 포토 레지스트를 패터닝하여 상기 반도체 기판을 노출시키는 단계와, 상기 패터닝된 포토 레지스트를 포함하여 상기 반도체 기판의 전면에 릴락스(RELACS)층을 형성하는 단계와, 베이크 공정으로 상기 패터닝된 포토 레지스트와 상기 릴락스층의 계면에 가교 결합층을 형성하는 단계와, 상기 가교 결합층의 상부에 잔류하는 상기 릴락스층을 제거하여 상기 소자 분리 영역을 노출시키는 단계 및 상기 가교 결합층을 이온 주입 마스크로 이용하여, 상기 소자 분리 영역에 이온을 주입하여 소자 분리막을 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자의 제조 방법은 이온 주입 마스크로 이용되는 포토 레지스트의 상부에 가교 결합층을 형성한 후 이온을 주입하여 소자 분리막을 형 성하기 때문에, 포토 레지스트의 두께를 일반적인 방법에서 사용되는 포토 레지스트의 두께보다 더 두껍게 하면서도 이온 주입 마스크의 마진을 충분히 향상시킬 수 있어 반도체 소자의 고집적화에 기여할 수 있는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다. 본 발명에 의하면, 소자 분리막은 다음과 같이 형성될 수 있다.
도 3a 내지 도 3g들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다. 도 3a 내지 도 3g들은 도 1에 도시된 I-I'선을 절취한 단면도들일 수 있다.
도 1에 도시된 바와 같이, 반도체 기판(60)은 소자 분리 영역(20)과 활성 영역(10)으로 정의되어 있다. 이러한 반도체 기판(60)상에 도 3a에 도시된 바와 같이, 포토 레지스트(70)를 도포(coating)한다. 이후, 리소그라피 공정에 의해 포토 레지스트(70)를 패터닝하여, 도 3b에 도시된 바와 같이 소자 분리 영역(20)에 해당하는 반도체 기판(60)을 노출시킨다. 즉, 활성 영역(10)의 상부에 패터닝된 포토 레지스트(70A)를 형성한다. 여기서, 포토 레지스트(70)는 포지티브(positive) 타입인 것으로 가정하였지만, 본 발명은 이에 국한되지 않고 네가티브(negative) 타입에 대해서도 동일한 원리로 적용될 수 있다.
여기서, 반도체 기판(30)상에 도포되는 포토 레지스트(70)의 높이 또는 패터닝된 포토 레지스트(70A)의 높이는 2㎛ 이상 예를 들면, 2.4㎛ 내지 3.0㎛일 수 있 다.
전술한 리소그라피 공정에서, 포토 레지스트(70)를 노광 마스크(80)를 이용하여 노광할 때 사용되는 노광원은 KrF일 수 있다.
도 3b에 도시된 바와 같이, 반도체 기판(60)을 노출시키는 패터닝된 포토 레지스트(70A)의 스페이스(S5)는 0.5㎛ 내지 0.6㎛일 수 있다. 예를 들어, 스페이스(S5)는 패터닝된 포토 레지스트(70A)의 상부 스페이스(S3)와 하부 스페이스(S4)의 중간 정도 값일 수 있다.
이후, 도 3c에 도시된 바와 같이, 패터닝된 포토 레지스트(70A)를 포함하여 노출된 반도체 기판(60)의 전면에 릴락스(RELACS:Resist Enhancement Assisted by Chemical Shrink)층(90)을 예를 들면 스핀(spin) 방식으로 도포하여 형성한다. 이때, 포토 레지스트(70A)의 상부에 증착될 수 있고, 현상액으로 제거될 수 있고, 열처리에 의해 포토 레지스트(70A)와 화학적으로 결합할 수만 있다면, 릴락스층(90) 대신에 다른 물질층이 이용될 수도 있다.
릴락스층(90)은 패터닝된 포토 레지스트(70A) 보다 점도가 낮기 때문에, 패터닝된 포토 레지스트(70A)의 외형비가 비록 높다고 하더라도 보이드(void) 없이 패터닝된 포토 레지스트(70A)의 사이에 충분히 균일하게 매립될 수 있다.
이후, 베이크(bake) 공정을 수행하여, 도 3c에 도시된 패터닝된 포토 레지스트(70A)와 릴락스층(90)의 계면에 가교 결합층(100)을 도 3d에 도시된 바와 같이 형성한다. 베이크 공정을 수행하면, 패터닝된 포토 레지스트(70A)와 릴락스층(90) 사이에서 가교 반응인 화학 반응이 일어난다. 이러한 가교 반응이 일어날 수 있도 록, 본 발명에 의하면, 베이크 공정은 60℃ 내지 200℃의 온도에서 80 내지 100초간 수행될 수 있다. 이때, 베이크 공정의 조건을 조정하여, 스페이서(S6)의 크기를 조절할 수 있다. 예를 들어, 가교 결합층(100)의 두께는 특별히 제한되지 않으나, 베이크 공정의 온도 및 시간을 조절하여 500∼1000Å의 두께를 가질 수 있다.
만일, 베이크 공정의 온도를 200℃이상으로 가하는 경우 포토 레지스트(70A) 물질이 리플로우(reflow) 되어 패턴이 변형되고, 베이크 온도를 60℃ 이하로 가하는 경우 릴락스층(90)과 패터닝된 포토 레지스트(70A) 물질 간의 상호 반응이 유발하는 활성 에너지가 부족하여 가교 결합층(100)이 형성되지 않을 수도 있다.
도 3d에 도시된 가교 결합층(100)의 상부에 잔류하는 릴락스층(90A)을 도 3e에 도시된 바와 같이 제거하여 반도체 기판(60)의 소자 분리 영역을 노출시킨다. 예를 들어, 가교 결합층(100)의 상부에 잔류하는 릴락스층(90A)은 현상액을 이용하여 제거될 수 있다. 예를 들면, 통상적인 세정 용액인 2.38% TMAH(tetramethyl ammonium hydroxide) 현상액을 이용하여 릴락스층(90A)을 제거할 수 있다.
예를 들어, 소자 분리 영역을 노출시키는 가교 결합층(100)의 스페이스(S6)는 0.3㎛ 내지 0.4㎛일 수 있다.
이와 같이, 본 발명에 의할 경우, 패터닝된 포토 레지스트(70A)의 상부에 가교 결합층(100)을 형성하므로, 패터닝된 포토 레지스트(70A)의 외형비가 크다고 하더라도 상부 CD(S3)와 하부 CD(S4)간의 차이를 충분히 보정할 수 있다. 그러므로, 본 발명에서는 두꺼운 두께의 포토 레지스트(70)를 이용하면서도, 이온 주입을 위한 마스크(100)의 스페이서(S6)의 충분한 공정 마진을 확보할 수 있다.
도 3f에 도시된 바와 같이, 가교 결합층(100)을 이온 주입 마스크로 이용하여, 반도체 기판(60A)의 소자 분리 영역에 이온을 주입하여 소자 분리막(120)을 형성한다. 여기서, 소자 분리 영역에 주입되는 이온은 4가 이온일 수 있다. 또한, 이온의 농도는 1E3 내지 1E15 ions/㎠일 수 있고, 100 내지 150KeV의 에너지로 주입될 수 있다.
이후, 도 3g에 도시된 바와 같이 가교 결합층(100)을 제거한다. 예를 들어, 가교 결합층(100)은 플라즈마 처리(plasma treatment) 또는 화학 용해제에 의해 제거될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 반도체 소자에서 활성 영역과 소자 분리 영역을 보여주는 개략적인 평면도이다.
도 2a 내지 도 2c들은 소자 분리막을 형성하기 위한 일반적인 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
도 3a 내지 도 3g들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
60 : 반도체 기판 70 : 포토 레지스트
90 : 릴락스층 100: 가교 결합층
120 : 소자 분리막

Claims (8)

  1. 소자 분리 영역과 활성 영역으로 정의된 반도체 기판상에 포토 레지스트를 도포하는 단계;
    리소그라피 공정에 의해 상기 포토 레지스트를 패터닝하여 상기 반도체 기판을 노출시키는 단계;
    상기 패터닝된 포토 레지스트를 포함하여 상기 반도체 기판의 전면에 릴락스(RELACS)층을 형성하는 단계;
    베이크 공정으로 상기 패터닝된 포토 레지스트와 상기 릴락스층의 계면에 가교 결합층을 형성하는 단계;
    상기 가교 결합층의 상부에 잔류하는 상기 릴락스층을 제거하여 상기 소자 분리 영역을 노출시키는 단계; 및
    상기 가교 결합층을 이온 주입 마스크로 이용하여, 상기 소자 분리 영역에 이온을 주입하여 소자 분리막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 베이크 공정은 60℃ 내지 200℃의 온도에서 80 내지 100초간 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 가교 결합층의 상부에 잔류하는 상기 릴락스층은 현 상액에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 반도체 기판상에 도포되는 상기 포토 레지스트의 높이는 2.4㎛ 내지 3.0㎛인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 리소그라피 공정에서 사용되는 노광원은 KrF인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 반도체 기판을 노출시키는 상기 패터닝된 포토 레지스트의 스페이스는 0.5㎛ 내지 0.6㎛인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 소자 분리 영역을 노출시키는 상기 가교 결합층의 스페이스는 0.3㎛ 내지 0.4㎛인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 이온은 4가 이온이고, 1E3 내지 1E15 ions/㎠의 농도로 100 내지 150KeV의 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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