JPH02177536A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
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- JPH02177536A JPH02177536A JP33248088A JP33248088A JPH02177536A JP H02177536 A JPH02177536 A JP H02177536A JP 33248088 A JP33248088 A JP 33248088A JP 33248088 A JP33248088 A JP 33248088A JP H02177536 A JPH02177536 A JP H02177536A
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- photoresist
- mask
- etching
- silicon substrate
- silicon
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- Pending
Links
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- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 21
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[!!業上の利用分野]
本発明は、フォトレジストをマスクとして用いて単結晶
シリコンに溝や孔を形成するドライエツチング方法に関
する。
シリコンに溝や孔を形成するドライエツチング方法に関
する。
[発明の概要]
この発明は、フォトレジストをマスクとして用いてシリ
コン基板をエツチングするドライエツチング方法におい
て、 前記フォトレジストに高エネルギーのイオン注入を行な
うことにより、 シリコン基板に、深い溝や孔を形成する所謂シリコント
レンチエツチングを、フォトレジストをマスクとして用
いて容易に行なえるようにしたものである。
コン基板をエツチングするドライエツチング方法におい
て、 前記フォトレジストに高エネルギーのイオン注入を行な
うことにより、 シリコン基板に、深い溝や孔を形成する所謂シリコント
レンチエツチングを、フォトレジストをマスクとして用
いて容易に行なえるようにしたものである。
[従来の技術]
近年、半導体デバイスの集積度の向上は著しく、パター
ン加工寸法はサブミクロン、ハーフミクロン程度が要求
されるようになっている。これに伴ない、単結晶シリコ
ンに深い溝や孔を形成するトレンチエツチング技術は、
例えば高メガビットのダイナミックRAM (DRAM
)におけるトレンチキャパシタや高速バイポーラ素子の
アイソレーション形成に重要となっている。
ン加工寸法はサブミクロン、ハーフミクロン程度が要求
されるようになっている。これに伴ない、単結晶シリコ
ンに深い溝や孔を形成するトレンチエツチング技術は、
例えば高メガビットのダイナミックRAM (DRAM
)におけるトレンチキャパシタや高速バイポーラ素子の
アイソレーション形成に重要となっている。
従来、この種のドライエツチング方法としては、例えば
月刊Sem1coductor 1orldl 987
、7の第125頁〜第130頁に記載されるように、
エツチングマスクとして5insが用いられる方法が知
られている。
月刊Sem1coductor 1orldl 987
、7の第125頁〜第130頁に記載されるように、
エツチングマスクとして5insが用いられる方法が知
られている。
また、第2図A〜第2図Fは、従来のドライエツチング
方法の各工程を示す断面図である。
方法の各工程を示す断面図である。
先ず、第2図Aに示すように、単結晶シリコンで成るシ
リコン基板lの表面に5ide膜2をCVD法により堆
積させる。
リコン基板lの表面に5ide膜2をCVD法により堆
積させる。
この5ill膜2の表面にフォトレジスト3を塗布しく
第2図B)、ガラスマスク等を用いて露光を行なった後
、現像する(第2図C)。
第2図B)、ガラスマスク等を用いて露光を行なった後
、現像する(第2図C)。
次いで、残ったフォトレジスト3をマスクにしてS i
OmWli 2を反応性イオンエツチング(RIE)
する(第2図D)。
OmWli 2を反応性イオンエツチング(RIE)
する(第2図D)。
さらに、エツチングされた5iOJ2上のフォトレジス
トは、不要となるため、0.ガスを用いたプラズマアッ
シャ−(FC化装りで取り除く(第2図E)。
トは、不要となるため、0.ガスを用いたプラズマアッ
シャ−(FC化装りで取り除く(第2図E)。
最後に、このようにして形成されたSiO*膜2をマス
クとして、シリコン基板1を反応性イオンエツチングし
てトレンチ4を形成する(第2図F)。
クとして、シリコン基板1を反応性イオンエツチングし
てトレンチ4を形成する(第2図F)。
なお、第3図A及び第3図Bは、他の従来例を示したも
のであり、シリコン基板1の表面にフォトレジスト3を
パターニングして(第3図A)、このフォトレジスト3
をマスクとして反応性イオンエツチングを行ない、第3
図Bに示すようにトレンチ4を形成しようとするもので
ある。
のであり、シリコン基板1の表面にフォトレジスト3を
パターニングして(第3図A)、このフォトレジスト3
をマスクとして反応性イオンエツチングを行ない、第3
図Bに示すようにトレンチ4を形成しようとするもので
ある。
[発明が解決しようとする課題]
しかしながら、上記のようなSIO*膜2をトレンチエ
ツチングのマスクとする方法にあっては、工程数が多く
なると共に、反応性イオンエツチングを2回(sto*
1lI2のエツチングとシリコン基1fLtのエツチン
グ)要する。
ツチングのマスクとする方法にあっては、工程数が多く
なると共に、反応性イオンエツチングを2回(sto*
1lI2のエツチングとシリコン基1fLtのエツチン
グ)要する。
また、シリコン基板!上にフォトレジスト3を直接パタ
ーニングする上記従来例にあっては、トレンチエツチン
グに長時間を要するため、通常の薄膜加工プロセス以上
の選択比が要求され、また、第3図A及び第3図Bに示
すように、フォトレジスト3の厚みが1%からt、へと
減少すると共にマスク幅W1がW、へと大きくなり、寸
法精度が著しく悪化する問題点がある。
ーニングする上記従来例にあっては、トレンチエツチン
グに長時間を要するため、通常の薄膜加工プロセス以上
の選択比が要求され、また、第3図A及び第3図Bに示
すように、フォトレジスト3の厚みが1%からt、へと
減少すると共にマスク幅W1がW、へと大きくなり、寸
法精度が著しく悪化する問題点がある。
本発明は、このような従来の問題点に着目して創案され
たものであって、フォトレジストをマスクとして用いて
簡単なトレンチ加工を可能とするドライエツチング方法
を得んとするものである。
たものであって、フォトレジストをマスクとして用いて
簡単なトレンチ加工を可能とするドライエツチング方法
を得んとするものである。
[課題を解決するための手段]
そこで、本発明は、フォトレジストをマスクとして用い
てシリコン基板をエツチングするドライエツチング方法
において、前記フォトレジストに高エネルギーのイオン
注入を行なうことを、その解決手段としている。
てシリコン基板をエツチングするドライエツチング方法
において、前記フォトレジストに高エネルギーのイオン
注入を行なうことを、その解決手段としている。
[作用〕
フォトレジストは、高エネルギーのイオン注入がされる
ことにより硬化し、シリコン基板のエツチング時に膜厚
の大幅な減少やマスク寸法の変動が防止される。このた
め、シリコン基板に深い溝や孔を穿設することが可能と
なる。
ことにより硬化し、シリコン基板のエツチング時に膜厚
の大幅な減少やマスク寸法の変動が防止される。このた
め、シリコン基板に深い溝や孔を穿設することが可能と
なる。
[実施例]
以下、本発明に係るドライエツチング方法の詳細を図面
に示す実施例に基づいて説明する。
に示す実施例に基づいて説明する。
第1図A〜第1図Cは、本実施例の断面図を示している
。
。
先ず、第1図Aに示すように、単結晶シリコンで成るシ
リコン基板10上にフォトレジスト11を膜厚1.0μ
mに塗布する。
リコン基板10上にフォトレジスト11を膜厚1.0μ
mに塗布する。
次いで、フォトレジスト!lを所望のトレンチ形成パタ
ーンにパターニングする(第1図B)。
ーンにパターニングする(第1図B)。
そして、第1図Bに示す状態で、ケイ素イオン(Sio
)を260KeVの加速電圧でイオン注入した。これに
伴ない、ドーズ量がlXl0”a t m/ c m”
でフォトレジスト11の膜厚が9400人(0,941
m)、ドーズ量がlXl0”&tm/am″で膜厚が7
800人(0,78am)、ドーズ量がl X 10”
a Lm/am”で膜厚が5400人(0,54μm)
と変化した。これは、高エネルギーなイオン注入により
、イオンボンバードメントや熟によってフォトレジスト
!■が分解し、分解により発生したガスが排気されるた
め、フォトレジストが炭化状態になったものと判断され
る。なお、フォトレジストの平面上のマスク寸法には変
化はない。ところで、フォトレジストとしては、0−ナ
フトキノンジアジド(NQD)/ノボラック樹脂ポジ型
レジストの他、ポジ型、ネガ型を問わず用いることが出
来る。
)を260KeVの加速電圧でイオン注入した。これに
伴ない、ドーズ量がlXl0”a t m/ c m”
でフォトレジスト11の膜厚が9400人(0,941
m)、ドーズ量がlXl0”&tm/am″で膜厚が7
800人(0,78am)、ドーズ量がl X 10”
a Lm/am”で膜厚が5400人(0,54μm)
と変化した。これは、高エネルギーなイオン注入により
、イオンボンバードメントや熟によってフォトレジスト
!■が分解し、分解により発生したガスが排気されるた
め、フォトレジストが炭化状態になったものと判断され
る。なお、フォトレジストの平面上のマスク寸法には変
化はない。ところで、フォトレジストとしては、0−ナ
フトキノンジアジド(NQD)/ノボラック樹脂ポジ型
レジストの他、ポジ型、ネガ型を問わず用いることが出
来る。
次に、このようにイオン注入が行なわれたフォトレジス
ト2をマスクにして、ECRプラズマエツチングを行な
いトレンチ124形成する(第1図C)。なお、このE
CRプラズマエツチングの条件は、バイアス(VdC)
を−100V以下、エツチングガスとしてCB r F
sガス、その流量20SCCM、圧力を10mTor
rとした。
ト2をマスクにして、ECRプラズマエツチングを行な
いトレンチ124形成する(第1図C)。なお、このE
CRプラズマエツチングの条件は、バイアス(VdC)
を−100V以下、エツチングガスとしてCB r F
sガス、その流量20SCCM、圧力を10mTor
rとした。
なお、フォトレジストil中のSioのドーズ量がlX
l0”atm/cm”の場合、このECRプラズマエツ
チングによりフォトレジスト11のエッチレートは、1
050人/分であり、1×10 ”a t m/ c
m”の場合730人メ分、1×10 ”* t m/
c m”の場合450人〆分とドーズ量が多い程、フォ
トレジスト11の膜厚の減少が抑制され、深いトレンチ
12の形成が可能となる。
l0”atm/cm”の場合、このECRプラズマエツ
チングによりフォトレジスト11のエッチレートは、1
050人/分であり、1×10 ”a t m/ c
m”の場合730人メ分、1×10 ”* t m/
c m”の場合450人〆分とドーズ量が多い程、フォ
トレジスト11の膜厚の減少が抑制され、深いトレンチ
12の形成が可能となる。
また、上記ECRプラズマエツチングでは、エツチング
ガスとしてCB r F sを用いたが、この他S L
C+24+ N *、Cム十N3.5tcQ、+cム
十Nt等のシリコントレンチエツチングに好適なガスを
選択してもよく、エツチング条件も適宜変更可能である
。
ガスとしてCB r F sを用いたが、この他S L
C+24+ N *、Cム十N3.5tcQ、+cム
十Nt等のシリコントレンチエツチングに好適なガスを
選択してもよく、エツチング条件も適宜変更可能である
。
以上、実施例について説明したが、本発明は、上記実施
例に限られるものではなく、各種の条件の変更が可能で
ある。
例に限られるものではなく、各種の条件の変更が可能で
ある。
例えば、上記実施例においては、フォトレジストに注入
するイオンがSi0であったが、アルゴン(Ar)、ネ
オン(Ne)等の希ガスをイオン注入してもよい。
するイオンがSi0であったが、アルゴン(Ar)、ネ
オン(Ne)等の希ガスをイオン注入してもよい。
また、上記実施例にあっては、イオン注入における加速
電圧を260KaVとしたが、50KeV〜数M e
Vの範囲で適宜変更することが可能である。
電圧を260KaVとしたが、50KeV〜数M e
Vの範囲で適宜変更することが可能である。
[発明の効果]
以上の説明から明らかなように、本発明に係るドライエ
ツチング方法にあっては、シリコン基板をフォトレジス
トをマスクとして用いて、寸法精度の高い溝や孔を容易
に形成出来る効果がある。
ツチング方法にあっては、シリコン基板をフォトレジス
トをマスクとして用いて、寸法精度の高い溝や孔を容易
に形成出来る効果がある。
また、ドライエツチングに伴なうフォトレジストの膜厚
の低下を防止出来る効果がある。このため、従来のSl
amをマスクとして用いるトレンチエツチングに比して
、工程数を大幅に削減出来る効果がある。
の低下を防止出来る効果がある。このため、従来のSl
amをマスクとして用いるトレンチエツチングに比して
、工程数を大幅に削減出来る効果がある。
第1図A〜第i図Cは本発明に係るドライエツチング方
法の実施例を示す断面図、第2図A〜第2図F並びに第
3図A及び第3図Bは従来例を示す断面図である。 IO・・・シリコン基板、11・・・フォトレジスト、
第1図A ↓ !l+i++! 第1図B 第2図B 第2図C 第3図B イ羨り脅11(第41な) 第2図D ↓ t 嗜乏未 イダリ (情し5エネ呈) 第2図E ム イ芝 Aミ 伜1 (第6 エイ! )第2図F 手続補正書印釦 平成1年 3・月 6日
法の実施例を示す断面図、第2図A〜第2図F並びに第
3図A及び第3図Bは従来例を示す断面図である。 IO・・・シリコン基板、11・・・フォトレジスト、
第1図A ↓ !l+i++! 第1図B 第2図B 第2図C 第3図B イ羨り脅11(第41な) 第2図D ↓ t 嗜乏未 イダリ (情し5エネ呈) 第2図E ム イ芝 Aミ 伜1 (第6 エイ! )第2図F 手続補正書印釦 平成1年 3・月 6日
Claims (1)
- (1)フォトレジストをマスクとして用いてシリコン基
板をエッチングするドライエッチング方法において、 前記フォトレジストに高エネルギーのイオン注入を行な
うことを特徴とするドライエッチング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33248088A JPH02177536A (ja) | 1988-12-28 | 1988-12-28 | ドライエッチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33248088A JPH02177536A (ja) | 1988-12-28 | 1988-12-28 | ドライエッチング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02177536A true JPH02177536A (ja) | 1990-07-10 |
Family
ID=18255429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33248088A Pending JPH02177536A (ja) | 1988-12-28 | 1988-12-28 | ドライエッチング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02177536A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003078002A (ja) * | 2001-08-30 | 2003-03-14 | Hynix Semiconductor Inc | 半導体メモリ素子の製造方法 |
KR20130113180A (ko) * | 2012-04-05 | 2013-10-15 | 삼성전자주식회사 | 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 |
-
1988
- 1988-12-28 JP JP33248088A patent/JPH02177536A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003078002A (ja) * | 2001-08-30 | 2003-03-14 | Hynix Semiconductor Inc | 半導体メモリ素子の製造方法 |
KR20130113180A (ko) * | 2012-04-05 | 2013-10-15 | 삼성전자주식회사 | 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 |
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