KR20160131943A - 박막들의 잔여 응력을 조절하는 방법들 - Google Patents

박막들의 잔여 응력을 조절하는 방법들 Download PDF

Info

Publication number
KR20160131943A
KR20160131943A KR1020160055527A KR20160055527A KR20160131943A KR 20160131943 A KR20160131943 A KR 20160131943A KR 1020160055527 A KR1020160055527 A KR 1020160055527A KR 20160055527 A KR20160055527 A KR 20160055527A KR 20160131943 A KR20160131943 A KR 20160131943A
Authority
KR
South Korea
Prior art keywords
stress
film
layer
tot
depositing
Prior art date
Application number
KR1020160055527A
Other languages
English (en)
Inventor
프루쇼탐 쿠마
후 강
준 첸
애드리언 라보이
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20160131943A publication Critical patent/KR20160131943A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45529—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making a layer stack of alternating different compositions or gradient compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/205—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy using reduction or decomposition of a gaseous compound yielding a solid condensate, i.e. chemical deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Abstract

두께 (t m ) 및 응력 레벨 (s m ) 의 주요 부분을 증착함으로써, 그리고 두께 (t l ) 및 응력 레벨 (s l ) (여기서 s l < s m ) 의 저 응력 부분을 증착함으로써, 제 1 감소된 응력 바이레이어를 증착하는 단계를 포함하는, 반도체 기판들 상에 감소된 응력 유전체 막들을 형성하는 방법들이 개시된다. 제 1 감소된 응력 바이레이어는 전체 응력 레벨 s tot < 90 % * ( s m *t m + s l *t l )/( t m + t l ) 인 것을 특징으로 할 수도 있고, 일부 경우들에서는, s tot < s l 이다. 일부 경우들에서, s tot < 90 % * s m 이고 그리고 주요 부분 및 저 응력 부분은 개별 엘리먼트 컴포넌트 각각에 대해 단위 체적 당 5.0 몰 퍼센트의 마진 (margin) 내에서 실질적으로 동일한 화학적 조성을 가질 수도 있다. 일부 실시예들에서, 주요 부분 및 저 응력 부분은 각각 누설 전류들 (I m 및 I l ), 각각 항복 전압들 (V m 및 V l ) 을 특징으로 할 수도 있고, 그리고 제 1 감소된 응력 바이레이어는 s tot < 90 % * s m 이고 I tot < 90 % * ( I m *t m + I l *t l )/( t m + t l ) 또는 V tot > 110 % * ( V m *t m + V l *t l )/( t m + t l ) 또는 양자이도록, 전체 누설 전류 (I tot ) 및 전체 항복 전압 (V tot ) 을 특징으로 할 수도 있다.

Description

박막들의 잔여 응력을 조절하는 방법들{METHODS OF MODULATING RESIDUAL STRESS IN THIN FILMS}
대부분의 막 증착은 외적인 요인들 (예를 들어, 열 팽창 계수 불일치) 및/또는 내적인 요인들 (예를 들어, 디펙트들 및/또는 격자의 전위 (dislocations)) 양자에 기인한 증착된 막 내의 잔여 응력의 도입과 연관된다. 응력은 예를 들어, 기판의 특성들, 증착되는 막의 타입, 막의 특성들, 막 증착의 방식, 등에 따라 압축 응력 또는 인장 응력일 수 있다. 증착된 막들의 압축 응력은 막의 블리스터링 (blistering) 또는 버클링 (buckling) 을 야기할 수 있고 반면에 인장 응력은 막 크랙킹 (cracking) 을 야기할 수도 있다. 또한, 이들 응력들에 의해 유도된 웨이퍼 디스토션 (distortion) 은 다른 디바이스 층들의 신뢰성 문제를 유발할 수 있고, 그리고 일반적으로, 전기 및 광학 퍼포먼스 (performance), 뿐만 아니라 제조된 반도체 디바이스의 기계적 무결성에 부정적으로 영향을 준다. 따라서, IC 제조에서, 막 응력은 디바이스 층 집적 전략의 주요 관심사이다.
반도체 기판들 상에 응력이 감소된 유전체 막들을 형성하는 방법들이 본 명세서에 개시된다. 방법들은 두께 (t m ) 및 응력 레벨 (s m ) 을 가진 주요 부분을 증착함으로써, 그리고 두께 (t l ) 및 응력 레벨 (s l ) (여기서, s l < s m ) 을 가진 저 응력 부분을 증착함으로써, 유전체 막의 응력이 감소된 제 1 바이레이어를 증착하는 단계를 포함한다. 일부 실시예들에서, 전술한 것에 따라 증착된 응력이 감소된 제 1 바이레이어는 전체 응력 레벨 s tot < 90 % * ( s m *t m + s l *t l )/( t m + t l ) 을 특징으로 할 수도 있다. 특정한 이러한 실시예들에서, 응력이 감소된 제 1 바이레이어는 전체 응력 레벨 s tot < s l 을 특징으로 할 수도 있다. 일부 실시예들에서, 응력이 감소된 제 1 바이레이어는 전체 응력 레벨 s tot < 90 % * s m 을 특징으로 할 수도 있고, 그리고 응력이 감소된 제 1 바이레이어의 주요 부분 및 저 응력 부분은, 개별 엘리먼트 컴포넌트 각각에 대해 단위 볼륨 당 5.0 몰 퍼센트의 마진 (margin) 내에서 실질적으로 동일한 화학적 조성을 가질 수도 있다.
일부 실시예들에서, 증착된 응력이 감소된 유전체 막은 실리콘의 옥사이드들, 나이트라이드들, 및/또는 카바이드들로 이루어질 수도 있다. 일부 실시예들에서, 응력이 감소된 제 1 바이레이어의 주요 부분을 증착하는 단계 및 저 응력 부분을 증착하는 단계는: 막 전구체가 기판 상에 막 전구체의 흡착 제한된 층을 형성하도록 프로세싱 챔버 내의 기판 상에 막 전구체를 흡착하는 단계; 흡착된 막 전구체를 둘러싸는 프로세싱 챔버 내의 볼륨으로부터 적어도 일부의 흡착되지 않은 막 전구체를 제거하는 단계; 및 흡착되지 않은 막 전구체를 제거한 후에, 기판 상에 유전체 막 층을 형성하도록 플라즈마에 흡착된 막 전구체를 노출시킴으로써 흡착된 막 전구체를 반응시키는 단계를 포함할 수도 있다.
일부 실시예들에서, 유전체 막의 응력이 감소된 제 1 바이레이어를 증착하는 단계는, 두께 (t m ), 응력 레벨 (s m ), 누설 전류 (I m ), 및 항복 전압 (V m ) 을 가진 주요 부분을 증착하는 단계, 두께 (t l ), 응력 레벨 (s l ) (여기서, s l < s m ), 누설 전류 (I l ), 및 항복 전압 (V l ) 을 가진 저 응력 부분을 증착하는 단계를 포함할 수도 있다. 특정한 이러한 실시예들에서, 응력이 감소된 제 1 바이레이어는 s tot < 90 % * s m , 그리고 I tot < 90 % * ( I m *t m + I l *t l )/( t m + t l ) 또는 V tot > 110 % * ( V m *t m + V l *t l )/( t m + t l ) 또는 양자이도록, 전체 응력 레벨 (s tot ), 전체 누설 전류 (I tot ), 및 전체 항복 전압 (V tot ) 을 특징으로 할 수도 있다.
주요 부분을 증착하는 동작으로서, 주요 부분이 증착되는 동안, 단위 막 면적 및 두께 당 주요 부분에 인가된 총 RF 에너지는 약 0.16 J/㎠ 초과인, 주요 부분을 증착하는 동작, 및 저 응력 부분을 증착하는 동작으로서, 저 응력 부분이 증착되는 동안, 단위 막 면적 및 두께 당 저 응력 부분에 인가된 총 RF 에너지는 약 0.1 J/㎠ 미만인, 저 응력 부분을 증착하는 동작에 의해 유전체 막의 응력이 감소된 제 1 바이레이어를 증착하는 단계를 포함하는 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법들이 또한 본 명세서에 개시된다. 특정한 이러한 실시예들에서, 주요 부분의 증착시 인가된 RF 전력 레벨은 약 0.7 W/㎠ 초과이고, 그리고 저 응력 부분의 증착시 인가된 RF 전력 레벨은 약 0.4 W/㎠ 미만이다. 일부 실시예들에서, RF 전력은 약 0.1 초/사이클 초과 동안 주요 부분의 증착시 인가되고, 그리고 RF 전력은 약 0.5 초/사이클 미만 동안 저 응력 부분의 증착시 인가된다.
도 1a는 단일의 층 막들에 대한 플라즈마 RF 전력에 대해 압축 응력, 증착 레이트, 및 불균일성을 플롯팅한다.
도 1b는 단일의 층 막들에 대한 플라즈마 RF 전력에 대해 항복 전압을 플롯팅한다.
도 1c는 단일의 층 막들에 대한 플라즈마 RF 전력에 대해 누설 전류를 플롯팅한다.
도 1d 및 도 1e는 각각 500 W RF 플라즈마 전력 및 2500 W RF 플라즈마 전력을 사용하여 증착된 단일의 층 막들에 대한 순방향 스캔 방향 및 역방향 스캔 방향의 전압에 대해 커패시턴스를 플롯팅한다.
도 1f는 RF 플라즈마 전력 레벨들의 범위를 사용하여 증착된 단일의 층 막들에 대한 순방향 스캔 방향의 전압에 대해 커패시턴스를 플롯팅한다.
도 1g는 누설 전류 레벨들 및 항복 전압들을 예시하는, RF 플라즈마 전력 레벨들의 범위를 사용하여 증착된 단일의 층 막들에 대한 전압에 대해 전류를 플롯팅한다.
도 2a는 4 쌍들의 응력이 감소된 바이레이어들을 가진 멀티-층 막 스택을 개략적으로 예시한다.
도 2b는 도 2a에 개략적으로 예시된 4-바이레이어 막에 대한 두께 비 (총 막 두께에 대한 저 응력 중간층 두께의 비) 에 대해 압축 응력을 플롯팅한다.
도 2c 및 도 2d는 각각 도 2a의 4-바이레이어 막에 대한 두께 비에 대해 항복 전압 및 누설 전류를 플롯팅한다.
도 2e(i) 내지 도 2e(v)는 증가하는 두께 비들의 범위에 걸쳐, 도 2a의 4-바이레이어 막에 대한 순방향 스캔 방향 및 역방향 스캔 방향의 전압에 대해 커패시턴스를 플롯팅한다.
도 2f 및 도 2g는 두께 비들의 범위에 걸쳐 증착된 도 2a의 4-바이레이어 막에 대해, 각각 전압에 대해 전류를, 전압에 대해 커패시턴스를 플롯팅한다.
도 3a는 주요 막 부분을 갖지만 저 응력 중간층 막 부분들을 갖지 않는 고 응력 막을 개략적으로 예시한다.
도 3b 및 도 3c는 2개의 상이한 4-바이레이어 막 구성들을 개략적으로 예시하고, 여기서 바이레이어 각각은 주요 부분 및 저 응력 중간층 부분을 포함한다.
도 3d 및 도 3e는 2개의 바이레이어들 (각각 주요 부분 및 저 응력 중간층 부분을 포함함) 및 부가적으로 고 응력 막의 또 다른 단일의 층을 가진 2개의 상이한 막 구성들을 개략적으로 예시한다.
도 3f는 단일의 바이레이어 막을 개략적으로 예시하고, 여기서 저 응력 중간층 부분은 바이레이어의 주요 부분보다 먼저 (아래에) 증착된다.
도 4a는 플라즈마 전력 레벨들의 2개의 상이한 조합들을 사용하여 증착된, 도 3b 및 도 3c에 개략적으로 예시된 2-바이레이어 구성들에 대한 전압에 대해 전류를 플롯팅한다.
도 4b는 플라즈마 전력 레벨들의 2개의 상이한 조합들을 사용하여 증착된, 도 3b 및 도 3c에 개략적으로 예시된 2-바이레이어 구성들에 대한 순방향 스캔 방향의 전압에 대해 커패시턴스를 플롯팅한다.
도 4c는 도 3f의 1-바이레이어 구성과 비교하여 도 3b의 4-바이레이어 구성에 대한 전압에 대해 전류를 플롯팅하고, 구성 각각은 2개의 두께 비들로 증착된다.
도 4d는 도 3f의 1-바이레이어 구성과 비교하여 도 3b의 4-바이레이어 구성에 대한 순방향 스캔 방향의 전압에 대해 커패시턴스를 플롯팅하고, 구성 각각은 2개의 두께 비들로 증착된다.
도 4e 및 도 4f는 각각 11 % 및 33 %의 두께 비들로 증착된 도 3f의 1-바이레이어 구성을 가진 막에 대한 순방향 스캔 방향과 역방향 스캔 방향의 전압에 대해 커패시턴스를 플롯팅한다.
도 5a는 저 응력 중간층을 증착하도록 사용된 플라즈마 RF 전력에 대해 잔여 막 응력을 플롯팅한다.
도 5b 및 도 5c는 저 응력 중간층을 증착하도록 사용된 플라즈마 RF 전력에 대해 각각 항복 전압 및 누설 전류를 플롯팅한다.
도 5d는 저 응력 중간층을 증착하기 위해 다양한 플라즈마 RF 전력 레벨들을 사용하여 형성된 상이한 막들에 대한 전압에 대해 전류를 플롯팅한다.
도 5e는 저 응력 중간층을 증착하기 위해 다양한 플라즈마 RF 전력 레벨들을 사용하여 형성된 상이한 막들에 대한 순방향 스캔 방향의 전압에 대해 커패시턴스를 플롯팅한다.
도 6은 유전체 막을 증착하기 위한, 순환적 ALD 프로세스의 흐름도를 나타낸다.
도 7은 본 명세서에 개시된 다양한 기법들 및 동작들에 따라 응력이 감소된 유전체 막들을 증착하기 위한 반응 챔버를 포함한 기판 프로세싱 장치를 나타낸다.
도 8은 본 명세서에 개시된 다양한 기법들 및 동작들에 따라 복수의 기판들 상에 응력이 감소된 유전체 막들을 증착하기 위한 제어기를 포함한 멀티-스테이션 기판 프로세싱 장치를 나타낸다.
다음의 기술에서, 수많은 구체적인 상세들이 본 발명의 철저한 이해를 제공하도록 제시된다. 그러나, 본 발명은 이들 구체적인 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 잘 알려진 프로세스 동작들 또는 하드웨어는 본 작업의 발명의 양태들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 본 발명은 구체적인 상세한 실시예들과 함께 기술될 것이지만, 이들 구체적인 상세한 실시예들은 본 명세서에 개시된 발명의 개념들의 범위를 제한하도록 의도되지 않음이 이해될 것이다.
서론
반도체 기판들 상에 유전체 막들을 증착하는 프로세스들에서, 많은 예들에서, 증착된 막 품질의 개선을 이끄는 프로세스 조건들의 변동들이 잔여 막 응력 (압축 응력 또는 인장 응력) 의 원치 않은 증가들에 의해 동반된다는 것이 관찰되었다. 이 트레이드오프 (tradeoff) 의 예는 ALD (atomic layer deposition) 프로세스들에 기초한 막 형성 기법들에서 발생한다.
ALD는 심지어 평평하지 않을지라도, 컨포멀한 (conformal) 막들 - 즉, 하부 구조체의 형상에 대해 실질적으로 균일한 두께를 갖는 재료의 막들 - 의 고품질 증착을 달성하기 위한 일반적인 기법이고; 따라서 IC 산업이 3D 디바이스 구조체들 (예를 들어, Intel의 Tri-Gate 트랜지스터) 을 채용하는 아키텍처들로 점점 이동하기 때문에 컨포멀한 막들은 보다 중요하고 가치있게 된다. ALD를 컨포멀한 막들의 증착에 잘 맞게 하는 것은, 그 중에서도, ALD의 단일의 사이클이 재료의 단일 박층을 증착하기만 하고, 두께는 막-형성 화학 반응 자체 전에 기판 표면 상에 흡착할 수도 있는 하나 이상의 막 전구체 반응물질들의 양으로 제한된다 (즉, 흡착 제한된 층을 형성) 는 사실이다. 그 후 복수의 "ALD 사이클들"이 목표된 두께의 막을 구축하기 위해 사용될 수도 있고, 그리고 층 (때때로 단지 분자 모노레이어) 각각이 얇고 컨포멀하기 때문에, 결과적인 막은 실질적으로 하부 디바이스 구조체의 형상을 따른다.
이하에 더 상세히 기술되는 바와 같이, ALD를 통한 막들의 증착은 반응 챔버 내의 접지된 페데스탈 및 전력 공급된 샤워헤드를 채용할 수도 있고, 접지된 페데스탈과 전력 공급된 샤워헤드 사이에서 ALD 전구체들의 플라즈마-향상된 변환이 웨이퍼 표면 상에서 발생한다. 순환적 ALD 프로세스는 일반적으로 막 전구체의 흡착 제한된 층을 형성하기 위한 전구체 도즈 (dosing) 의 단계, 뒤이어 흡착되지 않은 전구체를 제거하기 위한 도즈 후 퍼지 단계, 뒤이어 흡착된 전구체의 플라즈마 변환 단계, 그리고 일부 실시예들에서 반응하지 않고 그리고/또는 탈착된 전구체의 RF 후 퍼지 단계를 포함한다. 반응물질 가스들, 퍼지 가스들, 등은 이하에 기술되는 바와 같이 상술된 샤워헤드를 통해 반응 챔버로 전달될 수도 있다. 유전체 막 형성에서, 플라즈마 활성화 단계는 흡착된 전구체를 유전체 막: 예를 들어, 실리콘의 옥사이드들, 나이트라이드들, 및/또는 카바이드들로 변환시키도록, 흡착된 전구체의 표면 반응을 활성화시키는 N2O, O2, Ar과 같은 산화 반응물질 가스 혼합물의 존재시에 반응 챔버 내에서 플라즈마를 점화하는 단계를 수반할 수도 있다. 이러한 순환적 ALD 프로세스는 목표된 두께의 막이 획득될 때까지 반복될 수도 있다.
그러나, 언급된 바와 같이, ALD는 막 품질과 잔여 막 응력 사이의 상술된 트레이드오프를 나타내는 막 증착 기법들의 클래스 (class) 를 대표한다 (그러나, 이 트레이드오프는 또한 PVD (physical vapor deposition) 및 CVD (chemical vapor deposition), 및 특히 PECVD (plasma enhanced CVD) 를 통해 증착된 막들에서 볼 수 있다는 것을 주의한다). 실리콘 기판 상의 ALD를 통해 증착된 SiOx의 유전체 막에 대해, 통상적인 잔여 응력은 압축 응력이다. 이 경우에서, 보다 고 잔여 압축 응력은 - 일반적으로 또한 증착된 막 품질의 개선들을 야기하는 - 증가된 증착 온도, 증가된 RF 전력 및/또는 RF 시간 (보다 일반적으로, 막이 증착되는 동안 막에 인가된 증가된 RF 에너지), 예를 들어, WER (wet etch rate), DER (dry etch rate), 누설 전류, 항복 전압과 같은 전기적 특성들, 등과 같은 프로세스 조건들로부터 발생한다는 것을 알 수 있다.
따라서, 최소 응력에서 양호한 막 특성들을 이상적으로 원하지만, 실제로, 개선된 막 특성들은 바람직하지 않게 고 응력 레벨들, 압축 또는 인장 응력을 수반한다. 단어 "응력"은 본 명세서에 사용될 때 막 응력 레벨의 크기 (응력의 부호/지향성과 관계없이) 를 지칭하고, 단어들 "압축" 및 "인장" (이러한 용어들은 당업자들에 의해 이해됨) 은 적절한 곳에 "응력"의 부호/지향성을 식별하도록 사용된다.
단일 층-타입 막들: 저 응력 대 고 응력
개선된 막 특성들과 동시에 발생하는 잔여 응력의 증가 사이의 트레이드오프를 예시하는 예는 도 1a 내지 도 1f에 도시된다. 실험들은 표 1에 도시된 바와 같은 4개의 플라즈마 RF 전력 레벨들로 수행되었고, 동일한 데이터가 또한 도 1a에 그래프로 플롯팅되었다. 이들 실험들 (도 1a 내지 도 1f) 은 4-스테이션 프로세싱 장치 (도 8에 개략적으로 예시되고 이하에 기술됨) 내에서 실시되었고, 따라서, 웨이퍼 기판 (이 경우에 300 ㎜ 직경의 웨이퍼들) 당 RF 전력 레벨은 표 1에 나열된 (도면들에 언급됨) RF 전력 레벨들을 4로 나눔으로써 계산된다는 것을 주의하라.
전력 (W) ( 4개의 스테이션들 ) 평균 (Å) NU% (R/2) 압축
응력 (Mpa)
500 1170.8 3.38 129.6
1000 1105.7 2.63 46.1
2500 1025.5 1.77 266.8
3500 1164.3 1.72 291.7
데이터는 400 ℃에서 수행된 ALD 프로세스를 통한 SiO2 막의 증착에 대응하고 여기서 ALD 프로세스의 사이클 각각은 실질적으로 동일한 프로세스 조건들을 채용했다. 즉, ALD 사이클 각각에서 증착된 막의 층은 조성과 특성들에 있어서 실질적으로 동일하고; 따라서 ALD 사이클들의 전체 시퀀스의 최종 생성물은 단일의 막 타입이 아닌 복수의 층들로서, 또는 총체적으로 막의 단일 모놀리식 층 (개별 층들이 실질적으로 구분이 안 되기 때문에) 으로서 여겨질 수도 있다.
도 1b 및 도 1c는 중요한 막 특성들 - 도 1b의 항복 전압 및 도 1c의 누설 전류 - 이, 막들이 표 1에 나타낸 보다 고 플라즈마 전력 레벨들에서 증착될 때 개선되지만 다시, 막들이 상당히 증가된 잔여 막 응력 레벨들을 갖게 된다는 것을 예시한다. 마찬가지로, 도 1d 및 도 1e는 각각 500 W 및 2500 W 플라즈마 전력을 사용하여 증착된 막들의 커패시턴스-전압 (CV) 플롯들이고, 다시 한번 보다 고 플라즈마-전력 증착 (보다 고 응력을 가짐) 이 개선된 특성들을 야기한다는 것 - 이 경우에, 2500 W로 증착된 막이 500 W로 증착된 막에 대해 크게 감소된 CV 히스테리시스 (hysteresis) 를 나타낸다는 것을 알 수 있고; 그리고, 증착 플라즈마 전력이 증가될 때 커패시턴스가 일반적으로 개선된다는 예시가 도 1f의 데이터에 의해 도시된다. 마지막으로, 도 1g는 누설 전류가 감소되는 것 (평평한 부분들의 전류 대 전압 플롯라인들), 그리고 항복 전압들이 2500 W 및 3500 W 플라즈마 전력 레벨들에서 증착된 막들에 대해 보다 큰 크기들 (큰 전압 크기들에서 도면의 좌측을 향하여 플롯라인들의 가파른 수직 부분들) 을 갖는다는 것을 예시한다 (보다 고 압축 응력 레벨들과 연관됨).
요컨대, 양호한 막 특성들과 고 막 응력 (압축 응력 또는 인장 응력) 사이의 이 분명한 트레이드오프에 기인하여, 그럼에도 불구하고 일반적으로 고 응력 막들과 연관된 바람직한 특성들을 갖는 응력이 감소된 막들을 증착하는 방법을 발견할 수 있다.
전체 막 응력 레벨을 감소시키기 위한 고 응력 막/저 응력 막의 멀티- 레이어 링 (layering)
보다 저 잔여 응력 레벨들을 갖지만, 그럼에도 불구하고 고 잔여 응력 레벨들을 가진 막들의 일반적으로 특유의 바람직한 막 특성들을 (적어도 특정한 정도로) 갖는, 응력이 감소된 막들을 반도체 기판들 상에 형성하는 방법들이 본 명세서에 개시된다. 실시예에 따라, 이러한 막들의 예들은 SiOx, SiNx, SiOxNy, SiCxNy, SiCx, TiOx (x와 y의 상이한 값들 및 조합들) 의 유전체 막들, 또는 다른 유전체들을 포함할 수도 있고, 이러한 막 특성들은 이로 제한되지 않지만, WER (wet etch rate) 및 DER (dry etch rate), 누설 전류와 항복 전압과 같은 전기적 특성들을 포함할 수도 있다. 일부 실시예들에서, 응력이 감소된 막들을 형성하는 이들 방법들은 로직 칩 및 DRAM 제작의 PMD STI 충진 및 NAND 및 3DNAND 애플리케이션들의 슬릿 1 충진 및 슬릿 2 충진을 위한 저 응력 ALD 막들의 증착을 위해 사용될 수도 있다.
일반적으로, 이것이 달성되는 방식은 하나 이상의 저 응력 중간층들의, 그렇지 않으면 고 응력 막일 막 내로의 도입을 통해서이고, 따라서 증착된 막 스택 내에 하나 이상의 저 응력 막 부분들을 형성한다. 막들을 이 방식으로 엔지니어링함으로써, 막의 전체 잔여 응력 레벨이 - 막의 잔여 응력 레벨이 그 외에 중간층들의 도입 없이 존재할 것에 대해 - 심지어 (일부 경우들에서) 중간층들에 의해 형성된 막의 부분(들)이 전체 증착된 막 스택의 상대적으로 적은 비율을 나타낸다면 상당히 감소될 수도 있다는 것이 관찰되었다. 게다가, 중간층들이 막의 잔여 응력 레벨을 상당히 감소시키지만, 그렇지 않으면 고 응력 막일 막의 다양한 다른 특성들은 중간층들의 존재에 의해 실질적으로 영향을 받지 않는다는 것이 관찰되었다.
따라서, 저 응력 중간층들의 도입을 통해서, 고 응력 막의 바람직한 특성들을 갖는 저 응력 막을 엔지니어링할 수도 있다는 것으로 보인다. ALD (상기에 기술된 바와 같음) 와 같은 순환하는 증착 프로세스의 특정한 맥락에서 - 하지만 또한 막 증착을 위해 순환하는 방식으로 사용될 수도 있는 (또는 일반적으로 임의의 순환하는 막 증착 프로세스에 적용될 수도 있는) CVD, PECVD, PVD 등과 같은 다른 증착 프로세스들의 맥락에서 - 이것이 층 단위 증착의 반복하는 사이클들 동안 하나 이상의 간격들로 프로세스 조건들의 변경을 통해 달성될 수도 있다. 일부 실시예들에서, 이들 "저 응력 중간층들"은 다른 층들과 실질적으로 동일한 화학적 조성을 가질 수도 있지만, 그럼에도 불구하고 예를 들어 플라즈마 전력과 같은 프로세스 조건들의 변화에 기인하여 상이한 잔여 응력 레벨을 가질 수도 있다.
본 명세서에 개시된 것의 의미 및 범위를 정확히 이해하도록, 먼저 구 "저 응력 중간층"이 본 명세서에서 의미하는 것을 정확히 이해하는 것이 중요하다. ALD와 같은 순환하는 증착 프로세스의 맥락에서, 증착 사이클 각각은 실질적으로 동일한 조성 및 특성들의 재료의 박층을 증착한다. 따라서, 사이클 각각이 재료의 "층"을 증착하는 동안, 이들 층들 사이의 경계들은 식별 가능하지 않을 수도 있고 - 층들이 실질적으로 (조성 및 특성들에 있어서) 동일하기 때문에 - 그 결과 전체 증착된 막 스택은 단일의 모놀리식 "층"으로서 나타날 수도 있다. 따라서, "층"이 의미하는 것은 맥락에 따라 결정된다: 층은 단일의 증착 사이클로 증착되는 것을 지칭할 수도 있거나; 층은 동일한 조성을 가진 많은 층들의 순차적인 순환하는 증착으로부터 발생하는 균일한 조성의 모놀리식 층을 지칭할 수도 있다. 구 "저 응력 중간층"에 관해, 마찬가지로 맥락에 따라 결정되도록 있을 수 있지만, 대신에, 명확함을 위해, 막 스택의 주요 (고 응력) 부분들에 대해 저 잔여 응력 레벨을 갖게 하는 프로세스 조건들 하에서 수행된 하나 이상의 연속적인 증착 사이클들을 통해 형성되는 증착된 막의 부분을 지칭하도록 본 명세서에 언급된다. 이것은 통상적으로 ALD 프로세스의 증착의 몇몇의 사이클들일 것이지만, 통상적으로 CVD, PECVD, 또는 PVD 프로세스의 증착의 단일의 사이클일 수도 있고, 여기서 단일의 사이클은 보다 상당한 두께의 막 재료를 증착할 수도 있다. 이러한 이유들로, 총 응력이 감소된 막이, 하나 이상의 주요 부분들 (자체가 고 잔여 응력을 가짐), 및 총 막의 전체 응력 레벨을 감소시키는 하나 이상의 저 응력 부분들을 갖는 것으로서 지칭되는 것이 종종 보다 간단하다.
또한 응력이 감소된 바이레이어의 개념은 주요 막 부분 (자체가 보다 고 응력을 가짐) 을 가진 저 응력 막 부분의 한 쌍을 지칭한다. 이러한 바이레이어에 대해, 바이레이어와 연관된 다양한 막 특성들의 "TWA" (thickness-weighted average) 을 참조할 수도 있다. 예를 들어, 두께 (t m ) 및 응력 레벨 (s m ) 의 주요 부분, 및 두께 (t l ) 및 응력 레벨 (s l ), (주의, s l < s m ) 을 가진 저 응력 부분을 가진 막 바이레이어에 대해, 응력 레벨들의 "TWA"는 다음의 관계에 의해 제공된다.
s TWA = ( s m *t m + s l *t l )/( t m + t l ).
마찬가지로, 임의의 막 특성, 즉, p의 TWA는 다음과 같고,
p TWA = ( p m *t m + p l *t l )/( t m + t l ),
여기서 p m 및 p l 은 개별적으로, 각각 주요 응력 층 및 저 응력 층에 대한 특성 p의 값들을 지칭한다. 예를 들어, 동일한 두께의 2개의 층들을 가진 바이레이어에 대해, 2개의 층들에 대한 일부 특성의 TWA는 2개의 층들에 대한 특성의 평균 값과 정확히 동일하고; 그리고 다른 층보다 보다 두꺼운 일 층을 가진 바이레이어에 대해, 보다 두꺼운 층의 특성은 TWA를 산출할 때 보다 많은 중량을 수용할 것이다. 보다 일반적으로, 즉 N 층들의 멀티-층 구조체의 TWA를 지칭할 수도 있다.
Figure pat00001
여기서, p i 및 t i 는 i번째 층과 연관된 특성, 그리고 i번째 층의 두께에 대응하고, 그리고 다시, 용어 "층"은 동일한 프로세스 조건들 하에서 수행된 몇몇의 순차적인 증착 사이클들로부터 발생할 수도 있는 실질적으로 균일한 조성의 모놀리식 층을 지칭한다.
이것은, 바이레이어 또는 다른 멀티-레이어링된 (layered) 구조체에 대해 실제 측정된 특성, 즉, p tot 의 값이, 멀티-레이어링된 구조체를 이루는 개별 막 부분들에 대해 측정된 바와 같이 동일한 특성의 TWA와 반드시 동일하다는 것을 말하려는 것이 아니다. 일반적으로 이것을 사실로 예측할 것이고; 놀라운 것은 특정한 바이레이어 구성들에 대응하는 특정한 특성들에 대해, TWA 어림 감정 (rule-of thumb) 이 실제로 사실로 발견되지 않았다는 것이다.
예를 들어 잔여 막 응력을 취하기 위해서: 저 응력 중간층의 (그 외에 고 잔여 응력 레벨을 가진 막일 것 내로의) 도입이 막 스택의 개별 컴포넌트들 (components) 의 TWA 응력 레벨에 의해 예상될 것보다 상당히 많이 (측정된 바와 같은) 잔여 응력 레벨들 (s tot ) 을 감소시킨다는 것이 발견되었다. 일부 실시예들에서, s tot 의 감소는 TWA에 의해 예상된 응력 레벨의 95 % 미만, 또는 일부 실시예들에서 TWA의 90 % 미만, 또는 TWA의 85 % 미만, 또는 심지어 TWA의 75 % 미만일 수도 있다. 예를 들어, 바이레이어의 주요 부분 및 저 응력 부분이 실질적으로 동일한 화학적 조성을 가질지라도, 즉, 실시예에 따라 개별 엘리먼트 컴포넌트 각각에 대해 단위 볼륨 당 10 몰 퍼센트 (%) 의 마진 내, 또는 일부 실시예들에서 개별 엘리먼트 컴포넌트 각각에 대해 단위 볼륨 당 5 몰 퍼센트 (%) 의 마진 내, 또는 심지어 2 % 또는 1 % 내에 있다는 것이 참일 수도 있다. 보다 놀라운 것은 일부 예들에서 (이하 참조), 측정된 잔여 응력 레벨 (s tot ) 이 저 응력 중간층 (저절로 증착된다면) 의 잔여 응력 레벨 (s l ) 보다 심지어 낮게 (즉, s tot < s l ) 발견되었다는 것이다. 아마도 이것은 저 응력/고 응력 막 스택 내의 응력의 시너지 (synergistic) 재분포를 통해 발생한다.
따라서, 예를 들어, 단일의 바이레이어에 대해, 양들 (s tot , s m , 및 s l ) 이 바이레이어의 잔여 응력, 바이레이어의 주요 부분만 (즉, 중간층을 사용하지 않고) 의 잔여 응력, 및 중간층만의 (즉, 주요 부분을 사용하지 않고) 의 잔여 응력을 각각 지칭한다면, 그러면 상기 응력이 감소된 바이레이어는, s m 이 약 200, 225, 250, 275, 또는 300 ㎫ 압축 응력 초과이고; 그리고 s l 이 225, 200, 175, 150, 또는 125 ㎫ 압축 응력 미만일 수도 있고 - 하지만 s m 미만의 주어진 조합에 대해; 그리고 s tot 이 225, 200, 175, 150, 또는 125 ㎫ 압축 응력 미만일 수도 있고 - 다시, s m 미만의 주어진 조합에 대해, 그리고 일부 경우들에서 심지어 s l 미만이도록 일 수도 있다 (이전의 문단에서 기술된 바와 같음). 마찬가지로, 인장 막에 대해, 이들 동일한 양들은 s m 이 약 200, 225, 250, 275, 또는 300 ㎫ 인장 응력 초과이고; 그리고 s l 이 225, 200, 175, 150, 또는 125 ㎫ 인장 응력 미만일 수도 있고 - 하지만 s m 미만의 주어진 조합에 대해; 그리고 s tot 이 225, 200, 175, 150, 또는 125 ㎫ 인장 응력 미만일 수도 있고 - 다시, s m 미만의 주어진 조합에 대해, 그리고 일부 경우들에서 심지어 s l 미만이도록 일 수도 있다 (다시, 이전의 문단에서 기술된 바와 같음).
TWA 개념은 또한 고 응력 막의 바람직한 막 특성들이 유지되는 정도를 - 일부 경우들에서, 예상할 수 있는 것보다 보다 큰 정도로 - 저 응력 중간층이 총 전체 잔여 막 응력을 감소시키도록 사용된다는 사실에도 불구하고 이해하고 정량화하도록 사용될 수도 있다. 예를 들어, 고 응력 막들의 2개의 바람직한 특성들은 저 누설 전류 및 고 항복 전압이고 그리고 고 응력 주요 막 부분과 저 응력 중간층 부분을 결합함으로써, 결합된 막에 대한 이들 특성들의 TWA에 의해 예상되는 것보다 보다 양호한 정도로 누설 전류 및 항복 전압을 대체로 유지하면서 총 막의 전체 잔여 응력 레벨을 상당히 감소시킬 수도 있다는 것이 발견되었다. 따라서, 일부 실시예들에서, 주요 (고 응력) 부분 및 저 응력 중간층 부분을 가진 바이레이어를 가진 막에 대해, 바이레이어의 총 잔여 응력은 s tot < 90 % * s m , 또는 심지어 s tot < 80 % * s m 로 감소될 수도 있고, 여기서 s m 은 개별적으로 주요 부분의 응력 레벨이고, 반면에 전체 누설 전류는 I tot < 90 % * I TWA 로 유지될 수도 있고, 또는 항복 전압은 V tot > 110 % * V TWA 로 유지될 수도 있거나, 또는 양자가 이와 같이 유지될 수도 있고, 여기서 (상기 정의들에 따라)
I TWA = ( I m *t m + I l *t l )/( t m + t l ),
V TWA = ( V m *t m + V l *t l )/( t m + t l ),
t m 및 t l 은 각각 주요 응력 막 부분의 두께 및 저 응력 막 부분의 두께이고, I m 및 I l 은 각각 주요 응력 막 부분의 누설 전류 및 저 응력 막 부분의 누설 전류이고, 그리고 V m 및 V l 은 각각 주요 응력 막 부분의 항복 전압 및 저 응력 막 부분의 항복 전압임을 알 수 있다. 일부 실시예들에서, 막의 바이레이어는 I tot < 80 % * I TWA , 또는 항복 전압이 V tot > 120 % * V TWA 로 유지되거나, 또는 양자일 수도 있다. 이하에 기술된 실험들은 이들 특성들 중 하나 이상을 나타내는 막들을 수반한다.
막 응력을 감소시키기 위한 중간층 삽입 방법들은 막 (주요 부분 및 저 응력 중간층 부분을 가짐) 의 단일의 바이레이어에 대해 상기에 기술되지만; 당업자는 복수의 중간층들을 가진 막 스택이 단지 기술된 바와 같이 2, 또는 3, 또는 4, 또는 5, 또는 그 이상의 바이레이어들로 구성될 수도 있다는 것을 이해할 것이다. 4개의 바이레이어들을 가진 이러한 막의 개략도가 도 2a에 도시된다. 도면은 바이레이어 각각의 저 응력 중간층의 두께 (t l ) 가 바이레이어 각각의 주요 부분의 두께 (t m ) 보다 훨씬 얇다는 것을 예시한다. 도면은 또한 이 특정한 실시예에서, 저 응력 중간층이 주요 부분 전에 증착되고, 스택 내의 가장 낮은 중간층이 실리콘 기판 바로 위에 증착된다는 것을 예시한다.
이러한 구성의 바이레이어들을 증착하는 일 방법은 ALD 프로세스를 사용함으로써이고, 중간층들의 증착은 전체 ALD 프로세스의 특정한 페이즈들 동안 프로세스 조건들을 변경함으로써 달성된다. 다시 플라즈마 활성화된 ALD 프로세스들을 통해 형성된 유전체 막들의 잔여 응력이 ALD 사이클의 반응성 변환 단계 동안 사용된 플라즈마의 특성들 및 증착 온도 - 특히, 플라즈마 RF 전력, 플라즈마 노출 시간, 및 (보다 일반적으로) 반응성 변환 동안 막에 인가된 총 플라즈마 RF 에너지에 따라 결정된다는 것을 주의하라.
간단히 말하면, 보다 고 온도들 및/또는 플라즈마 에너지들은 일반적으로 개선된 특성들을 가진 막들을 야기하지만, 보다 고 잔여 응력을 갖게 되고, 반면에 저 플라즈마 전력은 고 품질 막의 형성을 야기하지 않지만 저 잔여 응력을 가진 막을 증착한다. 다시 한번, 이것은 표 1 및 도 1a 내지 도 1f에 예시된다. 따라서, 순환적 ALD 프로세스를 통해 고 응력 막을 증착한다면 - 잔여 응력이 온도 및/또는 플라즈마 에너지를 통해 조절될 수도 있기 때문에 - 하나 이상의 저 응력 중간층들을 도입하기 위한 일 방법은 전체 순환적 ALD 프로세스의 특정한 선택된 사이클들의 플라즈마 활성화 단계/변환 단계 동안 채용된 플라즈마 전력을 감소시키기는 것이다. 도 2a에 도시된 바와 같이 4개의 응력이 감소된 바이레이어들을 가진 막을 형성하도록, 플라즈마 전력은 4 세트들의 순환하는 서브시퀀스들 동안 변경될 수 있고, 각각은 저 응력/응력 감소 중간층의 형성을 발생시킨다. 순환적 ALD 프로세스들은 이하에 보다 상세히 기술된다.
하나 이상의 바이레이어들을 가진 응력이 감소된 막들을 증착하도록, 층 각각이 주요 부분 및 저 응력 중간층 부분으로 이루어지고, 2개의 타입들의 ALD 사이클들로 구성된 바와 같은 전체 프로세스를 볼 수 있고 - 하나는 주요 부분들을 증착하기 위한 것, 그리고 하나는 중간층 부분들을 증착하기 위한 것 - 2개의 타입들 사이의 주요 차이는 ALD 반응성/변환 단계 동안 채용된 플라즈마 에너지임을 이해해야 한다.
따라서, 예를 들어, 응력이 감소된 유전체 막들을 형성하기 위한 방법들은 주요 부분을 증착함으로써 유전체 막의 응력이 감소된 제 1 바이레이어를 증착하는 단계를 포함할 수도 있고, 주요 부분이 증착되는 동안 단위 막 면적 당 주요 부분에 인가된 총 RF 에너지는 약 0.1 J/㎠ 초과, 또는 보다 구체적으로 약 0.16 J/㎠ 초과, 또는 심지어 보다 구체적으로 약 0.25 J/㎠ 초과일 수도 있다. 마찬가지로 저 응력 부분이 증착되는 동안 단위 막 면적 당 저 응력 부분에 인가된 총 RF 에너지는 약 0.1 J/㎠ 미만, 또는 보다 구체적으로 약 0.05 J/㎠ 미만일 수도 있지만; 주요 저 응력 부분에 인가된 총 RF 에너지는 주요 부분에 인가된 총 RF 에너지 미만임이 이해되어야 한다.
마찬가지로, 일부 실시예들에서, 주요 부분의 증착의 변환 단계 동안 주요 부분에 인가된 RF 전력 레벨은 약 0.5 W/㎠ 초과, 또는 약 0.6 W/㎠ 초과, 또는 약 0.7 W/㎠ 초과, 또는 심지어 약 0.8 W/㎠ 초과일 수도 있고; 반면에 저 응력 부분의 증착의 변환 단계 동안 저 응력 부분에 인가된 RF 전력 레벨은 약 0.5 W/㎠ 미만, 또는 약 0.4 W/㎠ 미만, 또는 약 0.3 W/㎠ 미만, 또는 심지어 약 0.2 W/㎠ 미만일 수도 있다.
주요 부분과 저 응력 부분의 증착 동안 주요 부분과 저 응력 부분에 인가된 플라즈마 에너지의 차이를 생성하도록 상이한 RF 전력 레벨들을 사용하기보다는, 2개의 상이한 타입들의 막 부분들의 증착 동안 상이한 시간량들로 반응-활성화 플라즈마를 인가할 수도 있다. 따라서, 예를 들어, RF 전력은 약 0.2 초/사이클 초과로 주요 막 부분들의 증착 동안 인가될 수도 있고, 반면에 저 응력 부분들의 증착 동안 약 0.1 초/사이클 미만으로 인가될 수도 있다.
플라즈마 전력 레벨들이 PECVD와 같은 다른 플라즈마 향상된 증착 프로세스들로 증착된 막들의 막 품질 및 잔여 응력 레벨에 영향을 준다는 것이 또한 주의되어야 한다. 따라서, 플라즈마 전력의 조정이 또한 이러한 다른 종류들의 증착 프로세스들로 증착된, 그 외에 고 응력 막들인 것 내로 응력 감소한 중간층들을 도입하기 위해 사용될 수 있다. 게다가, 온도, 압력, 플라즈마 조성, 반응물질 가스 조성 및 농도, 등과 같은 다른 프로세스 파라미터들이, 증착된 막 스택 내로의 하나 이상의 저 응력 중간층들의 삽입에 영향을 주도록, 또한 순환적 ALD 프로세스의 사이클들의 특정한 시퀀스들 동안 (단독으로 또는 조합하여) 잠재적으로 조정될 수도 있다는 것을 주의하라. 이론상으로 이러한 조절은 도즈, 퍼지, 및 플라즈마-활성화/변환 단계들에서, 또는 이들 단계들의 일부 조합에서 행해질 수도 있다.
막 특성들에 관한 중간층 두께 비의 효과
주요 막 부분들에 의해 차지된 총 막 두께에 대한 중간층 부분들에 의해 차지된 총 막 두께의 비율은, 총 막의 전체 잔여 응력 레벨에 영향을 줄 것이다. 도 2b는 4개의 바이레이어들 (따라서 4개의 저 응력 중간층 부분들) 을 가진 도 2a의 막 구성의 예에 대해 이 효과를 도시한다. 특히, 도 2b는 두께 비에 대해 잔여 압축 응력을 플롯팅하고, 여기서 두께 비는 총 막 두께에 대한 4개의 중간층 부분들의 결합된 두께의 비이다. 저 두께 비들에 대해 압축 응력 레벨은 중간층 비율에 대해 거의 반비례로 감소하고, 그리고 그 비율은 상당하다는 것을 알 수 있다. 예를 들어, 오직 약 25 %의 두께 비는 압축 응력을 -266 ㎫로부터 -163 ㎫로 감소시키고, 그리고 33 %의 두께 비는 압축 응력을 보다 많이, 약 50 %만큼 감소시킨다. 후자가 응력 레벨에 대응하고, 저 응력 중간층이 저절로 증착된다면 (즉, 100 % 두께 비로, 도 2a에서 가장 최우측 데이터 지점으로 도시된 바와 같이) 나타날 것임이 판명되었다. 게다가, 약 73 %의 두께 비에 대한 응력-중간 막이 획득되고, 이는 (다시 가장 최우측 데이터 지점으로 도시된 바와 같이) 심지어 저 응력 중간층 자체가 응력-중간이거나 응력-중간에 가깝기 때문에 두드러진다. 그러므로, 이 막 응력 감소한 중간층 기법은 총 응력 레벨 s tot < s l 을 가진 막의 증착을 허용하고, 여기서 s l 은 저 응력 중간층 자체의 응력 레벨이다. 따라서, 이 특정한 예에서, TWA가 제안하는 것보다 훨씬 낫게 행해질 수 있다 (감소한 응력에서) 는 것을 주의하라. 따라서, 응력이 감소된 막을 발생시킬 수도 있는 가능한 두께 비들은 이로 제한되지 않지만, 5 %, 10 %, 25 %, 33 %, 50 %, 및 75 %를 포함할 수도 있고, 상술된 두께 비들의 임의의 쌍에 의해 규정된 두께 비들의 범위 내에 속하는 두께 비들을 포함한다. 또한, 이 특정한 예에서, 고 응력 막 부분들은 ALD 변환 단계 동안 2500 W의 플라즈마 전력 레벨로 증착되었다는 것 (다시, 4-스테이션 웨이퍼 프로세싱 장치에 대응함) - 이는 중간층(들) 없이 -266 ㎫ (플롯의 가장 좌측) 의 응력 레벨을 나타냈음 - 그리고 저 응력 중간층 부분들이 ALD 변환 단계 동안 500 W의 플라즈마 전력 레벨로 증착되었다는 것 (다시, 4개의 스테이션들에 대응함) - 이는 자체가 (플롯의 가장 우측) -139 ㎫의 응력 레벨을 나타냈음 - 을 주의하라. 400 ℃의 프로세스 온도는 전반에 걸쳐 유지되었다.
도 2b는 저 응력 중간층들의 존재가 전체 막 응력의 감소를 제공하는 방법의 특정한 예시를 제공하는 반면, 도 2c 내지 도 2g는 중간층 두께 비들의 꽤 넓은 범위에 대해, 이 응력의 감소가 중간층들이 없는 (즉, 도 2b 내지 도 2f에서 0.0의 두께 비에 대응하는 데이터) 고 응력 막에 존재하는 바람직한 특성들에 실질적으로 영향을 주지 않는다는 것을 예시한다. 예를 들어, 도 2c 및 도 2d는 다시 도 2a의 4개의 바이레이어 막에 대해, 두께 비의 함수로서 항복 전압 및 누설 전류를, 각각 플롯팅한다. 도 2b 및 도 2c 각각에서, 이들 결과들은 도 2b로부터의 압축 응력 커브 상에 오버레이된다 (overlaid). 이들 도면들에서 압축 응력이 감소하면서 두께 비가 증가하는 동안, 항복 전압 및 누설 전류는 약 75 %의 두께 비가 될 때까지 매우 안정하게 유지되고, 여기서 이들 특성들은 최종적으로 악화되기 시작한다는 것을 알 수 있다. 따라서, 75 % 미만에서 응력의 개선들은 이들 전기적 특성들의 대응하는 저하가 만약에 있다 해도 약간의 저 응력 중간층들의 존재를 통해 달성될 수도 있다는 것을 알 수 있다.
마찬가지로, 도 2e(i) 내지 도 2e(v) 는 0 %, 11 %, 33 %, 73 %, 및 100 %의 특정한 두께 비들에 대해 커패시턴스-전압 (C-V) 플롯들을 나타낸다. 다시, 도면들은 막의 전기적 특성들이 4개의 중간층들의 존재에 기인한 응력의 감소에도 불구하고 실질적으로 유지된다는 것을 예시한다. 100 %의 두께 비에서만, C-V 히스테리시스의 바람직하지 않은 증가가 관찰된다.
마지막으로, 도 2f 및 도 2g는 상이한 중간층 두께 비들로 증착된 이들 막들의 전기적 특성들의 부가적인 플롯들을 나타낸다. 개별 플롯 트레이스들 (traces) 은 주요 막 부분들에 대한 중간층 막 부분들을 증착하도록 사용된 ALD 사이클들의 수에 의해 라벨링된다 (labeled). 도 2f는 전류-전압 (I-V) 트레이스 각각의 수평 부분으로서 (플롯의 중심 참조) 증착된 막의 누설 전류 레벨 그리고 트레이스 각각의 수직 부분으로서 (플롯의 좌측을 향함) 증착된 막의 항복 전압 레벨 각각을 나타낸 전류-전압 플롯이다. 다시, 데이터는 중간층들이 실제로 전체 막으로 구성될 때까지 - 즉, 500개의 중간층 증착 사이클들 및 0개의 주요 막 부분 증착 사이클들을 사용하여 증착된 막에 대응하는 트레이스 - 중간층들의 존재에 극심하게 영향을 받지 않는다는 것을 나타낸다. I-V 플롯 트레이스들은 500/0 트레이스 미만의 중간층 막 비율에 관한 항복 전압의 일부 의존성을 나타내지만, 의존성은 꽤 적다. 도 2g는 동일한 막들에 대응하는 커패시턴스-전압 (C-V) 트레이스들을 도시하고 그리고 다시, 막 전체가 중간층-타입 막 층으로 구성될 때까지 (즉, 500/0 플롯 트레이스) 존재하는 바람직하지 않은 히스테리시스가 사실상 없다는 것을 알 수 있다. 다시 한번, 결론은 막의 전기적 특성들에 관한 상당한 역효과들 없이 잔여 응력 레벨들을 상당히 감소시키도록 꽤 상당한 비율들의 저 응력 중간층들을 도입할 수도 있다는 것이다.
저 응력 중간층들의 배치 및 수의 효과들
증착된 막 내로 도입된 저 응력 중간층들의 수, 뿐만 아니라 증착된 막 내의 저 응력 중간층들의 배치 (도입의 순서) 는, 증착된 막의 잔여 응력 레벨에 또한 영향을 줄 수도 있다. 예를 들어, 도 3a 내지 도 3f는 다양한 증착된 막 구조체들을 나타내고, 도 3a는 기준 모놀리식 고 응력 막 구조체 (즉, 임의의 저 응력 중간층들 없음) 을 개략적으로 나타내고, 그리고 도 3b 내지 도 3f는 상이한 멀티-층 막 스택 구조체들을 개략적으로 나타내고, 상이한 멀티-층 막 스택 구조체들 각각은 다양한 증착 시퀀스들에 따라 고 응력 막의 층들 내에 증착된 하나 이상의 저 응력 중간층들을 갖는다. 특히, 도 3b는 4개의 응력이 감소된 바이레이어들을 가진 막 스택 구조체을 나타내고, 4개의 응력이 감소된 바이레이어들 각각은 주요 (고 응력) 막 부분 및 저 응력 중간층 막 부분으로 이루어진다. 이 실시예에서, 응력이 감소된 바이레이어 각각에 대해, 응력이 감소된 바이레이어의 저 응력 부분은 주요 부분 전에 (아래에) 증착된다. 도 3c는 4개의 응력이 감소된 바이레이어들의 유사한 구성을 나타내지만, 이 실시예에서, 응력이 감소된 바이레이어 각각에 대해, 응력이 감소된 바이레이어의 저 응력 부분은 주요 부분 후에 (위에) 증착된다. 도 3d는 2개의 바이레이어들 - 각각에서 (도 3c에서와 같이) 주요 부분들 후에 증착된 중간층 부분들 - 을 갖지만 고 응력 (주요) 막의 또 다른 층으로 캡핑된 (capped) 것으로서 기술될 수 있는 약간 상이한 구성을 나타낸다. 또는, 도 3d는 2개의 바이레이어들 - 각각에서 (도 3b에서와 같이) 주요 부분들 전에 증착된 중간층 부분 - 을 갖지만 이전에 증착된 고 응력 (주요) 막 부분 후에 (위에) 증착된 것으로서 보여질 수 있다. 도 3e는 도 3d의 구성과 유사하지만, 도 3d에 도시된 두께의 2배의 중간층 부분을 각각 갖는 것으로서 도시된 스택 구조체를 나타낸다. 따라서, 도 3e의 막은 도 3b 및 도 3c의 막들과 동일한 두께 비를 갖지만, 4개의 바이레이어들 대신에 2개의 바이레이어들로 결합된 저 응력 중간층들 두께를 갖는다. 도 3f에 도시된 막 구성은 모든 것을 단일의 바이레이어로 결합함으로써 이 일 단계를 취하지만, 도 3b, 도 3c, 및 도 3e와 동일한 두께 비를 갖는다. 본 명세서에 개시된 응력이 감소된 막 형성 방법들은, 이들 스택 구조체들 중 임의의 스택 구조체를 구현하는 막들을 증착하도록 사용될 수도 있다.
이것은 일부 경우들에서 동일한 두께 비를 갖지만 상이한 스택 구성들을 가진 막들이 막 특성들의 차이들을 나타낼 수도 있기 때문에 유용하다. 예를 들어, 도 4a는 항복 전압에 관한 저/고 응력 막 순서의 효과를 도시하고; 그리고 도 4b에서, 커패시턴스에 관한 저/고 응력 막 순서의 효과를 도시한다. 도시된 결과들은 2개의 스택 구성들 - 도 3b에 도시된 구성 (하단 상의 중간층) 또는 도 3c에 도시된 구성 (상단 상의 중간층) - 중 하나의 스택 구성을 가진 상이한 4개의 바이레이어 막들에 대응하고 - 그리고 2개의 스택 구성들 각각에 대해, 막은 스택의 주요 부분들에 대해 ALD 변환 단계 동안 2500 W 플라즈마 전력을 사용하여 증착되었고, 그리고 또 다른 막은 3500 W 플라즈마 전력을 사용하여 증착되었다. 도 4a 및 도 4b에 플롯팅된 원 (raw) 데이터는 표 2에 나열된다.
프로세스
(4개의 스테이션들에 대한 플라즈마 전력 (W)) 		두께 (Å) NU% (R/2) DepR (Å/사이클) 압축 응력 (㎫) BDV (MV/cm) 누설 전류 ( 4 MV /cm에서의 A/㎠)
50 사이클 500W/500 사이클 2500W 1337.0 1.78 0.608 -229.5 -11.98 6.93E-09
500 사이클 2500W/50 사이클 500W 1343.7 1.82 0.611 -235.2 -15.14 1.24E-08
50 사이클 500W/500 사이클 3500W 1292.0 1.71 0.587 -263.4 -11.68 6.38E-09
500 사이클 3500W/50 사이클 500W 1302.8 1.71 0.592 -264.4 -15.13 1.01E-08
도면들 (및 표) 의 데이터는 2개의 스택 구성들 (본질적으로, 저 응력 막/고 응력 막의 증착 순서 반전함) 이 응력, 불균일성, 증착 레이트, 및 누설 전류 (도 4b) 에 적은 영향을 준다는 것을 나타낸다. 그러나 항복 전압들이 중간층 (도 3c 참조) 전에 증착된 주요 (고 응력) 막 부분을 가진 스택 구성을 가진 막들에 대해 상당히 개선된다는 (도 4a) 것을 알 수 있다. 따라서, 일부 실시예들에서, 저 응력 중간층 부분 전에 바이레이어 각각의 주요 (고 응력) 부분을 증착하도록 하나 이상의 또는 모든 응력이 감소된 바이레이어들을 형성할 때 유리할 수도 있다. (하지만, 중간층 후에 주요 부분을 증착하는 것이 보다 유리한 다른 실시예들이 여전히 있을 수도 있다.)
마찬가지로, 도 4c에 도시된 데이터는 바이레이어들의 수를 변경하는 - 특히, 1-바이레이어 막 (도 3f에 도시된 스택 구조체를 가짐) 대 4-바이레이어 막 (도 3b에 도시된 스택 구조체를 가짐) 을 사용 - 항복 전압에 관한 효과를 살핀다 (investigate). 1-바이레이어 대 4-바이레이어 비교는 2개의 두께 비들 (0.11 및 0.33) 에 대해 행해진다. (전압에 대한) 커패시턴스에 관한 효과는 동일한 막들에 대해 도 4d에 도시된다. 이들 실험들로부터의 원 데이터는 표 3에 나열된다.
프로세스
( 4개의 스테이션들에 대한 플라즈마 전력 (W)) 		두께 비 NU% (R/2) 압축 응력 (㎫) BDV (MV/cm) 누설 전류 ( 4 MV /cm에서의 A/㎠)
4 중간층 (500W/2500W) 0.11 1.81 -230.5 -11.94 1.03E-08
1 중간층 (500W/2500W) 0.11 2.44 -219.5 -10.24 6.21E-09
4 중간층 (500W/2500W) 0.33 1.93 -135.6 -10.50 3.03E-09
1 중간층 (500W/2500W) 0.33 2.94 -141.4 -10.67 7.81E-09
이들 실험들로부터 두께 비 (0.11 및 0.33) 각각에서, 잔여 막 응력, 항복 전압, 누설 전류, 및 커패시턴스가 1-바이레이어 구조체와 4-바이레이어 구조체 간에 비슷하다는 것을 알 수 있다. 그러나, 표 3은 두께 비들 양자에서, 4 바이레이어 구조체가 상당히 개선된 불균일성을 나타낸다는 것을 보여준다. 따라서, 단일의 저 응력 중간층이 막 응력을 상당히 낮출 수도 있다는 사실에도 불구하고, 일부 실시예들에서, 예를 들어, 2 또는 3 또는 4 또는 5 또는 6 또는 7 또는 8 또는 그 이상의 바이레이어들을 가진 멀티-바이레이어 구조체를 증착하는 것이 바람직하다. 마지막으로, 단일의 바이레이어 막들에 대해, - 각각 두께 비들 0.11 및 0.33에 대한 - 도 4e 및 도 4f에 도시된 C-V 커브들은 거의 히스테리시스를 나타내지 않거나 전혀 히스테리시스를 나타내지 않는다는 것을 주의하라.
전체 막 응력에 관한 증간층 응력 레벨의 효과들
도 5a 내지 도 5e는 중간층들을 증착하도록 사용된 ALD 사이클들의 ALD 변환 단계 동안 증가된 플라즈마 전력을 사용하는 효과들을 살핀다. 실험들은 각각 주요 (고 응력) 막 부분 (4개의 스테이션들 사이에서 나눠진 2500 W 플라즈마 전력으로 500개의 ALD 사이클들을 통해 증착됨) 및 저 응력 중간층 막 부분 (다양한 플라즈마 전력량들로 50개의 ALD 사이클들을 통해 증착됨) 으로 이루어진, 4개의 응력이 감소된 바이레이어들을 가진 막 스택 구조체를 수반했다. 도면들 각각에서, 저 응력 중간층 막 부분의 증착에서 500 W로부터 750 W로, 그리고 750 W로부터 1000 W로 증가된 플라즈마 전력을 사용하는 것 (다시, 4-스테이션 프로세싱 챔버 내에서 4개의 웨이퍼들을 프로세싱하는 것에 대응함) 은 막 특성들에 최소의 영향을 준다는 것을 알 수 있다. 도면들 및 이하의 표 1V에 나타낸 바와 같이, 이들 특성들은 압축 응력, 항복 전압, 누설 전류, 커패시턴스 (전압에 대한), 증착 레이트 (두께) 및 불균일성을 포함한다. 항복 전압 플롯 (도 5b) 에 대해, 수직 축 (전압) 은 오로지 -12.1 내지 -11.7 MV/cm 범위 내에 있다는 것을 주의하라.
중간층 전력 (W)
(4개의 스테이션) 		두께 (Å) NU% (R/2) 압축 응력 (㎫)
250W 1334.7 1.82 230.7
500W 1337.0 1.78 229.5
1000W 1332.8 1.79 241.8
ALD (Atomic Layer Deposition) 를 통한 막 증착 상세설명
재료의 막을 형성하도록 ALD 기법을 채용한 반도체 제조 단계는 통상적으로 ALD의 복수의 순차적인 사이클들을 채용한다. ALD의 단일의 사이클은 재료의 박막 (종종 오직 일 분자 층 두께) 만을 증착한다. 상당한 목표된 두께의 막을 구축하도록, 복수의 ALD 사이클들이 수행될 수 있다. 그러므로 순차적으로 반복되는 "ALD 사이클"의 개념이 존재한다.
요컨대, 기판 상에 유전체 막의 단일의 층을 형성하기 위한 기본적인 "ALD 사이클"은 다음의 단계들: (i) 막 전구체 도즈/흡착, (ii) 흡착되지 않은 전구체의 도즈 후 제거, (iii) 흡착된 전구체의 플라즈마-활성화된 반응/변환, 그리고 선택 가능하게, (iv) 탈착된 전구체 및/또는 반응 부산물의 반응 후 제거를 포함할 수도 있다. 따라서 동작들 (i) 내지 (iii) - 그리고 일부 실시예들에서 또한 (iv) - 은 기판 상에 부가적인 막층들을 증착하도록, 그리고 원하는 대로 상당한 두께의 막을 구축하도록 1회 이상 반복될 수도 있는 ALD의 단일의 사이클로 구성된다.
심층적으로, 유전체 막 증착을 위한 이러한 기본적인 ALD 프로세스 시퀀스는 도 6의 흐름도로 개략적으로 예시된다. 도면에 도시된 바와 같이, 막 전구체가 기판 상에 흡착 제한된 층을 형성하도록 단일의 ALD 사이클은 프로세싱 챔버 내의 반도체 기판 상에 유전체 막 전구체를 흡착시키는 동작 611로 시작할 수도 있다. SiOx, SiNx, 등과 같은 Si계 유전체 막의 증착에 대해, 막 전구체는 통상적으로 Si를 포함하고, 따라서 성장하는 유전체 막을 위한 Si 소스로서 역할을 한다. 흡착/도즈 동작에 뒤이어, 흡착된 막 전구체를 둘러싸는 볼륨으로부터 적어도 일부 흡착되지 않은 막 전구체를 제거하는 동작 612이 이어진다. 그 후에, 동작 613에서, 흡착된 막 전구체는 (흡착된 유전체 전구체를 산화시킬 수도 있는) 예를 들어, 산소 (O) 또는 질소 (N) 를 함유한 종의 이온들 및/또는 라디칼들을 포함하는 플라즈마에 흡착된 막 전구체를 노출시킴으로써 반응된다. 따라서 이것은 기판 상의 유전체 막 층의 형성을 발생시킨다. 마지막으로, 일부 실시예들에서 (도 6의 파선으로 도시된 박스로 나타낸 바와 같이) 그리고 막 형성 반응의 화학 반응에 따라, 동작 613에 뒤이어, 형성된 유전체 막 층을 둘러싸는 볼륨으로부터 적어도 일부 남아 있는 이온들, 라디칼들, 탈착된 막 전구체, 및/또는 반응 부산물을 제거하기 위한 동작 614가 이어질 수도 있다. 응력이 감소된 유전체 막을 형성하도록 하나 이상의 저 응력 중간층들의 사용에 관한 상기 예들에서, 저 응력 중간층이 도 6의 ALD 반응/변환 단계 613에서 플라즈마 전력을 가변함으로써 형성되었다는 것을 주의하라.
동작들 611 내지 614의 전술한 시퀀스는 유전체 막의 단일의 층의 형성을 발생시키는 단일의 ALD 사이클을 나타낸다. 그러나, ALD를 통해 형성된 단일의 막층이 통상적으로 매우 얇기 때문에 - 종종 단일의 막층은 단지 단일의 분자 두께임 - 복수의 ALD 사이클들이 상당한 두께의 유전체 막을 구축하도록 시퀀스로 반복된다. 따라서, 도 6을 다시 참조하면, 즉 N 층들의 막 (또는, 동등하게, 즉 N 층들의 막일 수도 있음) 이 증착되는 것이 목표된다면, 그러면 복수의 ALD 사이클들 (동작들 611 내지 614) 은 시퀀스로 반복되고, 그리고 ALD 사이클 각각이 동작 614로 종료된 후에, 동작 620에서, ALD의 N 사이클들이 수행되었는지가 결정된다. N 사이클들이 수행되었다면, 막 형성 동작들이 종료되고, 반면에 그렇지 않다면, 프로세스 시퀀스는 ALD의 또 다른 사이클을 시작하도록 동작 611로 되돌아간다. 그렇게 함으로써, 목표된 두께의 컨포멀한 막이 증착될 수도 있다.
방금 기술된 ALD 사이클의 단계 (i) - 즉, 막 전구체 도즈/흡착 - 동안, 실리콘 함유 막 전구체는 반응 챔버로 약 1 내지 5 sL/m (standard liters per minute), 또는 보다 구체적으로 약 3 내지 5 sL/m, 또는 보다 구체적으로 약 4 내지 5 sL/m, 또는 약 4.5 sL/m의 레이트로 흐를 수도 있다. 이들 값들은 300 ㎜ 직경의 웨이퍼들을 처리하도록 (handle) 설계된 4 스테이션 반응 챔버에 대응한다. 플로우 레이트들은 보다 많은 수 또는 보다 적은 수의 스테이션들을 가진 반응 챔버들, 또는 보다 큰 직경 또는 보다 작은 직경의 웨이퍼들에 비례해서 조정될 것이다. 물론, 심지어 고정된 수의 스테이션들 및 웨이퍼 사이즈에 대해, 반응 챔버의 볼륨은 또한 플로우 레이트의 선택에 영향을 준다. 따라서, 실시예에 따라, 전구체가 약 1 내지 50 torr, 또는 보다 구체적으로 약 10 내지 20 torr, 또는 일부 실시예들에서, 약 8 내지 12 torr, 또는 약 10 torr의 챔버의 분압을 갖도록, 실리콘 함유 막 전구체가 반응 챔버로 흐를 수도 있다. 플로우의 지속기간은 약 1 내지 15 초, 또는 보다 구체적으로 약 1 내지 5 초, 또는 더 보다 구체적으로 약 2 내지 3 초, 또는 약 2.5 초 동안일 수도 있다.
실시예에 따라, 실리콘을 함유한 것에 더하여, 단계 (i) 동안 기판 상에 흡착된 막 전구체는, 하나 이상의 할로겐들, 또는 2개 이상의 할로겐들 (이하의 할로실란들의 기술 참조) 을 포함할 수도 있다. 후자의 예들은 디클로로실란, 헥사클로로디실란, 테트라클로로실란을 포함한다. 일부 실시예들에서, 단계 (i) 동안 흡착된 실리콘 함유 막 전구체는 아미노실란들로부터 선택될 수도 있다.
방금 기술된 ALD 사이클의 단계 (ii) - 즉, 흡착되지 않은 전구체의 도즈 후 제거 - 동안, 퍼지는 1 내지 10 초 동안, 또는 보다 구체적으로 약 1 내지 3 초 동안, 또는 약 2 초 동안 약 10 내지 40 sL/m의 레이트로 반응 챔버로 흐르는 불활성 퍼지 가스 (N2 또는 Ar과 같음) 를 채용할 수도 있다. 다시, 이들 값들은 300 ㎜ 직경의 웨이퍼들을 처리하도록 설계된 4 스테이션 반응 챔버에 대응한다. 플로우 레이트들은 보다 많은 수 또는 보다 적은 수의 스테이션들을 가진 반응 챔버들, 또는 보다 큰 직경 또는 보다 작은 직경의 웨이퍼들에 비례해서 다시 조정될 것이다. 일부 실시예들에서, 이 퍼지에 PTB (pump-to-base) 가 이어질 수도 있다 - 즉, 챔버를 통상적으로 합리적으로 달성하는 것이 가능한 낮은 기준 압력으로 펌핑 다운 -. PTB는 반응 챔버를 하나 이상의 진공 펌프들에 직접 노출시킴으로써 달성될 수도 있다. 일부 실시예들에서, 기준 압력은 통상적으로 단지 수 milliTorr (예를 들어, 약 1 내지 20 mTorr) 일 수도 있다.
방금 기술된 ALD 사이클의 단계 (iii) - 즉, 흡착된 전구체의 플라즈마-활성화된 반응/변환 - 동안, 흡착된 유전체 막 전구체가 노출되어 유전체 막층을 형성하는 표면 반응을 발생시키는, 예를 들어, N 함유 및/또는 O 함유 이온들 및/또는 라디칼들을 포함하는 플라즈마가 생성된다. 플라즈마는 암모니아 (NH3), 분자 질소 가스 (N2), t-부틸 아민과 같은 아민, 산소 가스 (O2), NO, N2O, 등, 또는 전술한 것의 조합일 수도 있는, 플라즈마 전구체에 RF EM (electromagnetic) 방사선을 인가함으로써 형성된다.
그러나, 일부 실시예들에서, 플라즈마를 생성하기 전에, 플라즈마 전구체 (예를 들어, NH3, O2, 등) 의 사전-플로우가 약 0.5 내지 10 초 동안, 또는 보다 구체적으로 약 4 내지 8 초 동안, 또는 동안 약 6 초 동안 확립된다. 플로우 레이트는 약 1 내지 10 sL/m, 또는 보다 구체적으로 약 4 내지 6 sL/m, 또는 약 3 sL/m일 수도 있지만, 다시, 이들 값들은 300 ㎜ 웨이퍼들을 처리하기 위한 4개의 스테이션들을 가진 챔버에 대응하고, 그래서, 실시예에 따라, 플라즈마 전구체는 약 1.5 내지 6 torr, 또는 보다 구체적으로 약 1.5 내지 3 torr, 또는 약 2 torr의 플라즈마 전구체의 분압을 확립하는 방식으로 반응 챔버로 흐를 수도 있다.
단계 (iii) 을 더 참조하면, 사전-플로우 후에, RF 전력이 플라즈마를 생성하도록 스위칭된다. 플라즈마 생성 동안 플라즈마 전구체에 대해 실행 가능한 플로우들 및 분압들은 사전-플로우에 대해 방금 기술된 것들과 동일할 수도 있다. 플라즈마를 생성하기 위한 RF 전력은 13.56 ㎒의 주파수 (하지만 27.12 ㎒, 40.68 ㎒, 또는 54.24 ㎒, 등과 같은 13.56 ㎒의 양의 정수 배수들이 또한 실시예에 따라 사용될 수도 있고, 그리고 약 13.56 ㎒ 또는 13.56 ㎒의 배수로 튜닝한 일부 주파수 또한 이하에 더 상세히 기술된 바와 같이 채용될 수도 있음) 에서 약 100 내지 6000 W, 또는 보다 구체적으로 약 400 내지 5100 W, 또는 더 보다 구체적으로 약 900 내지 4100 W, 또는 더 보다 구체적으로 약 2500 내지 3500 W, 또는 약 3000 W일 수도 있다. RF 전력은 유전체 막 형성 표면 반응을 유발하는 약 0.1 내지 6 초 동안 플라즈마의 이온들 및/또는 라디칼들에 대한 흡착된 유전체 막 전구체의 대응하는 노출 시간을 발생시키는 약 0.1 내지 6 초 동안 스위칭될 수도 있다. 특히, RF 전력은 약 0.5 내지 3 초 동안, 또는 약 0.5 내지 2 초 동안, 또는 약 1 내지 2 초 동안 스위칭 온될 수도 있다 (그리고 흡착된 막 전구체는 플라즈마에 노출됨). 다시 한번, 이들 플라즈마 전력들은 300 ㎜ 직경의 웨이퍼들을 처리하기 위한 4개의 프로세스 스테이션들을 가진 챔버에 대응한다는 것이 이해되어야 한다. 이와 같이, 단계 (iii) 동안 적절한 플라즈마 전력 밀도들은 약 0.035 내지 2.2 W/㎠ (0.035
Figure pat00002
100/(4*π*152) 그리고 2.2
Figure pat00003
6000/(4*π*152) 이기 때문) 일 수도 있고, 다른 플라즈마 전력 값들 및 상술된 범위들에 대해 유사하다.
일부 실시예들에서, 플라즈마 노출 시간과 플라즈마 전력 사이에 트레이드오프가 있다 - 즉, 짧은 노출 시간은 고 플라즈마 전력과 함께 잘 작용하고, 긴 노출 시간은 저 플라즈마 전력과 함께 잘 작용하고, 그리고 중간의 노출 시간은 중간의 플라즈마 전력과 함께 잘 작용한다는 것이 판명되었다.
방금 기술된 ALD 사이클의 선택 가능한 동작 (iv) - 탈착된 전구체 및/또는 반응 부산물의 반응 후 제거 - 에 관해서, 제거는 1 내지 10 초 동안, 또는 보다 구체적으로 약 1 내지 3 초 동안, 또는 약 2 초 동안 약 10 내지 40 sL/m의 플로우 레이트로 불활성 퍼지 가스 (예를 들어, Ar 또는 N2) 를 사용하여 챔버를 퍼지함으로써 달성될 수도 있다. 다시 한번, 플로우 레이트들은 300 ㎜ 직경의 웨이퍼들을 처리하기 위한 4개의 스테이션들을 가진 챔버에 대응하고 그래서 보다 큰 또는 보다 작은 직경들의 보다 많은 수 또는 보다 적은 수의 웨이퍼들을 처리하는 보다 큰 또는 보다 작은 챔버들에 비례해서 조정될 것이다. 압력에 관하여, 퍼지 동안 챔버 내의 압력은 약 2 내지 10 torr, 또는 보다 구체적으로 약 4 내지 8 torr, 또는 약 6 torr일 수도 있다. 제거 단계 (ii) 에 관해서, 일부 실시예들에서, PTB는 또한 제거를 용이하게 하도록 단계 (iv) 동안 채용될 수도 있다.
따라서, 동작들 (ii) 및 (iv) 에서의 제거는 일반적으로 기판을 둘러싸는 볼륨을 퍼지, 기준 압력으로 펌핑 다운함으로써 ("pump-to-base") 배기, 등을 통해서 행해질 수도 있다. 일부 실시예들에서, 이들 퍼지들은 본 명세서에 지칭된 것, "1차 퍼지" 또는 "버스트 퍼지" 및 "2차 퍼지"로서 논리적으로 나눠질 수도 있다. (1차 퍼지/버스트 퍼지 및 2차 퍼지의 사용은 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용되는 2014년 7월 30일 출원되고, 발명의 명칭이 "METHODS AND APPARATUSES FOR SHOWERHEAD BACKSIDE PARASITIC PLASMA SUPPRESSION IN A SECONDARY PURGE ENABLED ALD SYSTEM"인, 미국 특허 출원 제 14/447,203 호에 상세히 기술된다.)
ALD 기법들 및 동작들에 관한 부가적인 상세들
상기에 논의된 바와 같이, 디바이스 사이즈들이 계속해서 수축되고 그리고 IC들이 3-D 트랜지스터들 및 다른 3-D 구조체들을 채용함에 따라, 컨포멀한 막 - 예를 들어, SiOx, SiNx, SiOxNy, SiCxNy, SiCx, TiOx (x 및 y의 상이한 값들 및 조합들), 또는 다른 유전체들의 유전체 막들과 같음 - 의 정확한 양 (두께) 을 증착하는 능력이 점점 중요해진다. 언급된 바와 같이, ALD는 목표된 두께의 막을 달성하도록 통상적으로 증착의 복수의 사이클들을 수반하는 컨포멀한 막 증착을 달성하기 위한 일 기법이다.
CVD 프로세스와 대조적으로, 활성화된 가스 상 반응들이 막들을 증착하도록 사용되는 경우에, ALD 프로세스들은 층 단위 기반으로 (layer-by-layer basis) 막들을 증착하도록 표면-매개 증착 반응들을 사용한다. 예를 들어, 일 클래스 (class) 의 ALD 프로세스들에서, 제 1 막 전구체 (P1) 는 가스 상으로 프로세싱 챔버 내에 도입되고, 기판에 노출되고, 그리고 기판의 표면 상에 (통상적으로 표면 활성 사이트들의 집단 (population) 으로) 흡착하게 된다. P1의 일부 분자들은 P1의 화학흡착된 종 및 물리흡착된 분자들을 포함하여, 기판 표면 최상단에 응축된 상을 형성할 수도 있다. 이어서 기판 표면을 둘러싸는 볼륨은 화학흡착된 종만이 남아 있도록 가스 상 및 물리흡착된 P1을 제거하기 위해서 배기된다. 이어서 제 2 막 전구체 (P2) 는 P2의 일부 분자들이 기판 표면에 흡착하도록 프로세싱 챔버 내로 도입될 수도 있다. 프로세싱 챔버 내의 기판을 둘러싸는 볼륨은 다시 배기될 수도 있고, 이 때 바인딩되지 않은 (unbound) P2가 제거된다. 그 뒤에, 기판에 제공된 에너지 (예를 들어, 열 또는 플라즈마 에너지) 는 P1 및 P2의 흡착된 분자들 사이의 표면 반응들을 활성화시키고, 막 층을 형성한다. 마지막으로, 기판을 둘러싸는 볼륨이, 존재한다면, 반응하지 않은 P1 및/또는 P2 및/또는 반응 부산물을 제거하도록 다시 배기되고, ALD의 단일의 사이클을 종료한다.
컨포멀한 막들을 증착하기 위한 ALD 기법들은 다양한 화학반응들을 수반할 수도 있고, 그리고 목표된 반응 화학물질뿐만 아니라 증착된 막의 특성들 및 아이덴티티 (identity) 에 따라 채용될 수도 있는 기본적인 ALD 프로세스 시퀀스에 관한 많은 잠재적인 변동들이 있다. 많은 이러한 변동들이 각각 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용되는, 2011년 4월 11일 출원되고 발명의 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인 미국 특허 출원 제 13/084,399 호 (대리인 문서 제 NOVLP405 호), 2011년 9월 23일 출원되고 발명의 명칭이 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION"인, 미국 특허 출원 제 13/242,084 호, 이제 미국 특허 제 8,637,411 호 (대리인 문서 제 NOVLP427 호), 2011년 9월 1일 출원되고 발명의 명칭이 PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION"인 미국 특허 출원 제 13/224,240 호 (대리인 문서 제 NOVLP428 호), 및 2012년 9월 7일 출원되고 발명의 명칭이 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION"인 미국 특허 출원 제 13/607,386 호 (대리인 문서 제 NOVLP488 호) 에 상세히 기술된다.
이러한 이전의 출원들에 기술된 바와 같이, 기판 상에 재료의 단일의 층을 증착하기 위한 기본적인 ALD 사이클은: (i) 막 전구체가 흡착 제한된 층을 형성하도록 막 전구체를 기판 상에 흡착시키는 동작, (ii) 흡착된 전구체를 둘러싸는 볼륨으로부터 흡착되지 않은 전구체를 제거하는 동작, (iii) 기판 상에 막층을 형성하도록 흡착된 전구체를 반응시키는 동작, 및 (iv) 기판 상에 형성된 막층을 둘러싸는 볼륨으로부터 탈착된 막 전구체 및/또는 반응 부산물을 제거하는 동작을 포함할 수도 있다. 동작들 (ii) 및 (iv) 에서의 제거는 기판을 둘러싸는 볼륨을 퍼지, 배기, 기준 압력으로 펌핑 다운 ("pump-to-base"), 등을 통해서 행해질 수도 있다. 이 기본적인 ALD 시퀀스의 동작들 (i) 내지 (iv) 가 상기에 기술된 예에서와 같이 2개의 화학흡착된 반응성 종 (P1 및 P2) 을 반드시 수반하지 않아도 되거나, 심지어 제 2 반응성 종을 반드시 수반하지 않아도 되지만, 이들 가능성들/옵션들이 수반된 목표된 증착 화학물질들에 따라 채용될 수도 있다는 것을 주의하라. 나타낸 바와 같이, 많은 변동들이 가능하다. 예를 들어 그리고 상기에 나타낸 바와 같이, 실리콘 함유 유전체 막의 증착에 대해, 실리콘 함유 전구체는 통상적으로 화학흡착되고 (즉, P1), 그리고 유전체 막을 형성하도록 실리콘 함유 전구체와 반응되는 종은, 단계 (iii) 의 반응을 유발하도록 사용된 플라즈마가 형성되는 N 함유 또는 O 함유 종일 수도 있다. 따라서, 일부 실시예들에서, N 또는 O 함유 이온들 및/또는 라디칼들을 포함한 플라즈마는, 증착된 유전체 막 내의 N 또는 O 원자들을 제공하도록 뿐만 아니라 표면 반응을 활성화시키기 위해 에너지를 제공하도록 사용된다. 다른 실시예들에서, 실리콘 함유 전구체가 제 1 화학흡착된 종 (P1) 일 수도 있고, 그리고 N 또는 O 함유 종이 제 2 화학흡착된 종 (P2) 일 수도 있고, 그리고 이러한 ALD 사이클의 단계 (iii) 에서 화학흡착된 종 양자에 인가된 플라즈마가 활성화 에너지를 제공하도록 그리고 증착된 유전체 막의 N 또는 O 원자들을 반드시 제공하지 않도록 사용될 수도 있다고 구상될 수도 있다. 일부 실시예들에서, 임의의 링거링 (lingering) 플라즈마 종, 탈착된 반응물질들, 및/또는 반응물질 부산물들, 등을 제거하는 부가적인 단계 (iv) 가 있다.
그러나, ALD의 흡착 제한된 특성에 기인하여, ALD의 단일의 사이클만이 재료의 박막, 그리고 통상적으로 막 재료의 단일의 모노레이어만을 증착한다. 예를 들어, 막 전구체 도즈 동작들의 노출 시간 및 (기판 표면에 대한) 막 전구체들의 부착 계수들에 따라, ALD 사이클 각각은 약 0.5 내지 3 Å 두께의 막층만을 증착할 수도 있다. 따라서, 통상적인 ALD 사이클의 동작들 - 방금 기술된 동작들 (i) 내지 (iv) - 의 시퀀스는 일반적으로 목표된 두께의 컨포멀한 막을 형성하도록 복수 회 반복된다. 따라서, 일부 실시예들에서, 동작들 (i) 내지 (iv) 은 연속적으로 적어도 1 회, 또는 적어도 2 회, 또는 적어도 3 회, 또는 적어도 5 회, 또는 적어도 7 회, 또는 적어도 10 회 잇달아 반복된다. ALD 막은, ALD 사이클 당 약 0.1 Å 내지 2.5 Å, 또는 ALD 사이클 당 약 0.2 Å 내지 2.0 Å, 또는 ALD 사이클 당 약 0.3 Å 내지 1.8 Å, 또는 ALD 사이클 당 약 0.5 Å 내지 1.5 Å, 또는 ALD 사이클 당 약 0.1 Å 내지 1.5 Å, 또는 ALD 사이클 당 약 0.2 Å 내지 1.0 Å, 또는 ALD 사이클 당 약 0.3 Å 내지 1.0 Å, 또는 ALD 사이클 당 약 0.5 Å 내지 1.0 Å의 레이트로 증착될 수도 있다.
일부 막 형성 화학반응들에서, 보조 반응물질 또는 공-반응물질 - "막 전구체"로서 본 명세서에 지칭된 것에 더하여 - 이 또한 채용될 수도 있다. 특정한 이러한 실시예들에서, 보조 반응물질 또는 공-반응물질은 단계들 (i) 내지 (iv) 의 서브세트 동안 또는 단계들 (i) 내지 (iv) 각각 전반에 걸쳐 단계들이 반복될 때 연속적으로 흐를 수도 있다. 일부 실시예들에서, 이 다른 반응성 화학 종 (보조 반응물질, 공-반응물질, 등) 은 막 전구체 (상기에 기술된 전구체들 (P1 및 P2) 을 수반한 예에서와 같음) 와의 반응성 화학 종의 반응 전에 막 전구체와 함께 기판 표면 상에 흡착될 수도 있지만, 다른 실시예들에서, 반응성 화학 종은 반응성 화학 종이 그 자체가 기판의 표면 상으로의 이전의 흡착 없이 막 전구체와 콘택트하기 때문에 흡착된 막 전구체와 반응할 수도 있다. 또한, 일부 실시예들에서, 흡착된 막 전구체를 반응시키는 동작 (iii) 은, 실시예에 따라, 활성화 에너지를 제공하는 것에 더하여, 보조 반응물질/공-반응물질을 제공할 수도 있는, 플라즈마와 흡착된 막 전구체를 콘택트하는 것을 수반할 수도 있다. 예를 들어, ALD를 통한 유전체 막 형성을 수반한 상기에 기술된 프로세스들에서, 보조 반응물질/공-반응물질은 단계 (iii) 에서 플라즈마를 형성하도록 사용되는 N 함유 또는 O 함유 종으로서 고려될 수도 있다.
일부 실시예들에서, 멀티-층 증착된 막은 예를 들어, 일 조성을 순차적으로 갖는 복수의 층들을 컨포멀하게 증착함으로써, 그리고 이어서 또 다른 조성을 순차적으로 갖는 복수의 층들을 컨포멀하게 증착함으로써, 그리고 이어서 이들 2개의 시퀀스들을 잠재적으로 반복하고 교번함으로써 형성된 교번하는 조성의 구역들/부분들을 포함할 수도 있다. 증착된 ALD 막들의 이들 양태들의 일부는 예를 들어, 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용되는, 2012년 9월 7일 출원되고 발명의 명칭이 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION"인, 미국 특허 출원 제 13/607,386 호 (대리인 문서 제 NOVLP488 호) 에 기술된다. 교번하는 조성의 부분들을 가진 컨포멀한 막들 - 하부 타깃 IC 구조체 또는 기판 구역을 도핑하기 위해 사용된 막들을 포함함 - 의 추가의 예들, 뿐만 아니라 이들 막들을 형성하는 방법들은: 각각 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용되는, 2011년 4월 11일 출원되고 발명의 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인, 미국 특허 출원 제 13/084,399 호 (대리인 문서 제 NOVLP405 호); 2011년 9월 23일 출원되고 발명의 명칭이 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION"인, 미국 특허 출원 제 13/242,084 호, 이제 미국 특허 제 8,637,411 호 (대리인 문서 제 NOVLP427 호); 2011년 9월 1일 출원되고 발명의 명칭이 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION"인, 미국 특허 출원 제 13/224,240 호 (대리인 문서 제 NOVLP428 호); 2012년 9월 7일 출원되고 발명의 명칭이 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION"인, 미국 특허 출원 제 13/607,386 호 (대리인 문서 제 NOVLP488 호); 및 2014년 2월 28일 출원되고 발명의 명칭이 "CAPPED ALD FILMS FOR DOPING FIN-SHAPED CHANNEL REGIONS OF 3-D IC TRANSISTORS"인, 미국 특허 출원 제 14/194,549 호에 상세히 기술된다.
상기 언급된 명세서에서 상세히 설명된 바와 같이, ALD 프로세스들은 컨포멀한 실리콘 옥사이드 (SiOx) 막들, 실리콘 카바이드 (SiC) 막들, 실리콘 나이트라이드 (SiN) 막들, 실리콘 카보나이트라이드 (SiCN) 막들, 또는 이들의 조합들을 증착하도록 사용될 수도 있다. 실리콘-탄소-옥사이드들 및 실리콘-탄소-옥시나이트라이드들, 및 실리콘-탄소-나이트라이드들은, 또한 일부 다양한 ALD 형성된 막들에서 형성될 수도 있다. 이들 타입들의 막들을 증착하기 위한 방법들, 기법들, 및 동작들은 2012년 6월 12일 출원되고 발명의 명칭이 "REMOTE PLASMA BASED DEPOSITION OF SiOC CLASS OF FILMS"인, 미국 특허 출원 제 13/494,836 호, 대리인 문서 제 NOVLP466/NVLS003722 호; 2013년 5월 31일 출원되고 발명의 명칭이 "METHOD TO OBTAIN SiC CLASS OF FILMS OF DESIRED COMPOSITION AND FILM PROPERTIES"인, 미국 특허 출원 제 13/907,699 호, 대리인 문서 제 LAMRP046/3149 호; 발명의 명칭이 "GROUND STATE HYDROGEN RADICAL SOURCES FOR CHEMICAL VAPOR DEPOSITION OF SILICON-CARBON-CONTAINING FILMS"인, 미국 특허 출원 제 14/062,648 호; 및 2014년 2월 28일 출원되고 발명의 명칭이 "CAPPED ALD FILMS FOR DOPING FIN-SHAPED CHANNEL REGIONS OF 3-D IC TRANSISTORS"인, 미국 특허 출원 제 14/194,549 호에 상세히 기술되고; 각각은 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용된다.
복수의 ALD 사이클들은 컨포멀한 층들의 스택들을 구축하도록 반복될 수도 있다. 일부 실시예들에서, 층 각각은 실질적으로 동일한 조성을 가질 수도 있고 반면에 다른 실시예들에서, 순차적으로 ALD 증착된 층들은 상이한 조성들을 가질 수도 있거나, 특정한 이러한 실시예들에서, 조성은 층 별로 교번할 수도 있거나 상기에 기술된 바와 같이 상이한 조성들을 가진 층들의 반복되는 시퀀스가 있을 수도 있다. 따라서, 실시예에 따라, 상기에 참조로서 나열되고 인용된 특허 출원들 (미국 특허 출원 제 13/084,399 호, 제 13/242,084 호, 및 제 13/224,240 호) 에 개시된 개념들과 같은 특정한 스택 엔지니어링 개념들이 이들 막들 내의 붕소, 인, 또는 비소 농도를 조절하도록 사용될 수도 있다.
막 형성 ALD 화학물질들
유전체 막들의 증착은 다양한 화합물들로부터 선택될 수도 있는 하나 이상의 실리콘 함유 막 전구체들을 활용할 수도 있다. 적합한 전구체들은 목표된 조성 특성들을 제공하고, 일부 경우들에서, 물리적 또는 전자적 특성들을 제공하도록 선택되고 공급된 유기-실리콘 반응물질들을 포함할 수도 있다. 실리콘 함유 반응물질들/막-전구체들의 예들은 그 중에서 실란들, 알킬 실란들, 실록산들, 알콕시실란들, 할로실란들, 및 아미노실란들을 포함할 수도 있다.
실란들에 관하여, 일부 실시예들에서, SiN 막들을 형성하도록 사용될 수도 있는 비한정적인 예들은, 실란 (SiH4), 디실란 (Si2H6), 트리실란, 및 보다 고 실란들을 포함한다.
알킬실란들 - 수소 원자들 및/또는 하나 이상의 알킬기들에 결합된 하나 이상의 실리콘 원자(들)를 가진 실리콘 함유 화합물들 - 은 또한, 일부 실시예들에서, SiN 막들을 형성하도록 사용될 수도 있다. 실시예에 따라, 실리콘 원자(들)는 4개의 알킬기들, 또는 3개의 알킬기들과 일 수소, 또는 2개의 알킬기들과 2개의 수소들, 또는 1개의 알킬기와 3개의 수소들에 결합될 수도 있다. 선택될 수도 있는 가능한 알킬기들은 이로 제한되지 않지만, Me, Et, i-Pr, n-Pr, 및 t-부틸 작용기들을 포함한다. 막-전구체들로서 사용하기에 적합한 알킬실란들의 구체적인 예들은 이로 제한되지 않지만, 메틸실란 (H3SiCH3), 에틸실란, 이소프로필실란, t-부틸실란, 디메틸실란 (H2Si(CH3)2), 트리메틸실란 (HSi(CH3)3), 테트라메틸실란 (Si(CH3)4), 디에틸실란, 트리에틸실란, 디-t-부틸실란, 아릴실란, sec-부틸실란, 덱실실란, 이소아밀실란, t-부틸디실란, 및 디-t-부틸디실란을 포함할 수도 있다.
부가적으로, 보다 높은 차수의 실란들이 모노실란들 대신에 사용될 수도 있다. 실리콘 원자가 실리콘 원자에 결합되는 복수의 실리콘 원자들을 가진 실리콘 화합물들에서, 각각에서 다른 치환기들의 수가 1만큼 감소된다. 알킬 실란 류로부터 이러한 디실란의 일 예는 헥사메틸디실란 (HMDS) 이다. 알킬 실란 류로부터 디실란의 또 다른 예는 SiC 막들을 형성하도록 사용될 수 있는, 펜타메틸디실란 (PMDS) 을 포함할 수 있다. 일부 실시예들에서, 실리콘 원자들 중 하나는 이 원자에만 유일하게 (exclusively) 부착된 탄소 함유기 또는 알콕시 함유기를 가질 수 있고, 실리콘 원자들 중 하나는 이 원자에만 유일하게 부착된 수소 원자를 가질 수 있다. 알킬 실란들의 다른 타입들은 알킬카보실란들을 포함할 수 있다. 알킬카보실란들은 실리콘 원자에 결합된 탄소뿐만 아니라 실리콘 원자에 결합된 알킬기들을 가진 가지형 폴리머 구조를 가질 수 있다. 예들은 디메틸 트리메틸실릴 메탄 (DTMSM) 및 bis-디메틸실릴 에탄 (BDMSE) 을 포함한다. 알킬 실란들의 또 다른 타입들은 실라잔들 및 알킬디실라잔들을 포함할 수 있다. 알킬디실라잔들은 2개의 실리콘 원자들에 결합된 실라잔들 및 알킬기들을 포함한다. 예는 1,1,3,3-테트라메틸디실라잔 (TMDSN) 을 포함한다. 일부 실시예들에서, TMDSN은 SiCN 막들을 형성할 수 있다.
할로실란들 - 하나 이상의 할로겐 원자들에 결합된 하나 이상의 실리콘 원자(들)를 갖는 실리콘 함유 화합물들 - 은 또한, 일부 실시예들에서, SiN 막들을 형성하도록 사용될 수도 있다. 실시예에 따라, 실리콘 원자(들)는 4개의 할로겐 원자들, 또는 3개의 할로겐 원자들, 또는 2개의 할로겐 원자들, 또는 1개의 할로겐 원자에 결합될 수도 있다. 요오드실란들, 브로모실란들, 클로로실란들, 및 플루오로실란들은 막-전구체들로서 사용하기에 적합할 수도 있다. 할로실란들, 특히 플루오로실란들이 실리콘 재료들을 에칭할 수 있는 반응성 할라이드 종을 형성할 수도 있지만, 본 명세서에 기술된 특정한 실시예들에서, 실리콘 함유 반응물질은 플라즈마가 스트라이킹될 때 존재하지 않는다. 막-전구체들로서 사용하기에 적합한 클로로실란들의 구체적인 예들은, 이로 제한되지 않지만, 테트라클로로실란 (SiCl4), 트리클로로실란 (HSiCl3), 디클로로실란 (H2SiCl2), 모노클로로실란 (ClSiH3), 헥사클로로디실란, 클로로아릴실란, 클로로메틸실란, 디클로로메틸실란 (SiHCH3Cl2), 클로로디메틸실란, 클로로에틸실란, t-부틸클로로실란, 디-t-부틸클로로실란, 클로로이소프로필실란, 클로로-sec-부틸실란, t-부틸디메틸클로로실란, 및 에틸디메틸클로로실란을 포함한다. 요오드실란들, 브로모실란들, 및 플루오로실란들의 구체적인 예들은 이로 제한되지 않지만, 이들 염소 함유 화합물들과 분자 구조가 유사하지만 염소 원자(들)의 자리에, 요오드, 브롬, 또는 불소 원자(들)를 각각 갖는 화합물들을 포함한다. 예를 들어, 트리클로로실란 (HSiCl3) 에 대응하는 브로모실란은 트리브로모실란 (HSiBr3) 이다.
아미노실란들 - 하나 이상의 아민기들에 결합된 하나 이상의 실리콘 원자(들)를 갖는 실리콘 함유 화합물들 - 은 또한, 일부 실시예들에서, SiN 막들을 형성하도록 사용될 수도 있다. 실시예에 따라, 실리콘 원자(들)는 4개의 아민기들, 또는 3개의 아민기들, 또는 2개의 아민기들, 또는 1개의 아민기에 결합될 수도 있다. 예를 들어, 중앙 실리콘 원자에 결합된 2개의 아민기들 및 2개의 수소 원자들을 갖는 특정한 막-전구체는 BTBAS (bis-t-butylaminosilane, SiH2(NHC(CH3)3)2) 이다. 막-전구체들에 사용하기 적합한 아미노실란들의 다른 구체적인 예들은 이로 제한되지 않지만, 모노-아미노실란, 디-아미노실란, 트리-아미노실란, 및 테트라-아미노실란 (각각 H3SiNH2, H2Si(NH2)2, HSi(NH2)3, 및 Si(NH2)4) 을 포함한다. 치환된 모노-아미노실란, 디-아미노실란, 트리-아미노실란, 및 테트라-아미노실란은 또한 이로 제한되지 않지만 Me, Et, i-Pr, n-Pr, 및 t-부틸 작용기들로 치환된 아민기를 갖는 이러한 화합물들을 포함하는 적합한 막-전구체들로서 역할을 할 수도 있다. 구체적인 예들은 t-부틸아미노실란, 메틸아미노실란, t-부틸실란아민, n-tert-부틸트리메틸실릴아민, t-부틸 시릴카바메이트, SiHCH3(N(CH3)2)2, SiH(N(CH3)2)3, SiHCl(N(CH3)2)2, Si(CH3)2(NH2)2, (Si(CH3)2NH)3, (NR)2Si(CH3)2 (여기서 R은 수소이거나 Me, Et, i-Pr, n-Pr, 및 t-부틸 작용기들로부터 선택됨), 및 트리실릴아민 (N(SiH3)3) 을 포함한다. 다른 구체적인 예들은 디메틸아미노, 비스-디메틸아미노 메틸실란 (BDMAMS), 및 트리스-디메틸아미노 실란 (TDMAS), 2,2-비스(디메틸아미노)-4,4-디메틸-2,4-디실라펜테인, 2,2,4-트리메틸-4-디메틸아미노-3,4-디실라펜테인, 디메틸아미노디메틸실란, 비스(디메틸아미노)메틸실란, 및 트리스(디메틸아미노)실란을 포함한다. 1,1,3,3-테트라메틸디실라잔은 실라잔의 비한정적인 예이다.
실리콘 함유 유전체 막의 증착을 위해서, 적합한 실리콘 함유 반응물질/막-전구체, 예를 들어 상기 기술된 것들이 N-함유 공반응물질 및 O-함유 공반응물질과 함께 사용될 수도 있다. 사용될 수도 있는 질소-함유 공반응물질의 비한정적인 예들은 암모니아, 히드라진, 아민들, 예를 들어, 메틸아민, 디메틸아민, 에틸아민, 이소프로필아민, t-부틸아민, 디-t-부틸아민, 사이클로프로필아민, sec-부틸아민, 사이클로부틸아민, 이소아밀아민, 2-메틸부탄-2-아민, 트리메틸아민, 디이소프로필아민, 디에틸이소프로필아민, 디-t-부틸히드라진, 뿐만 아니라 방향족 함유 아민들, 예를 들어 아닐린들, 피리딘들 및 벤질아민들을 포함한다. 아민들은 1차, 2차, 3차 또는 4차 (예를 들어, 테트라알킬암모늄 화합물들) 일 수도 있다. 질소-함유 공반응물질은 적어도 하나의 질소를 포함하지만, 질소가 아닌 이종원자들 (heteroatoms) 을 포함할 수도 있다. 따라서, 예를 들어, 하이드록실아민, t-부틸옥시카보닐 아민, 및 N-t-부틸 하이드록실아민이 질소-함유 반응물질들로서 고려된다. 일부 실시예들에서, N-함유 반응물질은 N2일 수도 있다. 일부 실시예들에서, N-함유 공반응물질은 막-형성 표면 반응을 활성화하기 위해 이온화된 플라즈마 또는 자유-라디컬 플라즈마 내의 종으로서 사용될 수도 있다. N-함유 공반응물질에 기반한 플라즈마를 채용하는 이러한 특정한 실시예들에서, N-함유 공반응물질들로 지칭되는 것들은 NH3, N2, 및 아민들, 구체적으로 t-부틸 아민을 포함한다.
마지막으로, 복수의 ALD 사이클들이 컨포멀한 층들의 스택들을 구축하도록 반복될 수도 있기 때문에, 일부 실시예들에서, 층 각각은 다른 실시예들에서와 실질적으로 동일한 조성을 가질 수도 있고, 순차적으로 ALD 증착된 층들은 저 응력 증간층들이 채용될 때와 같이, 상이한 조성들을 가질 수도 있고, 또는 특정한 실시예들에서, 다시 저 응력 증간층들이 채용될 때와 같이, 조성은 층별로 교번할 수도 있고 또는 상이한 조성들을 갖는 층들의 반복하는 시퀀스가 있을 수도 있다는 것을 주의하라.
기판 프로세싱 장치들
본 명세서에 기술된 방법들은 임의의 적합한 반도체 기판 프로세싱 장치를 사용하여 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 다양한 유전체 막 형성 ALD 방법론들 및 본 명세서에 개시된 잔여 막 응력 감소 기법들에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 일부 실시예들에서, 하드웨어는 멀티-스테이션 기판 프로세싱 툴에 포함된 하나 이상의 프로세스 스테이션들, 및 본 명세서에 개시된 막 형성 기법들에 따라 프로세스 동작들을 제어하기 위한 머신-판독가능 인스트럭션들을 갖는 (또는 이에 대해 액세스하는) 제어기를 포함할 수도 있다.
따라서, 일부 실시예들에서, 반도체 기판들 상에 응력이 감소된 유전체 막들을 증착하기에 적합한 장치는 프로세싱 챔버, 프로세싱 챔버 내의 기판 홀더, 프로세싱 챔버 내로 가스들을 흘리기 위한 하나 이상의 가스 유입부들, 프로세싱 챔버로부터 가스들을 제거하기 위한 진공 소스, 프로세싱 챔버 내에 플라즈마를 생성하기 위한 플라즈마 생성기, 및 반도체 기판들 상으로 유전체 막층들을 증착하기 위한, 하나 이상의 가스 유입부들, 진공 소스, 및 플라즈마 생성기를 동작시키기 위한 머신-판독가능 인스트럭션들을 포함하는 하나 이상의 제어기들을 포함할 수도 있다. 제어기에 의해 실행된 상기 인스트럭션들은, 저 응력 중간층 부분들과 주요 (고 응력) 막 부분들을 결합한 바이레이어들을 가진 응력이 감소된 막의 멀티-레이어링된 스택들을 생성하도록 연속적인 사이클들의 다양한 서브시퀀스들을 통해, 상기 기술된 바와 같이 ALD 동작들 (i) 내지 (vi) 를 수행하기 위한 인스트럭션들, 및 응력이 감소된 막의 복수의 층들을 형성하도록 ALD 동작들 (i) 내지 (vi) 를 복수 회 반복하기 위한 인스트럭션들, 및 동작들 (i) 내지 (vi) 동안 특정한 프로세스 조건들, 또는 프로세스 조건들의 서브세트를 가변하기 위한 인스트럭션들을 포함할 수도 있다. 상기 방법들을 구현하기 위한 상기 인스트럭션들을 가진 적합한 시스템 제어기들은 이하에 더 상세히 기술된다.
따라서, 도 7은 본 명세서에 개시된 ALD 기법들을 수행하기 위한 기판 프로세싱 장치 (700) 의 실시예를 개략적으로 예시한다. 프로세싱 장치 (700) 는 간략함을 위해, 독립된 프로세스 스테이션을 호스팅하는 것으로 도시된, 저압 환경을 유지하기 위한 프로세스 챔버 바디 (702) 를 갖는 것으로 도시된다. 그러나, 복수의 프로세스 스테이션들이 본 명세서에 기술된 바와 같이, 공통 프로세스 툴 환경 - 예를 들어, 공통 반응 챔버 내 - 에 포함될 수도 있다는 것이 이해될 것이다. 예를 들어, 도 8은 멀티-스테이션 프로세싱 툴의 실시예를 도시한다. 또한, 일부 실시예들에서, 상기에 상세히 논의된 것들을 포함하는, 프로세싱 장치 (700/800) 의 하나 이상의 하드웨어 파라미터들은 하나 이상의 시스템 제어기들에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
다시 도 7을 참조하면, 장치 (700) 의 프로세싱 챔버 (702) 는 진공 펌프 (718) 에 의해 진공 하로 유지될 수도 있는 내부 볼륨 내에 단일 기판 홀더 (708) 를 갖는다. 또한 가스 전달 시스템 (701) 및 샤워헤드 (706) 가 (예를 들어) 막 전구체들, 캐리어 및/또는 퍼지 및/또는 프로세스 가스들, 2차/공반응물질들, 등의 전달을 위해 챔버에 유체적으로 커플링된다. 프로세싱 챔버 내에서 플라즈마를 생성하기 위한 장비는 또한 도 7에 도시되고 이하에 보다 상세히 기술될 것이다. 임의의 경우에, 이하에 상세히 기술되는 바와 같이, 도 7에 개략적으로 예시된 장치는 반도체 기판들 상의 ALD와 같은 막 증착 동작들을 수행하기 위한 기본적인 장비를 제공한다.
프로세스 스테이션 (700) 은 분배 샤워헤드 (706) 로 프로세스 가스들을 전달하기 위해 반응물질 전달 시스템 (701) 과 유체적으로 연통한다. 반응물질 전달 시스템 (701) 은 샤워헤드 (706) 로의 전달을 위해 프로세스 가스들을 블렌딩 및/또는 컨디셔닝하기 위한 혼합 용기 (704) 를 포함한다. 하나 이상의 혼합 용기 유입부 밸브들 (720) 은 혼합 용기 (704) 로의 프로세스 가스들의 도입을 제어할 수도 있다.
일부 반응물질들은 기화 및 후속하는 프로세싱 챔버 (702) 로의 전달 전에 액체 형태로 저장될 수도 있다. 도 7의 실시예는 혼합 용기 (704) 로 공급될 액체 반응물질을 기화하기 위한 기화 지점 (703) 을 포함한다. 일부 실시예들에서, 기화 지점 (703) 은 가열된 액체 주입 모듈일 수도 있다. 일부 실시예들에서, 기화 지점 (703) 은 가열된 기화기일 수도 있다. 이러한 모듈들/기화기들로부터 생성된 포화된 반응물질 증기는 적절한 제어가 일어나지 않을 때 (예를 들어, 액체 반응물질의 기화/원자화 (atomizing) 시 헬륨이 사용되지 않을 때) 다운스트림 전달 파이프에서 응결될 수도 있다. 비양립적인 가스들의 응결된 반응물질에 대한 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이프를 막고 밸브 동작을 방해하며 기판들을 오염시키는 등을 할 수도 있다. 이러한 문제들을 다루기 위한 일부 방식들은 잔류 반응물질을 제거하도록 전달 파이프를 스윕핑 (sweeping) 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이프를 스윕핑하는 것은 프로세스 스테이션 사이클 시간을 증가시키며 이로써 프로세스 스테이션 쓰루풋을 감소시킬 수도 있다. 따라서, 일부 실시예들에서, 기화 지점 (703) 의 다운스트림에 있는 전달 파이프는 열 처리될 수도 있다. 일부 예들에서, 혼합 용기 (704) 도 또한 열 처리될 수도 있다. 일 비한정적인 예에서, 기화 지점 (703) 의 다운스트림에 있는 파이프는 혼합 용기 (704) 에서 대략 100 ℃로부터 대략 150 ℃로 이르는 증가하는 온도 프로파일을 갖는다.
언급된 바와 같이, 일부 실시예들에서 기화 지점 (703) 은 가열된 액체 주입 모듈 ("액체 주입기"로 약칭) 일 수도 있다. 이러한 액체 주입기는 혼합 용기의 업스트림에서 캐리어 가스 스트림에 액체 반응물질의 펄스들을 주입할 수도 있다. 일 시나리오에서, 액체 주입기는 보다 고 압력에서 보다 저 압력으로 액체를 플래싱 (flashing) 함으로써 반응물질을 기화할 수도 있다. 또 다른 시나리오에서, 액체 주입기는 가열된 전달 파이프 내에서 나중에 기화되는 분산된 마이크로 액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 보다 작은 액적들이 보다 큰 액적들보다 빠르게 기화될 수도 있고, 액체 주입과 기화 완료 사이의 지연을 감소시킨다는 것이 이해될 것이다. 보다 빠른 기화는 기화 지점 (703) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (704) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워헤드 (706) 에 바로 장착될 수도 있다.
일부 실시예들에서, 액체 유량 제어기 (LFC) 가 기화 및 프로세싱 챔버 (702) 로의 전달을 위해 액체의 질량 유량을 제어하기 위해 기화 지점 (703) 의 업스트림에 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치된 열적 질량 유량계 (MFM) 를 포함할 수도 있다. 이어서 LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 걸릴 수도 있다. 이는 액체 반응물질을 도징하기 위한 시간을 연장할 수도 있다. 따라서, 일부 실시예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 스위칭될 수도 있다. 일부 실시예들에서, LFC는 LFC 및 PID 제어기의 센스 튜브를 디스에이블함으로써 (disable) 피드백 제어 모드로부터 직접 제어 모드로 동적으로 스위칭될 수도 있다.
샤워헤드 (706) 는 프로세스 스테이션에서 기판 (712) 을 향하여 프로세스 가스들 및/또는 반응물질들 (예를 들어, 막 프리커서들) 을 분배하고, 이의 플로우는 샤워헤드로부터 업스트림의 하나 이상의 밸브들 (예를 들어, 밸브들 (720, 720A, 705)) 에 의해 제어된다. 도 7에 도시된 실시예에서, 기판 (712) 은 샤워헤드 (706) 아래에 위치되고, 페데스탈 (708) 상에 있는 것으로 도시된다. 샤워헤드는 임의의 적합한 형상을 가질 수도 있고, 기판으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다는 것이 이해될 것이다.
일부 실시예들에서, 마이크로볼륨 (707) 은 샤워헤드 (706) 아래에 위치된다. 프로세싱 챔버의 전체 볼륨에서보다 기판 근방의 프로세스 스테이션의 마이크로볼륨 내에서 ALD 프로세스를 수행하는 것은, 반응물질 노출 및 스윕핑 시간들을 감소시킬 수도 있고, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간들을 감소시킬 수도 있고, 프로세스 가스들에 대한 프로세스 스테이션 로보틱스의 노출을 제한하는 등을 할 수도 있다. 예시적인 마이크로볼륨 사이즈들은 이로 제한되지 않지만, 0.1 리터 내지 2 리터의 볼륨을 포함한다.
일부 실시예들에서, 페데스탈 (708) 은 기판을 마이크로볼륨 (707) 에 노출시키고/시키거나 마이크로볼륨 (707) 의 볼륨을 변화시키기 위해 상승되거나 하강될 수도 있다. 예를 들어, 기판 이송 페이즈에서, 페데스탈은 기판으로 하여금 페데스탈 상으로 로딩되게 하도록 하강될 수도 있다. 기판 상의 증착 프로세스 페이즈 동안, 페데스탈은 마이크로볼륨 (707) 내에 기판을 포지셔닝하기 위해 상승될 수도 있다. 일부 실시예들에서, 상기 마이크로볼륨은 증착 프로세스 동안 고 플로우 임피던스 구역을 생성하기 위해 페데스탈의 일부뿐만 아니라 기판을 완전히 둘러쌀 수도 있다.
선택 가능하게, 페데스탈 (708) 은 마이크로볼륨 (707) 내에서 프로세스 압력, 반응물질 농도, 등을 조절하기 위해 일부의 증착 프로세스 동안 하강되고/되거나 상승될 수도 있다. 프로세싱 챔버 바디 (702) 가 프로세스 동안 기준 압력으로 유지되는 일 시나리오에서, 페데스탈을 하강시키는 것은 마이크로볼륨으로 하여금 배기되게 할 수도 있다. 프로세스 챔버 볼륨에 대한 마이크로볼륨의 예시적인 비들은 이로 제한되지 않지만, 1:500 내지 1:10의 체적 비를 포함한다. 일부 실시예들에서, 페데스탈 높이는 적합한 시스템 제어기에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
또 다른 시나리오에서, 페데스탈의 높이를 조정하는 것은 플라즈마 밀도로 하여금 예를 들어, ALD 또는 CVD 프로세스에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안 가변되게 할 수도 있다. 증착 프로세스 페이즈의 종료 시, 페데스탈은 또 다른 기판 이송 페이즈 동안 페데스탈로부터 기판의 제거를 허용하기 위해 하강될 수도 있다.
본 명세서에 기술된 예시적인 마이크로볼륨 변동들이 높이-조정가능한 페데스탈을 참조하지만, 일부 실시예들에서, 샤워헤드 (706) 의 위치는 마이크로볼륨 (707) 의 볼륨을 가변시키기 위해 페데스탈 (708) 에 대해 조정될 수도 있다는 것이 이해될 것이다. 또한, 페데스탈 및/또는 샤워헤드의 수직 위치는 본 개시의 범위 내에 있는 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 페데스탈은 기판의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시예들에서, 하나 이상의 이들 예시적인 조정들은, 전술한 동작들의 전부 또는 서브세트를 수행하기 위한 머신-판독가능 인스트럭션들을 갖는, 하나 이상의 적합한 시스템 제어기들에 의해 프로그램적으로 수행될 수도 있다는 것이 이해될 것이다.
도 7에 도시된 실시예로 돌아가면, 샤워헤드 (706) 및 페데스탈 (708) 은 프로세싱 챔버 내에서 생성된 플라즈마에 전력을 공급하기 위해 RF 전력 공급부 (714) 및 매칭 네트워크 (716) 와 전기적으로 통신할 수도 있다. 일부 실시예들에서, 플라즈마 에너지는 (예를 들어, 적절한 머신-판독가능 인스트럭션들을 갖는 시스템 제어기를 통해) 프로세스 스테이션 압력, 가스 농도, RF 전력 레벨, RF 전력의 주파수, 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (714) 및 매칭 네트워크 (716) 는 목표된 조성의 이온들 및/또는 라디컬 종을 갖는 플라즈마를 형성하도록, 임의의 적합한 전력으로 동작될 수도 있다. 다양한 적합한 플라즈마 전력들의 예들은 - 플라즈마 전력 생성기 내에서 설정된 RF 전력 레벨뿐만 아니라 챔버 내의 플라즈마 에너지 밀도의 관점으로 - 상기에 기술되었고 이에 따라 채용되는 특정한 방법론에 따른다. 실시예에 따라, RF 전력 공급부 (714) 는 수행되는 프로세싱 방법에 대해 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시예들에서, RF 전력 공급부 (714) 는 서로 독립적으로 고 주파수 (HF) RF 전력 및 저 주파수 (LF) RF 전력 소스들을 제어하도록 구성될 수도 있다. RF 전력 소스에 의해 생성된 저 주파수들은 실시예에 따라, 약 50 ㎑ 내지 500 ㎑의 범위일 수도 있다. RF 전력 소스에 의해 생성된 고 주파수들은 실시예에 따라, 약 1.8 ㎒ 내지 2.45 ㎓의 범위일 수도 있다. 표면 반응들을 위한 플라즈마 에너지를 제공하도록 임의의 적합한 파라미터가 이산적으로 또는 연속적으로 조절될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 플라즈마 전력은 연속적으로 전력이 공급되는 플라즈마들에 대해 기판 표면과의 이온 충돌을 감소시키기 위해 간헐적으로 펄싱될 수도 있다.
일부 실시예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인 시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압, 전류 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy) 센서들에 의해 측정될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인 시츄 플라즈마 모니터들로부터의 측정치들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적인 제어를 제공하기 위해 피드백 루프에서 사용될 수도 있다. 일부 실시예들에서, 플라즈마 및 다른 프로세스 특성들을 모니터링하기 위해 다른 모니터들이 사용될 수도 있다는 것이 이해될 것이다. 이러한 모니터들은 이로 제한되지 않지만, 적외선 (IR) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들을 포함할 수도 있다.
일부 실시예들에서, 플라즈마는 IOC (input/output control) 시퀀싱 인스트럭션들을 통해 제어될 수도 있다. 일 예에서, 플라즈마 활성화 페이즈를 위한 플라즈마 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 플라즈마 활성화 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 프로세스 페이즈를 위한 모든 인스트럭션들이 이 프로세스 페이즈와 동시에 실행되도록 순차적으로 배치될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들을 설정하기 위한 인스트럭션들은 플라즈마 프로세스 페이즈에 선행하는 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈는 불활성 가스 (예를 들어, 헬륨) 및/또는 반응물질 가스 (예를 들어, NH3) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 전력 설정 점으로 플라즈마 생성기를 설정하기 위한 인스트럭션들, 및 제 1 레시피 페이즈를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속하는 레시피 페이즈는 플라즈마 생성기를 인에이블하기 위한 인스트럭션들 및 제 2 레시피 페이즈를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 페이즈는 플라즈마 생성기를 디스에이블하기 위한 인스트럭션들 및 제 3 레시피 페이즈를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들은 더 세분화될 수도 있고/있거나 본 개시의 범위 내의 임의의 적합한 방식으로 반복될 수도 있다는 것이 이해될 것이다.
일부 증착 프로세스들에서, 플라즈마는 스트라이킹되고 대략 몇 초 이상 유지될 수도 있다. 일부 증착 프로세스들에서, 플라즈마는 스트라이킹되고 훨씬 보다 짧은 지속기간들 동안 유지될 수도 있다. 선택된 지속기간은 생성될 플라즈마의 특징 및 목적에 따른다. 적합한 플라즈마 지속기간들 및 기판 노출 시간들은 본 명세서에 개시된 특정한 막 증착 기법들에 대해 상기에 나타내었다. 매우 짧은 RF 플라즈마 지속기간들은 따라서 플라즈마의 매우 신속한 안정화를 필요로 할 수도 있다는 것을 주의하라. 이를 달성하기 위해, 플라즈마 생성기는 주파수가 플로팅하도록 허용되는 동안, 임피던스 매칭이 특정한 전압으로 프리셋되도록 구성될 수도 있다. 관습적으로, 고주파수 플라즈마들이 약 13.56 ㎒로 설정된 RF 주파수에서 생성되지만, 일부 구성들에서, 주파수는 이들 표준 값과 상이한 값으로 플로팅되게 될 수도 있다. 임피던스 매칭을 미리 결정된 전압으로 고정하면서 주파수가 플로팅되게 허용함으로써, 플라즈마는 훨씬 보다 신속하게 안정화될 수 있고, 때때로 ALD 사이클들과 연관된 매우 짧은 플라즈마 지속기간들을 사용할 때 이 결과가 중요할 수도 있다.
특정한 실시예들에서, 13.56 ㎒의 표준 HF 값의 배수가 훨씬 보다 높은 주파수 플라즈마들을 생성하도록 사용될 수도 있다. 13.56 ㎒의 표준 값이 사용될 때, 13.56 ㎒의 보다 높은 주파수 배수에서 생성된 HF 방사선은 또한 정확한 값의 배수 근방에서 플로팅하게 될 수도 있다. 사용될 수도 있는 13.56 ㎒의 배수들은, 실시예에 따라, 27.12 ㎒ (= 2*13.56 ㎒), 40.68 ㎒ (= 3*13.56 ㎒), 54.24 ㎒ (= 4*13.56 ㎒), 등을 포함한다. 13.56 ㎒의 배수에 대한 주파수 튜닝은 약 +/- 1 ㎒, 또는 보다 구체적으로, 약 +/- 0.5 ㎒의 주파수 변동을 포함할 수도 있다. 보다 높은 RF 주파수들은 보다 높은 밀도, 보다 낮은 시트 전압들, 및 보다 적은 이온 충돌 및 지향성을 갖는 보다 에너제틱한 (energetic) 플라즈마를 발생시키고, 이는 고종횡비 3D 구조체들 상으로 증착할 때 유리한 경향이 있다.
일부 실시예들에서, 페데스탈 (708) 은 히터 (710) 를 통해 온도 제어될 수도 있다. 또한, 일부 실시예들에서, 프로세싱 장치 (700) 를 위한 압력 제어가 버터플라이 밸브 (718) 와 같은 하나 이상의 밸브로 동작된 진공 소스들에 의해 제공될 수도 있다. 도 7의 실시예에 도시된 바와 같이, 버터플라이 밸브 (718) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 쓰로틀링한다 (throttle). 그러나, 일부 실시예들에서, 프로세싱 장치 (700) 의 압력 제어는 또한 프로세싱 챔버 (702) 에 도입된 하나 이상의 가스들의 플로우 레이트를 가변함으로써 조정될 수도 있다. 일부 실시예들에서, 하나 이상의 밸브로 동작된 진공 소스들 - 버터플라이 밸브 (718) 와 같은 - 은 적절한 ALD 동작 페이즈들 동안 프로세스 스테이션들을 둘러싸는 볼륨들로부터 막 전구체를 제거하기 위해 사용될 수도 있다.
일부 환경들에서 도 7과 같은 기판 프로세싱 장치가 충분할 수도 있지만, 시간 소모적인 막 증착 동작들이 수반될 때, 복수의 반도체 기판들 상에서 병렬로 복수의 증착 동작들을 동시에 수행함으로써 기판 프로세싱 쓰루풋을 증가시키는 것이 유리할 수도 있다. 이 목적을 위해, 도 8에 개략적으로 예시된 것과 같은 멀티-스테이션 기판 프로세싱 장치가 채용될 수도 있다. 도 8의 기판 프로세싱 장치 (800) 는 여전히 단일의 기판 프로세싱 챔버 (814) 를 채용하지만, 프로세싱 챔버의 벽들에 의해 규정된 단일의 내부 볼륨 내에 복수의 기판 프로세스 스테이션들이 있고, 이들 각각은 상기 프로세스 스테이션에서 기판 홀더에 홀딩된 기판 상에서 프로세싱 동작들을 수행하도록 사용될 수도 있다. 일부 실시예들에서, 공통 저압 환경에 복수의 스테이션들을 유지함으로써, 다양한 스테이션들에서 수행된 막 증착 프로세스들 사이에 진공 브레이크들 (vacuum break) 에 의해 유발된 디펙트들이 회피될 수도 있다는 것을 주의하라.
이러한 특정한 실시예에서, 멀티-스테이션 기판 프로세싱 장치 (800) 는 4개의 프로세스 스테이션들 (801, 802, 803, 및 804) 을 갖는 것으로 도시된다. 장치는 또한 기판 로딩 디바이스, 이 경우 기판들을 포드 (828) 로부터 로딩된 카세트로부터 대기 포트 (820) 를 통해 프로세싱 챔버 (814) 내로, 마지막으로 하나 이상의 프로세스 스테이션들, 구체적으로, 이 경우, 프로세스 스테이션들 (801 및 802) 로 이동시키도록 구성된 기판 핸들러 로봇 (826) 을 채용한다. 또한 기판 이송 디바이스로서 기능하는, 이 경우에서, 기판들을 다양한 프로세스 스테이션들 (801, 802, 803, 및 804) 사이에서 이송하기 위한 기판 캐로절 (890) 이 제공된다.
도 8에 도시된 실시예에서, 기판 로딩 디바이스는 기판 조작을 위해 2개의 암들을 갖는 기판 핸들러 로봇 (826) 으로서 도시되고, 또한 도시된 바와 같이, 기판 로딩 디바이스는 두 스테이션들 (801 및 602) 에서 (아마도, 동시에 또는 아마도 순차적으로) 기판들을 로딩할 수 있다. 이어서, 스테이션들 (801 및 802) 에서 로딩한 후, 기판 이송 디바이스, 도 8에 도시된 캐로절 (890) 은 스테이션들 (801 및 802) 로부터 스테이션들 (803 및 804) 로 2개의 기판들을 이송시키기 위해 (기판들의 평면에 실질적으로 수직이고 (페이지로부터 나오는), 기판들 사이에서 실질적으로 등거리인 중심축을 중심으로) 180도 회전할 수 있다. 이 때, 기판 핸들러 로봇 (826) 은 스테이션들 (801 및 802) 에서 2개의 새로운 기판들을 로딩할 수 있고, 로딩 프로세스를 완료한다. 언로딩하기 위해, 이들 단계들은, 4개의 웨이퍼들의 복수의 세트들이 프로세싱된다면, 기판 핸들러 로봇 (826) 에 의한 2개의 기판들의 각각의 언로딩이 이송 캐로절 (890) 을 180도 회전시키기 전에 2개의 새로운 기판들을 로딩하는 것을 동반하는 것을 제외하고, 반대일 수 있다. 유사하게, 기판들을 단지 하나의 스테이션, 즉, 801에 배치하도록 구성된 1-암 핸들러 로봇이, 모든 4개의 스테이션들에서 기판들을 로딩하기 위해 캐로절 (890) 의 90도의 4번의 회전에 의해 동반된 4 단계 로딩 프로세스에서 사용될 것이다. 도 8이 기판 로딩 디바이스의 예로서 2개의 암들을 갖는 기판 핸들러 로봇 (826), 그리고 기판 이송 디바이스의 예로서 캐로절 (890) 을 도시하지만, 다른 타입들의 적합한 기판 로딩 및 이송 디바이스들이 또한 채용될 수도 있다는 것이 이해될 것임을 주의하라.
다른 유사한 멀티-스테이션 프로세싱 장치들이 실시예, 예를 들어, 병렬 웨이퍼 프로세싱의 목표된 레벨, 사이즈/공간 제약들, 비용 제약들, 등에 따라 보다 많거나 보다 적은 프로세싱 스테이션들을 가질 수도 있다. 또한 본 명세서에 개시된 다양한 ALD 막 형성 방법론들을 달성하기 위해 기판 프로세싱 장치의 동작을 제어하는 시스템 제어기 (850) 가 도 8에 도시되고 이하에 보다 상세히 기술된다.
장비 가격 및 동작 비용 양자에 대해 도 8에 도시된 것과 유사한 멀티-스테이션 기판 프로세싱 장치의 사용을 통해 다양한 효율들이 달성될 수도 있다는 것을 주의하라. 예를 들어, 단일의 진공 펌프 (도 8에 도시되지 않지만, 예를 들어, 도 7의 718) 가 모든 4개의 스테이션들에 대해 소비된 프로세스 가스들을 배기하고, 단일의 고 진공 환경을 생성하는, 등을 위해 사용될 수도 있다. 유사하게, 일부 실시예들에서, 단일의 샤워헤드는 단일의 프로세싱 챔버 내의 모든 프로세싱 스테이션들 사이에서 공유될 수도 있다.
그러나, 다른 실시예들에서, 프로세스 스테이션 각각은 가스 전달을 위해 고유의 전용 샤워헤드 (예를 들어, 도 7의 706 참조) 를 가질 수도 있지만, 특정한 이러한 실시예들에서 공통 가스 전달 시스템이 채용될 수도 있다 (예를 들어, 도 7의 701). 프로세스 스테이션 당 전용 샤워헤드를 갖는 실시예들에서, 스테이션 각각은 개별적으로 조정되고/되거나 제어된 온도를 가질 수도 있다. 예를 들어, 샤워헤드 각각은 가스들을 전달할 기판에 대해 또는 샤워헤드와 연관된 기판 홀더에 대해, 등에 대해 온도 조정될 수도 있다. 동일한 방식으로, 가열 및/또는 냉각을 통해 기판 홀더들이 능동적으로 온도 제어되고/조정되는 실시예들에서, 예를 들어 기판 홀더 각각의 온도는 개별적으로 조정될 수도 있다.
프로세스 스테이션들 사이에 공유될 수도 있거나 복수 개 제공되고 프로세스 스테이션 당 개별적으로 전용될 수도 있는 다른 하드웨어 엘리먼트들은 플라즈마 생성기 장비의 특정한 엘리먼트들을 포함한다. 모든 프로세스 스테이션들은, 예를 들어, 공통 플라즈마 전력 공급부를 공유할 수도 있지만, 한편, 전용 샤워헤드들이 제공된다면, 그리고 이들이 플라즈마 생성 전기 전위를 인가하도록 사용된다면, 그러면 이들은 상이한 프로세스 스테이션들에 개별적으로 전용된 플라즈마 생성 하드웨어의 엘리먼트들을 나타낸다. 다시 한번, 이들 프로세스 스테이션-특정 샤워헤드들 각각은 예를 들어, 사용되는 ALD 프로세스들의 상세들 및 특정한 프로세스 스테이션들의 열적 특성들의 차에 따라 개별적으로 조정된 온도를 가질 수도 있다.
물론, 이러한 효율들은 또한 프로세싱 챔버 당 보다 많거나 보다 적은 수의 스테이션들을 사용함으로써 보다 크거나 보다 적은 정도로 달성될 수도 있다는 것이 이해된다. 따라서, 도시된 프로세싱 챔버 (814) 가 4개의 프로세스 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 1, 또는 2, 또는 3, 또는 4, 또는 5, 또는 6, 또는 7, 또는 8, 또는 9, 또는 10, 또는 11, 또는 12, 또는 13, 또는 14, 또는 15, 또는 16, 또는 그 이상의 프로세스 스테이션들을 가질 수도 있다 (또는 실시예들의 세트는, 반응 챔버 당 2 내지 6개의 프로세스 스테이션들, 또는 반응 챔버 당 4 내지 8개의 프로세스 스테이션들, 또는 반응 챔버 당 8 내지 16개의 프로세스 스테이션들, 등과 같이, 전술한 값들의 임의의 쌍에 의해 규정된 범위 내에서 반응 챔버 당 복수의 프로세스 스테이션들을 갖는 것으로 기술될 수도 있다).
또한, 공통 프로세싱 챔버 내의 다양한 프로세스 스테이션들이 실시예에 따라, 똑같은 병렬 프로세싱 동작들 또는 상이한 프로세싱 동작들에 대해 사용될 수도 있다는 것이 이해되어야 한다. 예를 들어, 일부 실시예들에서, 일부 프로세스 스테이션들은 다른 스테이션들이 CVD 프로세스 모드로 전용되는 동안, 또 다른 스테이션들이 ALD 프로세스 모드와 CVD 프로세스 모드 사이에서 스위칭될 수도 있는 동안, ALD 프로세스 모드로 전용될 수도 있다.
시스템 제어기들
도 8은 또한 프로세스 툴 (800) 및 이의 프로세스 스테이션들의 프로세스 조건들 및 하드웨어 상태들을 제어하기 위해 채용된 시스템 제어기 (850) 의 실시예를 도시한다. 시스템 제어기 (850) 는 하나 이상의 메모리 디바이스들 (856), 하나 이상의 대용량 저장 디바이스들 (854), 및 하나 이상의 프로세서들 (852) 을 포함할 수도 있다. 프로세서 (852) 는 하나 이상의 CPU들, ASIC들, 범용 컴퓨터(들) 및/또는 특수 목적 컴퓨터(들), 하나 이상의 아날로그 및/또는 디지털 입력/출력 접속부(들), 하나 이상의 스텝퍼 모터 제어기 보드(들), 등을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (850) 는 개별 프로세스 스테이션들의 동작들을 포함하는, 프로세스 툴 (800) 의 일부 또는 모든 동작들을 제어한다. 시스템 제어기 (850) 는 프로세서 (852) 상에서 머신-판독가능 시스템 제어 인스트럭션들 (858) 을 실행할 수도 있고 - 시스템 제어 인스트럭션들 (858) 은 일부 실시예들에서, 대용량 저장 디바이스 (854) 로부터 메모리 디바이스 (856) 로 로딩된다. 시스템 제어 인스트럭션들 (858) 은 타이밍, 가스 및 액체 반응물질들의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (800) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 이들 프로세스들은 이들로 제한되지 않지만, 기판들 상의 막의 증착과 관련된 프로세스들을 포함하는, 다양한 타입들의 프로세스들을 포함할 수도 있다. 따라서, 시스템 제어기 (850) 에 의해 실행된 머신-판독가능 인스트럭션들 (858) 은 상기에 기술된 바와 같은 ALD 동작들 (i) 내지 (vi) 을 수행하기 위한 인스트럭션들, 및 ALD 동작들 (i) 내지 (vi) 을 복수 회 반복하기 위한 그리고 멀티레이어링된 응력이 감소된 막을 형성하도록 사이클들의 특정한 시퀀스들 내에서 프로세스 조건들을 가변하기 위한 인스트럭션들을 포함할 수도 있다.
또한, 본 명세서에 개시된 응력이 감소된 막 형성 방법론들을 달성하기 위해서, 시스템 제어기 (850) 에 의해 실행된 머신-판독가능 인스트럭션들 (858) 은 유전체 막의 응력이 감소된 제 1 바이레이어를 증착하기 위한 인스트럭션들을 포함할 수도 있다.
일부 실시예들에서, 응력이 감소된 바이레이어를 증착하기 위한 인스트럭션들은, 두께 (t m ) 및 응력 레벨 (s m ) 을 가진 주요 부분을 증착하기 위한 인스트럭션들; 및 두께 (t l ) 및 응력 레벨 (s l ) (여기서, s l < s m ) 을 가진 저 응력 부분을 증착하기 위한 인스트럭션들을 포함할 수도 있고, 응력이 감소된 제 1 바이레이어는 전체 응력 레벨 (s tot ) 을 특징으로 하고, 그리고 s tot < 90 % * ( s m *t m + s l *t l )/( t m + t l ) 이다.
일부 실시예들에서, 응력이 감소된 바이레이어를 증착하기 위한 인스트럭션들은 두께 (t m ) 및 응력 레벨 (s m ) 을 가진 주요 부분을 증착하기 위한 인스트럭션들; 두께 (t l ) 및 응력 레벨 (s l ) (여기서, s l < s m ) 을 가진 저 응력 부분을 증착하기 위한 인스트럭션들을 포함할 수도 있고; 응력이 감소된 제 1 바이레이어는 전체 응력 레벨 (s tot < 90 % *s m ) 을 특징으로 하고, 그리고 응력이 감소된 바이레이어의 주요 부분 및 저 응력 부분은 개별 엘리먼트 컴포넌트 각각에 대해 단위 볼륨 당 5.0 몰 퍼센트의 마진 내의 실질적으로 동일한 화학적 조성을 갖는다.
일부 실시예들에서, 응력이 감소된 바이레이어를 증착하기 위한 인스트럭션들은 두께 (t m ), 응력 레벨 (s m ), 누설 전류 (I m ), 및 항복 전압 (V m ) 을 가진 주요 부분을 증착하기 위한 인스트럭션들; 두께 (t l ), 응력 레벨 (s l ) (여기서, s l < s m ), 누설 전류 (I l ), 및 항복 전압 (V l ) 을 가진 저 응력 부분을 증착하기 위한 인스트럭션들을 포함할 수도 있고; 응력이 감소된 바이레이어는 전체 응력 레벨 (s tot ), 전체 누설 전류 (I tot ), 및 전체 항복 전압 (V tot ) 을 특징으로 하고; s tot < 90 % * s m 이고; 그리고 I tot < 90 % * ( I m *t m + I l *t l )/( t m + t l ), 또는 V tot > 110% * ( V m *t m + V l *t l )/( t m + t l ), 또는 양자이다.
시스템 제어 인스트럭션들 (858) 은 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 인스트럭션들 (858) 은 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다. 일부 실시예들에서, 시스템 제어 인스트럭션들 (858) 은 소프트웨어로 구현되고, 다른 실시예들에서, 인스트럭션들은 하드웨어로 구현될 수도 있다 - 예를 들어, ASIC (application specific integrated circuit) 내의 로직으로서 하드코딩되거나, 다른 실시예들에서, 소프트웨어와 하드웨어의 조합으로 구현된다.
일부 실시예들에서, 시스템 제어 소프트웨어 (858) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 예를 들어, 증착 프로세스 또는 프로세스들의 각각의 페이즈는 시스템 제어기 (850) 에 의해 실행할 하나 이상의 인스트럭션들을 포함할 수도 있다. 막 증착 프로세스 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은, 예를 들어, 대응하는 증착 레시피 페이즈에 포함될 수도 있다. 일부 실시예들에서, 일 프로세스 페이즈를 위한 모든 인스트럭션들이 그 프로세스 페이즈와 동시에 실행되도록 레시피 페이즈들이 순차적으로 배열될 수도 있다.
일부 실시예들에서 시스템 제어기 (850) 와 연관된 대용량 저장 디바이스 (854) 및/또는 메모리 디바이스 (856) 에 저장된 다른 컴퓨터-판독가능 인스트럭션들 및/또는 프로그램들이 채용될 수도 있다. 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (도 7의 708 참조) 상에 기판을 로딩하고 기판과 도 7의 프로세스 툴 (700) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 인스트럭션들을 포함할 수도 있다. 기판 포지셔닝 프로그램은 기판들 상에 막을 증착하기 위해 필요에 따라 반응 챔버의 내부 그리고 외부로 기판들을 적절하게 이동시키기 위한 인스트럭션들을 포함할 수도 있다.
프로세스 가스 제어 프로그램은 하나 이상의 프로세스 스테이션들을 둘러싸는 볼륨들 내의 압력을 안정화시키기 위해, 증착 전에 하나 이상의 프로세스 스테이션들을 둘러싸는 볼륨들 내로의 가스 조성 및 플로우 레이트들을 제어하기 위한 인스트럭션들 그리고 선택 가능하게 하나 이상의 프로세스 스테이션들을 둘러싸는 볼륨들 내로 가스를 흘리기 위한 인스트럭션들을 포함할 수도 있다. 일부 실시예들에서, 프로세스 가스 제어 프로그램은 기판들 상에 막 증착 동안 프로세싱 챔버 내의 하나 이상의 프로세스 스테이션들을 둘러싸는 볼륨(들) 내로 특정한 가스들을 도입하기 위한 인스트럭션들을 포함할 수도 있다. 프로세스 가스 제어 프로그램은 또한 동일한 레이트들로, 동일한 지속기간 동안, 또는 증착될 막의 조성에 따라 상이한 레이트들로 그리고/또는 상이한 지속기간 동안 이들 가스들을 전달하기 위한 인스트럭션들을 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가열된 주입 모듈 내에 헬륨 또는 일부 다른 캐리어 가스의 존재 시에 액체 반응물질을 원자화/기화하기 위한 인스트럭션들을 또한 포함할 수도 있다.
압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션으로의 가스 플로우, 등을 조절함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 압력 제어 프로그램은 기판들 상에 다양한 막 타입들의 증착 동안 동일한 압력 또는 상이한 압력을 유지하기 위한 인스트럭션들을 포함할 수도 있다.
히터 제어 프로그램은 기판들을 가열하기 위해 사용된 가열 유닛으로의 전류를 제어하기 위한 인스트럭션들을 포함할 수도 있다. 대안적으로 또는 부가적으로, 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스 (heat transfer gas) 의 전달을 제어할 수도 있다. 히터 제어 프로그램은 기판들 상에 다양한 막 타입들의 증착 동안 반응 챔버 및/또는 프로세스 스테이션들을 둘러싸는 볼륨들 내에 동일한 온도 또는 상이한 온도를 유지하기 위한 인스트럭션들을 포함할 수도 있다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들 내에서 RF 전력 레벨들, 주파수들, 및 노출 시간들을 설정하기 위한 인스트럭션들을 포함할 수도 있다. 일부 실시예들에서, 플라즈마 제어 프로그램은 기판들 상의 막 증착 동안 동일하거나 상이한 RF 전력 레벨들 및/또는 주파수들 및/또는 노출 시간들을 사용하기 위한 인스트럭션들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (850) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치의 그래픽적인 소프트웨어 디스플레이 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (850) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비한정적인 예들은 프로세스 가스 조성들 및 플로우 레이트들, 온도 (예를 들어, 기판 홀더 온도 및 샤워헤드 온도), 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스들을 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (850) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스들을 제어하기 위한 신호들은 프로세스 툴 (800) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 유량 제어기들 (MFC들), (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple) 과 같은 온도 센서들, 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터를 사용할 수도 있다.
시스템 제어기 (850) 는 상기 기술된 증착 프로세스들을 구현하기 위한 머신-판독가능 인스트럭션들을 제공할 수도 있다. 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 바와 같은 막 증착 동작들을 수행하기 위한 파라미터들을 제어할 수도 있다.
따라서, 시스템 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 장치가 본 명세서에 개시된 프로세스들에 따른 동작들을 수행하도록 머신-판독가능 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 것이다. 본 명세서에 개시된 기판 프로세싱 동작들에 따라 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능, 비일시적인 매체는 시스템 제어기와 커플링될 수도 있다.
상기에 기술된 다양한 장치들 및 방법들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래피 패터닝 툴들 및/또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들 또는 프로세스들은 공통 제조 설비 내에서 함께 그리고/또는 동시에 사용되거나 실시될 것이다.
일부 구현예들에서, 제어기는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 전달 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램될 수 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 가공 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
리소그래피 패터닝
막의 리소그래픽 패터닝은 통상적으로 동작들 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 이하의 동작들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 기판 예를 들어, 기판 상에 형성된 실리콘 나이트라이드막을 갖는 기판 상에 포토레지스트를 도포하는 동작; (2) 고온 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 동작; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노광하는 동작; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 동작; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 하부 막 또는 기판 내로 레지스트 패턴을 전사하는 동작; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 동작의 일부 또는 전부를 포함한다. 일부 실시예들에서, 애시가능한 하드마스크층 (예를 들어 비정질 탄소층) 및 또 다른 적합한 하드마스크 (예를 들어 반사방지층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
다른 실시예들
상기 개시된 기법들, 동작들, 프로세스들, 방법들, 시스템들, 장치들, 툴들, 막들, 화학물질들, 및 조성들이 명료함과 이해를 향상시키기 위한 목적으로 특정한 실시예들의 맥락 내에서 상세히 기술되었으나, 본 개시의 정신 및 범위 내에 있는 전술한 실시예들을 구현하는 많은 대안적인 방식들이 있다는 것이 당업자에게 명백할 것이다. 따라서, 본 명세서에서 기술된 실시예들은 제한적으로 보여지기보다는 개시된 진보한 컨셉들의 예시로서 보여져야 하며, 궁극적으로 본 개시의 주제로 지향되는 임의의 청구항들의 범위를 과도하게 한정하는 허용할 수 없는 근거로 사용되서는 안 된다.

Claims (22)

  1. 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법에 있어서,
    상기 방법은,
    (i) 두께 (t m ) 및 응력 레벨 (s m ) 을 가진 주요 부분을 증착함으로써, 그리고
    (ii) 두께 (t l ) 및 응력 레벨 (s l ) (여기서, s l < s m ) 을 가진 저 응력 부분을 증착함으로써, 상기 유전체 막의 응력이 감소된 제 1 바이레이어를 증착하는 단계를 포함하고,
    상기 동작 (i) 및 상기 동작 (ii) 에 따라 증착된 상기 응력이 감소된 제 1 바이레이어는 전체 응력 레벨 (s tot ) 을 특징으로 하고, 그리고
    s tot < 90 % * ( s m *t m + s l *t l )/( t m + t l ) 인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 응력이 감소된 제 1 바이레이어에 대응하는 s tot 및 s l 는 s tot < s l 인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 동작 (i) 및 상기 동작 (ii) 에 따라 유전체 막의 제 2 응력이 감소된 바이레이어를 증착하는 단계를 더 포함하고,
    상기 동작 (i) 및 상기 동작 (ii) 에 따라 증착된 상기 제 2 응력이 감소된 바이레이어는 또한 전체 응력 레벨 (s tot ) 을 특징으로 하고,
    s tot < 90 % * ( s m *t m + s l *t l )/( t m + t l ) 인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 응력이 감소된 제 1 바이레이어에 대응하는 s tot 및 s l 는 s tot < s l 이고, 그리고 상기 제 2 응력이 감소된 바이레이어에 대해서도 마찬가지인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 응력이 감소된 제 1 바이레이어에 대응하는 s tot , s m , 및 s l 는 s m > 200 ㎫ 압축 응력, s l < 200 ㎫ 압축 응력, 그리고 s tot < 200 ㎫ 압축 응력인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 응력이 감소된 제 1 바이레이어에 대응하는 s tot , s m , and s l 는 s m > 200 ㎫ 인장 응력, s l < 200 ㎫ 인장 응력, 그리고 s tot < 200 ㎫ 인장 응력인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 응력이 감소된 제 1 바이레이어의 상기 주요 부분 및 상기 저 응력 부분은, 개별 엘리먼트 컴포넌트 각각에 대해 단위 볼륨 당 5 몰 퍼센트의 마진 (margin) 내에서 실질적으로 동일한 화학적 조성을 갖는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 유전체 막은 실리콘의 옥사이드들, 나이트라이드들, 및/또는 카바이드들을 포함하는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 동작 (i) 의 상기 응력이 감소된 제 1 바이레이어의 상기 주요 부분을 증착하는 단계 및 상기 동작 (ii) 의 상기 저 응력 부분을 증착하는 단계 각각은:
    (a) 막 전구체가 상기 기판 상에 막 전구체의 흡착 제한된 층을 형성하도록 프로세싱 챔버 내의 상기 기판 상에 상기 막 전구체를 흡착하는 단계;
    (b) 상기 흡착된 막 전구체를 둘러싸는 상기 프로세싱 챔버 내의 볼륨으로부터 적어도 일부의 흡착되지 않은 막 전구체를 제거하는 단계; 및
    (c) 상기 단계 (b) 에서 상기 흡착되지 않은 막 전구체를 제거한 후에, 상기 기판 상에 유전체 막 층을 형성하도록 플라즈마에 상기 흡착된 막 전구체를 노출시킴으로써 상기 흡착된 막 전구체를 반응시키는 단계를 포함하는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 동작 (i) 또는 상기 동작 (ii) 에 의해 부가적인 단일의 막 층을 증착하는 단계를 더 포함하는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 동작 (i) 의 상기 응력이 감소된 제 1 바이레이어의 상기 주요 부분을 증착하는 단계 및 상기 동작 (ii) 의 상기 저 응력 부분을 증착하는 단계 각각은 PVD 프로세스 또는 CVD 프로세스를 포함하는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  12. 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법에 있어서,
    상기 방법은,
    (i) 두께 (t m ) 및 응력 레벨 (s m ) 을 가진 주요 부분을 증착함으로써, 그리고
    (ii) 두께 (t l ) 및 응력 레벨 (s l ) (여기서, s l < s m ) 을 가진 저 응력 부분을 증착함으로써, 상기 유전체 막의 응력이 감소된 제 1 바이레이어를 증착하는 단계를 포함하고,
    상기 동작 (i) 및 상기 동작 (ii) 에 따라 증착된 상기 응력이 감소된 제 1 바이레이어는 전체 응력 레벨 s tot < 90 % * s m 을 특징으로 하고, 그리고 상기 응력이 감소된 제 1 바이레이어의 상기 주요 부분 및 상기 저 응력 부분은, 개별 엘리먼트 컴포넌트 각각에 대해 단위 볼륨 당 5.0 몰 퍼센트의 마진 내에서 실질적으로 동일한 화학적 조성을 갖는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 저 응력 부분이 상기 동작 (ii) 으로 증착되기 전에 상기 응력이 감소된 제 1 바이레이어의 상기 주요 부분이 상기 동작 (i) 으로 증착되는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  14. 제 12 항에 있어서,
    상기 저 응력 부분이 상기 동작 (ii) 으로 증착된 후에 상기 응력이 감소된 제 1 바이레이어의 상기 주요 부분이 상기 동작 (i) 으로 증착되는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  15. 제 12 항에 있어서,
    상기 동작 (i) 또는 상기 동작 (ii) 에 의해 부가적인 단일의 막 층을 증착하는 단계를 더 포함하는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  16. 제 12 항에 있어서,
    상기 응력이 감소된 제 1 바이레이어는 t l / t m > 33 %의 두께 비를 갖는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  17. 제 12 항에 있어서,
    상기 동작 (i) 의 상기 응력이 감소된 제 1 바이레이어의 상기 주요 부분을 증착하는 단계 및 상기 동작 (ii) 의 상기 저 응력 부분을 증착하는 단계 각각은:
    (a) 막 전구체가 상기 기판 상에 막 전구체의 흡착 제한된 층을 형성하도록 프로세싱 챔버 내의 상기 기판 상에 상기 막 전구체를 흡착하는 단계;
    (b) 상기 흡착된 막 전구체를 둘러싸는 상기 프로세싱 챔버 내의 볼륨으로부터 적어도 일부의 흡착되지 않은 막 전구체를 제거하는 단계; 및
    (c) 상기 단계 (b) 에서 상기 흡착되지 않은 막 전구체를 제거한 후에, 상기 기판 상에 유전체 막 층을 형성하도록 플라즈마에 상기 흡착된 막 전구체를 노출시킴으로써 상기 흡착된 막 전구체를 반응시키는 단계를 포함하는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  18. 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법에 있어서,
    상기 방법은,
    (i) 두께 (t m ), 응력 레벨 (s m ), 누설 전류 (I m ), 및 항복 전압 (V m ) 을 가진 주요 부분을 증착함으로써, 그리고
    (ii) 두께 (t l ), 응력 레벨 (s l ) (여기서, s l < s m ), 누설 전류 (I l ), 및 항복 전압 (V l ) 을 가진 저 응력 부분을 증착함으로써 상기 유전체 막의 응력이 감소된 제 1 바이레이어를 증착하는 단계를 포함하고,
    상기 동작 (i) 및 상기 동작 (ii) 에 따라 증착된 상기 응력이 감소된 제 1 바이레이어는 전체 응력 레벨 (s tot ), 전체 누설 전류 (I tot ), 및 전체 항복 전압 (V tot ) 을 특징으로 하고, 그리고
    s tot < 90 % * s m 이고, 그리고
    여기서,
    I tot < 90 % * ( I m *t m + I l *t l )/( t m + t l ), 또는
    V tot > 110 % * ( V m *t m + V l *t l )/( t m + t l ), 또는 양자인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 제 1 바이레이어의 s tot 및 s m 은 s tot < 80 % * s m 인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  20. 제 18 항에 있어서,
    I tot < 80 % * ( I m *t m + I l *t l )/( t m + t l ), 또는
    V tot > 120 % * ( V m *t m + V l *t l )/( t m + t l ), 또는 양자인, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  21. 제 18 항에 있어서,
    상기 동작 (i) 의 상기 응력이 감소된 제 1 바이레이어의 상기 주요 부분을 증착하는 단계 및 상기 동작 (ii) 의 상기 저 응력 부분을 증착하는 단계 각각은:
    (a) 막 전구체가 상기 기판 상에 막 전구체의 흡착 제한된 층을 형성하도록 프로세싱 챔버 내의 상기 기판 상에 상기 막 전구체를 흡착하는 단계;
    (b) 상기 흡착된 막 전구체를 둘러싸는 상기 프로세싱 챔버 내의 볼륨으로부터 적어도 일부의 흡착되지 않은 막 전구체를 제거하는 단계; 및
    (c) 상기 단계 (b) 에서 상기 흡착되지 않은 막 전구체를 제거한 후에, 상기 기판 상에 유전체 막 층을 형성하도록 플라즈마에 상기 흡착된 막 전구체를 노출시킴으로써 상기 흡착된 막 전구체를 반응시키는 단계를 포함하는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
  22. 제 21 항에 있어서,
    상기 유전체 막은 실리콘의 옥사이드들, 나이트라이드들, 및/또는 카바이드들을 포함하는, 반도체 기판 상에 응력이 감소된 유전체 막을 형성하는 방법.
KR1020160055527A 2015-05-08 2016-05-04 박막들의 잔여 응력을 조절하는 방법들 KR20160131943A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/708,050 US20160329206A1 (en) 2015-05-08 2015-05-08 Methods of modulating residual stress in thin films
US14/708,050 2015-05-08

Publications (1)

Publication Number Publication Date
KR20160131943A true KR20160131943A (ko) 2016-11-16

Family

ID=57222810

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160055527A KR20160131943A (ko) 2015-05-08 2016-05-04 박막들의 잔여 응력을 조절하는 방법들

Country Status (5)

Country Link
US (1) US20160329206A1 (ko)
KR (1) KR20160131943A (ko)
CN (1) CN106169420A (ko)
SG (1) SG10201603591TA (ko)
TW (1) TW201709335A (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US9373500B2 (en) 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
SG2013083654A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Methods for depositing films on sensitive substrates
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US9828672B2 (en) 2015-03-26 2017-11-28 Lam Research Corporation Minimizing radical recombination using ALD silicon oxide surface coating with intermittent restoration plasma
KR102637922B1 (ko) * 2016-03-10 2024-02-16 에이에스엠 아이피 홀딩 비.브이. 플라즈마 안정화 방법 및 이를 이용한 증착 방법
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10062563B2 (en) * 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US10037884B2 (en) 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
EP3649670A4 (en) 2017-07-06 2021-07-14 Applied Materials, Inc. PROCESSES FOR FORMING A STACK OF DEPOSITED MULTIPLE SEMICONDUCTOR LAYERS
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US11761079B2 (en) * 2017-12-07 2023-09-19 Lam Research Corporation Oxidation resistant protective layer in chamber conditioning
KR20200141525A (ko) * 2018-05-07 2020-12-18 어플라이드 머티어리얼스, 인코포레이티드 기판 변형 검출 및 보정
WO2020223737A2 (en) * 2019-05-02 2020-11-05 Lotus Applied Technology, Llc High voltage, low pressure plasma enhanced atomic layer deposition
US20220349049A1 (en) * 2019-06-21 2022-11-03 Versum Materials Us, Llc Compositions and methods using same for deposition of silicon-containing film
TW202143328A (zh) * 2020-04-21 2021-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於調整膜應力之方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976993A (en) * 1996-03-28 1999-11-02 Applied Materials, Inc. Method for reducing the intrinsic stress of high density plasma films
JP5514129B2 (ja) * 2010-02-15 2014-06-04 東京エレクトロン株式会社 成膜方法、成膜装置、および成膜装置の使用方法
US8524612B2 (en) * 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
CN103243310B (zh) * 2012-02-14 2017-04-12 诺发系统公司 在衬底表面上的等离子体激活的保形膜沉积的方法

Also Published As

Publication number Publication date
CN106169420A (zh) 2016-11-30
US20160329206A1 (en) 2016-11-10
SG10201603591TA (en) 2016-12-29
TW201709335A (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
US11646198B2 (en) Ultrathin atomic layer deposition film accuracy thickness control
KR102328850B1 (ko) 서브-포화된 원자층 증착 및 등각막 증착
KR102439698B1 (ko) Peald 프로세스 및 열적 ald 프로세스에 의해 형성된 나이트라이드 막
KR102538780B1 (ko) Ａｌｄ에 의해 형성된 실리콘 나이트라이드 막의 피처-내 습식 에칭 레이트의 균일한 감소를 위한 방법들 및 장치들
US10679848B2 (en) Selective atomic layer deposition with post-dose treatment
KR20160131943A (ko) 박막들의 잔여 응력을 조절하는 방법들
US10192742B2 (en) Soft landing nanolaminates for advanced patterning
KR102616896B1 (ko) 실리콘-함유 막들의 원자층 증착에서의 선택적인 억제
KR102446502B1 (ko) 암모니아 프리 및 염소 프리 컨포멀 실리콘 나이트라이드 막을 증착하는 방법
US9502238B2 (en) Deposition of conformal films by atomic layer deposition and atomic layer etch
KR20150079470A (ko) 펄싱된 플라즈마 노출을 사용하여 플라즈마 강화된 원자층 증착
US9966255B2 (en) Method of densifying films in semiconductor device
US20230307290A1 (en) Reducing intralevel capacitance in semiconductor devices
WO2023230296A1 (en) Single wafer reactor, low temperature, thermal silicon nitride deposition