CN106169420A - 用于调节薄膜中的残余应力的方法 - Google Patents

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普鲁肖塔姆·库马尔
康胡
钱俊
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Abstract

本发明涉及用于调节薄膜中的残余应力的方法。在半导体衬底上形成应力减小的介电膜的方法，其包括通过沉积具有厚度tm和应力水平sm的主要部分；以及沉积具有厚度tl和应力水平sl的低应力部分，其中sl<sm，从而沉积介电膜的第一应力减小的双层。双层的特征可以在于整体的应力水平stot<90％*(sm*tm+sl*tl)/(tm+tl)，在一些情况下，stot<sl。在一些情况下，stot<90％*sm，且对于每种单独的元素成分，在每单位体积5mol％的差数内，主要和低应力部分可有基本相同的化学组成。主要和低应力部分其特征可在于：相应的漏电流Im和Il，相应的击穿电压Vm和Vl，且双层的特征可在于整体漏电流Itot和击穿电压Vtot使得stot<90％*sm，且Itot<90％*(Im*tm+Il*tl)/(tm+tl)或Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl)或两者。

Description

用于调节薄膜中的残余应力的方法
技术领域
本发明总体上涉及半导体处理领域，具体涉及用于调节薄膜中的残余应力的方法。
背景技术
大多数膜沉积与由于外在因素(例如，热膨胀系数失配)和/或内在因素(例如，晶格的缺陷和/或错位)两者而引起的在所沉积的膜的残余应力的引入相关联。应力可以是压缩性的或拉伸性的，具体取决于，例如，衬底的特性、所沉积的膜的类型、其性能、其沉积的方式等等。所沉积的膜的压缩应力会导致膜的起泡或屈曲，而拉伸应力可能导致膜破裂。此外，通过这些应力引起的晶片变形会引起在其它器件层中的可靠性问题并且，通常，对电气和光学性能以及所制造的半导体器件的机械完整性造成不利影响。因此，在IC制造中，薄膜应力是器件层整合策略的主要问题。
发明内容
本发明公开了一种在半导体衬底上形成应力减小的介电膜的方法。所述方法包括通过下述步骤沉积所述介电膜的第一应力减小的双层：沉积具有厚度tm和应力水平sm的主要部分；以及沉积具有厚度tl和应力水平sl的低应力部分，其中sl<sm。在一些实施方式中，根据前面所述步骤沉积的所述第一应力减小的双层的特征可以在于整体的应力水平stot<90％*(sm*tm+sl*tl)/(tm+tl)。在某些实施方式中，所述第一应力减小的双层的特征可以在于整体的应力水平stot<sl。在一些实施方式中，所述第一应力减小的双层的特征可以在于整体的应力水平stot<90％*sm，并且对于每种单独的元素成分，在每单位体积5.0mol％的差数(margin)内，所述第一应力减小的双层的主要部分和低应力部分具有基本上相同的化学组成。
在一些实施方式中，所沉积的所述应力减小的介电膜可以由硅的氧化物、氮化物和/或碳化物制成。在一些实施方式中，沉积所述第一应力减小的双层的主要部分和低应力部分可以包括：在处理室中，使膜前体吸附到所述衬底上，使得所述膜前体在所述衬底上形成膜前体的吸附受限层；从所述处理室中的包围所吸附的所述膜前体的体积除去至少一些未被吸附的膜前体；以及在除去未被吸附的膜前体后，通过将所吸附的所述膜前体暴露于等离子体而使其反应以在所述衬底上形成介电膜层。
在一些实施方式中，沉积所述介电膜的第一应力减小的双层可以包括：沉积具有厚度tm、应力水平sm、漏电流Im、和击穿电压Vm的主要部分；沉积具有厚度tl、应力水平sl、漏电流Il、和击穿电压Vl的低应力部分，其中sl<sm。在某些这样的实施方式中，所述第一应力减小的双层的特征可以在于整体的应力水平stot、整体的漏电流Itot、和整体的击穿电压Vtot，并且其中，stot<90％*sm，并且Itot<90％*(Im*tm+Il*tl)/(tm+tl)，或者Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl)，或者Itot<90％*(Im*tm+Il*tl)/(tm+tl)且Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl)。
本发明还公开了一种在半导体衬底上形成应力减小的介电膜的方法，该方法包括：通过沉积主要部分来沉积介电膜的第一应力减小的双层，其中在沉积主要部分的同时向主要部分的每单位膜面积和厚度施加总的RF能量大于约0.16焦耳/cm2，以及沉积低应力部分，其中在沉积低应力部分的同时向低应力部分的每单位膜面积和厚度施加总的RF能量小于约0.1焦耳/cm2。在某些这样的实施方式中，在主要部分的沉积中所施加的RF功率电平是大于约0.7瓦/cm2，并且在低应力部分的沉积中所施加的RF功率电平小于约0.4瓦特/cm2。在一些实施方式中，RF功率在主要部分的沉积中施加超过约0.1秒/循环，并且RF功率在低应力部分的沉积中施加小于约0.5秒/循环。
具体而言，本发明的一些方面可以阐述如下：
1.一种在半导体衬底上形成应力减小的介电膜的方法，所述方法包括：
通过下述步骤沉积所述介电膜的第一应力减小的双层：
(i)沉积具有厚度tm和应力水平sm的主要部分；以及
(ii)沉积具有厚度tl和应力水平sl的低应力部分，其中sl<sm；
其中根据(i)‐(ii)沉积的所述第一应力减小的双层的特征在于整体的应力水平stot，并且其中
stot<90％*(sm*tm+sl*tl)/(tm+tl)。
2.根据条款1所述的方法，其中对应于所述第一应力减小的双层的stot和sl是这样的，stot<sl。
3.根据条款1所述的方法，其还包括：
根据(i)‐(ii)沉积所述介电膜的第二应力减小的双层；
其中，根据(i)‐(ii)沉积的所述介电膜的所述第二应力减小的双层的特征也在于整体的应力水平stot，其中
stot<90％*(sm*tm+sl*tl)/(tm+tl)。
4.根据条款3所述的方法，其中对应于所述第一应力减小的双层的stot和sl是这样的，stot<sl，并且对于所述第二应力减小的双层同样如此。
5.根据条款1所述的方法，其中对应于所述第一应力减小的双层的stot、sm和sl是这样的，sm>200兆帕的压缩，sl<200兆帕的压缩，并且stot<200兆帕的压缩。
6.根据条款1所述的方法，其中对应于所述第一应力减小的双层的stot、sm和sl是这样的，sm>200兆帕的拉伸，sl<200兆帕的拉伸，并且stot<200兆帕的拉伸。
7.根据条款1所述的方法，其中，对于每个单独的元素成分，在每单位体积5mol％的差数内，所述第一应力减小的双层的主要部分和低应力部分具有基本上相同的化学组成。
8.根据条款7所述的方法，其中所述介电膜包括硅的氧化物、氮化物和/或碳化物。
9.根据条款1所述的方法，其中在(i)中沉积所述第一应力减小的双层的所述主要部分以及在(ii)中沉积所述低应力部分各自包括：
(a)在处理室中，使膜前体吸附到所述衬底上，使得所述膜前体在所述衬底上形成膜前体的吸附受限层；
(b)从所述处理室中的包围所吸附的所述膜前体的体积除去至少一些未被吸附的膜前体；以及
(c)在(b)中除去未被吸附的膜前体后，通过将所吸附的所述膜前体暴露于等离子体而使其反应以在所述衬底上形成介电膜层。
10.根据条款1所述的方法，还包括通过操作(i)或操作(ii)沉积膜的附加的单层。
11.根据条款1所述的方法，其中在(i)中沉积所述第一应力减小的双层的主要部分以及在(ii)中沉积所述低应力部分各自包括PVD或CVD工艺。
12.一种在半导体衬底上形成应力减小的介电膜的方法，所述方法包括：
通过下述步骤沉积介电膜的第一应力减小的双层：
(i)沉积具有厚度tm和应力水平Sm的主要部分；以及
(ii)沉积具有厚度tl和应力水平sl的低应力部分，其中sl<sm；
其中根据(i)‐(ii)沉积的所述第一应力减小的双层的特征在于整体的应力水平stot<90％*sm，并且其中，对于每种单独的元素成分，在每单位体积5.0mol％的差数内，所述第一应力减小的双层的主要部分和低应力部分具有基本上相同的化学组成。
13.根据条款12所述的方法，其中于在(ii)中沉积所述低应力部分之前，在(i)中沉积所述第一应力减小的双层的主要部分。
14.根据条款12所述的方法，其中于在(ii)中沉积所述低应力部分之后，在(i)中沉积所述第一应力减小的双层的主要部分。
15.根据条款12所述的方法，还包括通过操作(i)或操作(ii)沉积膜的附加的单层。
16.根据条款12所述的方法，其中所述第一应力减小的双层具有tl/tm>33％的厚度比率。
17.根据条款12所述的方法，其中在(i)中沉积所述第一应力减小的双层的主要部分以及在(ii)中沉积所述低应力部分各自包括：
(a)在处理室中，使膜前体吸附到所述衬底上，使得所述膜前体在所述衬底上形成膜前体的吸附受限层；
(b)从所述处理室中的包围所吸附的所述膜前体的体积除去至少一些未被吸附的膜前体；以及
(c)在(b)中除去未被吸附的膜前体后，通过将所吸附的所述膜前体暴露于等离子体而使其反应以在所述衬底上形成介电膜层。
18.一种在半导体衬底上形成应力减小的介电膜的方法，所述方法包括：
通过下述步骤沉积介电膜的第一应力减小的双层：
(i)沉积具有厚度tm、应力水平sm、漏电流Im、和击穿电压Vm的主要部分；以及
(ii)沉积具有厚度tl、应力水平sl、漏电流Il、和击穿电压Vl的低应力部分，其中sl<sm；
其中根据(i)‐(ii)沉积的所述第一应力减小的双层的特征在于整体的应力水平stot、整体的漏电流Itot、和整体的击穿电压Vtot，并且其中，stot<90％*sm，并且其中，
Itot<90％*(Im*tm+Il*tl)/(tm+tl),或者
Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl),
或者Itot<90％*(Im*tm+Il*tl)/(tm+tl)且Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl)。
19.根据条款18所述的方法，其中所述第一双层的stot和sm是这样的，stot<80％*sm。
20.根据条款18所述的方法，其中
Itot<80％*(Im*tm+Il*tl)/(tm+tl)，或者
Vtot>120％*(Vm*tm+Vl*tl)/(tm+tl)，
或者Itot<80％*(Im*tm+Il*tl)/(tm+tl)且Vtot>120％*(Vm*tm+Vl*tl)/(tm+tl)。
21.根据条款18所述的方法，其中在(i)中沉积所述第一应力减小的双层的主要部分以及在(ii)中沉积所述低应力部分各自包括：
(a)在处理室中，使膜前体吸附到所述衬底上，使得所述膜前体在所述衬底上形成膜前体的吸附受限层；
(b)从所述处理室中的包围所吸附的所述膜前体的体积除去至少一些未被吸附的膜前体；以及
(c)在(b)中除去未被吸附的膜前体后，通过将所吸附的所述膜前体暴露于等离子体而使其反应以在所述衬底上形成介电膜层。
22.根据条款21所述的方法，其中所述介电膜包括硅的氧化物、氮化物和/或碳化物。
附图说明
图1A描绘了压缩应力、沉积速率、以及针对单层膜的非均匀性(non‐uniformity)与等离子体的RF功率的关系曲线图。
图1B描绘了针对单层膜的击穿电压与等离子体的RF功率的关系曲线图。
图1C描绘了针对单层膜的漏电流与等离子体的RF功率的关系曲线图。
图1D和1E描绘了针对分别使用500瓦和2500W的RF等离子体功率沉积的单层膜的在正向和反向扫描方向的电容与电压的关系曲线图。
图1F描绘了针对使用一定范围的RF等离子体功率电平沉积的单层膜的在正向扫描方向的电容与电压的关系曲线图。
图1G描绘了针对使用一定范围的RF等离子体功率电平沉积的单层膜的电容与电压的关系曲线图，示出了漏电流电平和击穿电压。
图2A示意性地示出了具有4对应力减小的双层的多层薄膜堆叠。
图2B描绘了针对在图2A中示意性地示出的4个双层的膜的压缩应力与厚度比率(低应力夹层厚度比总的膜厚度的比率)的关系曲线图。
图2C和2D分别描绘了针对在图2A中的4个双层的膜的击穿电压和漏电流与膜厚度比率的关系曲线图。
图2E(i)至2E(v)描绘了在一定范围的渐增的厚度比率内，针对在图2A中的4个双层的膜的在正向和反向扫描方向的电容与电压的关系曲线图。
图2F和2G分别描绘了针对在图2A中的所沉积的在一定范围的厚度比率内的4个双层的膜的电流与电压以及电容与电压的关系曲线图。
图3A示意性地示出了具有主要膜部分但没有低应力夹层膜部分的高应力膜。
图3B和3C示意性地示出了两种不同的4个双层的膜构造，其中每个双层包括主要部分和低应力夹层部分。
图3D和3E示意性地示出了具有2个双层(各自包括主要部分和低应力夹层部分)和附加的另一个高应力膜的单层的两种不同的膜构造。
图3F示意性地示出了单个双层膜，其中所述低应力夹层部分先于双层的主要部分(在双层的主要部分下面)沉积。
图4A描绘了针对使用等离子体功率电平的两种不同的组合沉积的，在图3B和3C示意性地示出的2个双层的构造的电流与电压的关系曲线图。
图4B描绘了针对使用等离子体功率电平的两种不同的组合沉积的，在图3B和3C示意性地示出的2个双层的构造的在正向扫描方向的电容与电压的关系曲线图。
图4C描绘了针对在图3B中的4个双层的构造与在图3F中的1个双层的构造比较的电流与电压的关系曲线图，每种构造以2种厚度比率沉积。
图4D描绘了针对在图3B中的4个双层的构造与在图3F中的1个双层的构造比较的电容与电压的关系曲线图，每种构造以2种厚度比率沉积。
图4E和4F描绘了针对具有分别以11％和33％的厚度比率沉积的图4F的1个双层的构造的膜在正向和反向扫描方向的电容与电压的关系曲线图。
图5A描绘了残余膜应力与用来沉积低应力夹层的等离子体的RF功率的关系曲线图。
图5B和5C分别描绘了击穿电压和漏电流与用来沉积低应力夹层的等离子体的RF功率的关系曲线图。
图5D描绘了针对使用用于沉积低应力夹层的不同的等离子体的RF功率电平形成的不同的膜的电流与电压的关系曲线图。
图5E描绘了针对使用用于沉积低应力夹层的不同的等离子体的RF功率电平形成的不同的膜的在正向扫描方向上的电容与电压的关系曲线图。
图6给出了用于沉积介电膜的循环ALD工艺的流程图。
图7根据本文公开的各种技术和操作给出了包括用于沉积应力减小的介电膜的反应室的衬底处理装置。
图8根据本文公开的各种技术和操作给出了包括用于在多个衬底上沉积应力减小的介电膜的控制器的多站式衬底处理装置。
具体实施方式
在下面的描述中，阐述了许多具体细节以提供对本发明的透彻理解。然而，在没有这些具体细节中的一些或所有的情形下可以实施本发明。在其它情形下，未详细描述公知的处理操作，以避免不必要地模糊本发明的创造性方面。虽然将结合具体详尽的实施方式描述了本发明，但是应理解的是这些具体详尽的实施方式并不意在限制本发明所公开的创造性构思的范围。
介绍
在半导体衬底上沉积介电膜的工艺中，已经观察到，在许多情况下，在处理条件的导致在所沉积的膜的质量改善的变化伴随着不希望有的残余膜应力(或者压缩性的或拉伸性的)的增大。这种权衡的一个示例出现在基于原子层沉积(ALD)工艺的膜形成技术中。
ALD已成为用于实现高品质保形膜(即，相对于(即使非平面的)下伏的结构的形状具有基本均匀的厚度的材料膜)沉积的流行的技术。保形膜从而具有重要意义和价值，因为IC产业越来越朝向采用3D器件结构(例如，英特尔的三栅极晶体管(Intel’s Tri‐Gatetransistor))的架构发展。使ALD非常适合于保形膜的沉积的原因特别在于以下事实：ALD的单个循环仅沉积单个材料薄层，其厚度受一种或多种可以在成膜的化学反应之前本身吸附在衬底表面(即，形成吸附受限层)的膜前体反应物的量的限制。多个“ALD循环”然后可以用于建立期望厚度的膜，并且由于各层(有时只是分子单层)薄且保形，因此所得的膜基本上与下伏的器件结构的形状共形。
如在下面进一步详细描述的，通过ALD进行的膜沉积可使用在反应室中的充电喷头和接地基座，在充电喷头和接地基座之间的等离子体增强的ALD前体的转化发生在晶片表面。循环ALD工艺一般包括：前体投配以形成膜前体的吸附受限层的步骤，随后是投配后吹扫以除去未吸附的前体，然后是所吸附的前体的等离子体转化，并且在一些实施方式中，是未反应和/或解吸前体的RF后吹扫。如下所述，反应气体、吹扫气体等可以通过上述喷头被输送到反应室中。在介电膜的形成中，等离子体激活步骤可以包括在氧化反应物气体混合物(例如N2O、O2、Ar)存在下在反应室内点燃等离子体，等离子体激活所吸附的前体的表面反应以将其转变成介电膜：例如，硅的氧化物、氮化物和/或碳化物。这样的循环ALD工艺可重复，直到获得期望厚度的膜。
然而，如所述的，ALD代表一种类型的膜沉积技术，其显示如前所述的在膜质量和残余膜应力之间的权衡(虽然应该注意的是，对于通过物理气相沉积(PVD)和化学气相沉积(CVD)，并且特别是通过等离子体增强CVD(PECVD)沉积的膜，该权衡也是要经历的)。对于通过ALD在硅衬底上沉积的SiOx的介电膜，典型的残余应力是压缩性的。在这种情况下，可以看出，较高的残余压缩应力产生于处理条件(例如升高的沉积温度，增大的RF功率和/或延长的RF时间(更一般地，当沉积膜时，施加到膜的增大的RF能量))，这样的处理条件通常也导致所沉积的膜质量的改善，例如，湿蚀刻速率(WER)、干法蚀刻速率(DER)、电性能(如泄漏电流、击穿电压等)的改善。
因此，尽管理想的是希望具有最小应力的良好的膜性能，但在实际应用中，改进的膜性能伴随不希望有的高应力水平，该应力为压缩性的或拉伸性的。注意，单词“应力”在本文中使用时指的是膜应力水平(不论其符号/方向性如何)的大小，词语“压缩”和“拉伸”(当这些术语由本领域技术人员理解时)被用来适当地识别“应力”的符号/方向性。
单层型薄膜：低应力与高应力
示出了膜的性能的改进和残余应力的同时增大之间的权衡的示例示于图1A‐1F中。实验是在如表I所示的4种等离子体RF功率电平下进行的，相同的数据也在图1A中以图形绘制。需要注意的是，这些实验(图1A‐1F)在4站式处理装置中进行(如图8中示意性地示出的并在下面描述)，因此，每个晶片衬底(在这种情况下为300毫米直径的晶片)的射频功率电平通过将记载于表I中的RF功率电平除以4计算得到(并在图中注明)。
表I
这些数据对应于通过在400℃进行的ALD工艺沉积SiO2膜，其中ALD工艺的每个循环基本上采用相同的处理条件。换句话说，在每ALD循环沉积的膜层在组成和性能方面是基本相同的；从而ALD循环的整个序列的最终产品可以被认为是多层的但单一的膜类型，或统称为单个的单片式(monolithic)膜层(因为各个层基本上是不能区分的)。
图1B和1C示出了重要的膜性能(图1B的击穿电压和图1C的漏电流)在膜以表I中所示的较高的等离子体功率电平沉积时改善，但同样，以膜具有显著增大的残余膜应力水平为代价。同样，图1D和1E是分别用500W和2500W等离子体功率沉积的膜的电容‐电压(CV)曲线，并且再次看出，较高的等离子体功率沉积(具有较高的应力)导致性能改进，在这种情况下，对比在500W下沉积的膜，在2500W下沉积的膜显示大大减小的CV滞后；并且，电容通常随着沉积等离子体功率增大而改善的图示由图1F中的数据显示。最后，图1G示出了漏电流减小(电流与电压的关系图形曲线的平坦部)，而击穿电压对于在2500W和3500W等离子体功率电平(与较高的压缩应力水平相关联)下沉积的膜具有较大的幅值(图形曲线的朝图的左侧的在大的电压幅值处的陡峭的垂直部分)。
总之，由于在良好的膜性能和高的膜应力(或者压缩性的或拉伸性的)之间的这种明显的权衡，因此所要寻求的是沉积应力减小的膜的方法，该膜仍然具有通常与高应力膜相关联的期望有的性能。
高/低应力膜的多层化以降低总体膜的应力水平
本文所公开的是在半导体衬底上形成应力减小的膜的方法，该膜尽管具有较低的残余应力水平，然而具有(至少在一定程度上)期望有的膜性能，该性能通常是具有高的残余应力水平的膜的特性。根据实施方式，这样的膜的示例可以包括SiOx、SiNx、SiOxNy、SiCxNy、SiCx、TiOx(对于x和y的不同的值和组合)或其它介电材料的介电膜，并且这样的膜性能可以包括，但不限于，湿法蚀刻速率(WER)和干法蚀刻速率(DER)，以及电性能，例如漏电流和击穿电压。在一些实施方式中，可以使用形成应力减小的膜的这些方法来沉积低应力ALD膜，该膜用于逻辑芯片和DRAM制造中的PMD STI填充以及用于NAND和3DNAND应用中的狭缝1和狭缝2的填充。
在一般情况下，其实现的方式是通过引入一个或多个低应力夹层到否则将是高应力膜的膜中，从而形成所沉积的膜堆叠中的一个或多个低应力膜部分。通过以这种方式设计膜，已经观察到，相对于膜的残余应力水平在没有引入夹层的情况下将具有的水平，膜的总的残余应力水平会显著降低，即使(在某些情况下)通过夹层形成的膜的一个或多个部分代表整个沉积的膜堆叠的相对较小的比例也如此。此外，已经观察到，尽管夹层显著降低了膜的残余应力水平，但是否则将是高应力膜的膜的各种其它性能基本上不受夹层存在的影响。
因此，通过引入低应力夹层，能理解，可以设计具有高应力膜的理想性能的低应力膜。这在诸如ALD(如上所述)之类的循环沉积工艺的具体情况下(但也可在例如CVD、PECVD、PVD等其它的沉积工艺的情况下，这样的工艺可以以循环方式用于膜沉积(或通常适用于任何循环的膜沉积工艺))，可在逐层地沉积的重复循环过程中通过在一个或多个间隔的处理条件的改变来实现。在一些实施方式中，这些“低应力夹层”可与其它的层具有基本上相同的化学组成，但由于在例如等离子体功率等处理条件的变化，因而仍然具有不同的残余应力水平。
为了准确地理解这里所公开的内容的意义和范围，重要的是首先准确地了解这里通过术语：“低应力夹层”所要表明的内容。在如ALD之类的循环沉积工艺的背景下，每个沉积循环沉积组成和性能基本上相同的薄的材料层。因此，尽管每个循环沉积材料“层”，但这些层之间的边界可能不是能辨别的(因为这些层基本上是相同的(在组成和性能方面))，并且结果是，整个沉积的膜堆叠会显示为单个的单片式“层”。因此，通过“层”所表明的内容取决于上下文：它可以指单个沉积循环中沉积的层；或者，它可以指由顺序循环沉积的具有相同组成的许多层形成的有均匀组成的单片式层。至于术语“低应力夹层”，它也可以同样取决于上下文，但是，为具体化起见，其被描述为指经由一个或更多个连续的沉积循环形成的沉积膜的一部分，该沉积循环是在导致膜相对于所述膜堆叠的主要(高应力)部分具有低残余应力水平的处理条件下进行的。这通常是在ALD工艺中的若干个沉积循环，但它通常可以是在CVD、PECVD、或PVD工艺中的单个沉积循环，其中单个循环可以沉积较明显厚度的膜材料。由于这些原因，它通常是较简单地指总体的应力减小的膜，该膜具有一个或多个主要部分(其本身将具有高的残余应力)和降低整个膜的总体应力水平的一个或多个低应力部分。
概念应力减小的双层则是指成对的低应力膜部分与主要膜部分(其本身将具有高的应力)。相对于这样的双层，可以参照与它相关联的各种膜性能的膜厚加权平均值(“TWA”)。例如，对于具有厚度tm和应力水平sm的主要部分以及具有厚度tl和应力水平sl的低应力部分的膜双层(注意，sl<sm)，应力水平的厚度加权平均值(“TWA”)通过下述关系式得出
sTWA＝(sm*tm+sl*tl)/(tm+tl)。
同样，任何膜性能(假设为P)的膜厚度加权平均值通过下式得出
pTWA＝(pm*tm+pl*tl)/(tm+tl)，
其中，pm和pl分别单独地指主要层和低应力层的性能P的值。例如，对于具有两个相同厚度层的双层，该两层上的一些性能的TWA正好等于该两层的性能的平均值；并且对于一层比另一层厚的双层，在计算TWA时，较厚层的性能将获得较大的权重。更一般地，可以参考多层结构(即N层)的TWA，
p T W A = &Sigma; i = 1 N p i * t i / &Sigma; i = 1 N t i
其中pi和ti对应于与第i层相关联的性能和第i层的厚度，并且再次，术语“层”指的是组成基本上均匀的单片式层，该单片式层可以通过在相同处理条件下执行的几个连续沉积循环形成。
这并不是说，相对于双层或其它多层结构测得的实际的性能的值(称其为ptot)必然等于相对于构成多层结构的各个薄膜部分测得的相同性能的厚度加权平均值(TWA)。普遍期望这是事实；令人惊讶的是，对应于一定的双层构造的某些性能，TWA经验法则(rule‐of‐thumb)已实际上发现不是如此。
就残余膜应力而言，例如：已经发现，相比于通过膜堆叠的各个组件的厚度加权平均(TWA)应力水平预测的，引入低应力夹层(到否则将是具有高的残余应力水平的膜的膜中)更显著地降低了残余应力水平stot(测得的)。在一些实施方式中，stot的减小可以是达到小于通过该TWA预测的应力水平的95％，或在一些实施方式中到小于该TWA的90％，或到小于该TWA的85％，或甚至到小于该TWA的75％。这可能是真实的，例如，即使该双层的主要部分和低应力部分具有基本相同的化学组成，比方说，对于每一单个的元素成分，每单位体积10％(摩尔)的差数(margin)内，或者在一些实施方式中，对于每一单个的元素成分，每单位体积5mol％的差数内，或甚至在2％或1％(摩尔)的差数内，具有基本相同的化学组成，具体取决于实施方式。更令人惊讶的是，虽然在一些实施例(见下文)中，已经发现所测得的残余应力水平stot甚至小于低应力夹层(假如它本身沉积)的残余应力水平sl，(即，stot<sl)。这大概通过低应力/高应力膜堆叠内应力的协同再分配发生。
因此，例如，如果对于单个双层，数量stot、sm和sl分别指的是双层的残余应力、只是该双层的主要部分的残余应力(即没有夹层)、和只是夹层的残余应力(即没有主要部分)，那么所述应力减小的双层可以是这样的，sm是大于约200MPa、约225MPa、约250MPa、约275MPa、或约300MPa的压缩应力；而sl可以是小于225MPa、200MPa、175MPa、150MPa、或125MPa的压缩应力，但是对于给定的组合，小于sm；由此stot可小于225MPa、200MPa、175MPa、150MPa、或125MPa的压缩应力‐再次，对于给定的组合，小于sm，并且在一些情况下甚至小于sl(如在前面段落中所描述的)。同样地，对于拉伸膜，这些相同的量可以是这样的，sm是大于约200MPa、约225MPa、约250MPa、约275MPa、或约300MPa的拉伸应力；而sl可以是小于225MPa、200MPa、175MPa、150MPa、或125MPa的拉伸应力，但是对于给定的组合，小于sm；由此stot可小于225MPa、200MPa、175MPa、150MPa、或125MPa的拉伸应力‐再次，对于给定的组合，小于sm，并且在一些情况下甚至小于sl(再次，如在前面段落中所描述的)。
厚度加权平均值(TWA)概念也可被用来理解和量化高应力膜的期望有的膜性能被维持的范围—在某些情况下，被维持在比所预料的范围更大的范围内—尽管低应力夹层被用来减小总的整体残余膜应力的事实。例如，高应力膜的两种所期望有的性能是低漏电流和高击穿电压，并且已经发现，通过将低应力夹层部分与高应力主要膜部分组合，可以显著降低整个膜的总体的残余应力水平，同时基本上保持其漏电流和击穿电压至比将通过在组合膜上的这些性能的TWA预测的范围较好的范围。因此，在一些实施方式中，可以看出，对于具有主要(高应力)部分和低应力夹层部分的双层的膜，双层的总的残余应力可以减小到stot<90％*sm，或者甚至到stot<80％*sm，其中，sm单独是主要部分的应力水平，而整体的漏电流可以保持在Itot<90％*ITWA，或击穿电压保持在Vtot>110％*VTWA或这两者本身都可以被保持，其中(按照上述定义)
ITWA＝(Im*tm+Il*tl)/(tm+tl),
VTWA＝(Vm*tm+Vl*tl)/(tm+tl),
tm和tl分别是主要膜部分和低应力膜部分的厚度，Im和Il分别是主要膜部分和低应力膜部分的漏电流，而Vm和Vl分别是主要膜部分和低应力膜部分的击穿电压。在一些实施方案中，膜的双层可以是这样的，以使Itot<80％*ITWA，或击穿电压保持在Vtot>120％*VTWA，或这两者。下面描述的实验中涉及显示这些性能中的一种或多种的膜。
上文参照膜(具有主要部分和低应力夹层部分)的单个双层描述了用于减小膜应力的夹层插入方法；然而，本领域的普通技术人员应理解，具有多个夹层的膜堆叠可以由2个、或3个、或4个、或5个、或更多个刚刚所描述的双层构成。具有4个双层的这种膜的示意图示于图2A。该图中示出了在每个双层的低应力夹层的厚度tl比每个双层的主要部分的厚度tm小得多。该图还示出了在这个特定的实施方式中，低应力夹层在主要部分之前沉积，在堆叠中的最低的夹层直接沉积在硅衬底上。
沉积这种双层构造的一种方式是使用ALD工艺，其中夹层的沉积通过在整个ALD工艺的某些阶段期间改变处理条件来实现。再次指出，在通过等离子体激活ALD工艺形成的介电膜的残余应力主要取决于沉积温度和在ALD循环的反应性转化步骤期间使用的等离子体的特性—尤其是等离子体RF功率、等离子体暴露时间、以及(更一般地)在反应性转化期间施加到膜上的总的等离子体RF能量。
简而言之，较高的温度和/或等离子体能量导致膜具有总体上改善的性能，但以具有较高的残余应力为代价，而低等离子体功率一般不会导致高品质膜的形成，但它确实沉积具有低残余应力的膜。再次，这是在表I和图1A‐1F示出的。因此，如果通过循环的ALD工艺沉积高应力膜—因为残余应力可以通过温度和/或等离子体能量进行调整—那么用于引入一个或多个低应力夹层的方法将减小在整体循环的ALD工艺的某些选定的循环的等离子体活化/转化步骤期间采用的等离子体功率。为了形成如图2A所示的具有4个应力减小的双层的膜，等离子体功率可以在4组循环的子序列中变化，其中，每组循环的子序列导致低应力/应力减小的夹层的形成。循环的ALD工艺在下面更详细地描述。
应当理解的是，为了沉积具有一个或多个双层的应力减小的膜，其中每个层是由主要部分和低应力夹层部分组成，可以查看由两种类型的ALD工艺组成的整个工艺，一种类型用于沉积主要部分，以及一种类型用于沉积夹层部分，它们之间的主要区别是在ALD反应性/转化步骤过程中使用的等离子体能量。
因此，例如，用于形成应力减小的介电膜的方法可以包括通过沉积主要部分来沉积介电膜的第一应力减小的双层，其中在主要部分被沉积时，每单位膜面积，施加到主要部分的总RF能量可大于约0.1焦耳/cm2，或更特别地大于约0.16焦耳/cm2，或者甚至更特别地大于约0.25焦耳/cm2。同样，在低应力部分被沉积时，每单位膜面积，施加到低应力部分的总RF能量可小于约0.1焦耳/cm2，或更特别地小于约0.05焦耳/cm2；但应该理解的是，施加到低应力部分的总RF能量小于施加到主要部分的总RF能量。
类似地，在一些实施方式中，在主要部分的沉积的转化步骤期间施加到主要部分的RF功率电平可以大于约0.5瓦特/cm2，或者大于约0.6瓦特/cm2，或者大于约0.7瓦特/cm2，或者甚至大于约0.8瓦特/cm2；而在低应力部分的沉积的转化步骤期间施加到低应力部分的RF功率电平可以小于约0.5瓦特/cm2，或者小于约0.4瓦特/cm2，或者小于约0.3瓦特/cm2，或者甚至小于约0.2瓦特/cm2。
可以在两种不同类型的膜部分的沉积期间施加反应活化等离子体持续不同的时间量，而不使用不同的RF功率水平以在主要部分和低应力部分的沉积期间创建施加到该主要部分和低应力部分的等离子体能量的差异。因此，例如，在主要膜部分的沉积过程中，可以施加RF功率持续超过约0.2秒/循环，而在低应力部分的沉积过程中可以施加RF功率持续不到约0.1秒/循环。
还应注意，在利用其它的等离子体增强沉积工艺(例如PECVD)沉积的膜中，等离子体功率电平影响膜的质量和残余应力水平。因此，等离子体功率的调整也可以用于引入应力减小的夹层到否则将是用这些其它类型的沉积工艺沉积的高应力膜的膜中。另外，应注意的是，其它的工艺参数，如温度、压力、等离子体组成、反应物气体的组成和浓度等，也可以在循环的ALD工艺中的某些循环序列期间潜在地(单独或组合)调整，以实现一个或多个低应力夹层到沉积的膜堆叠中的插入。原则上这样的调节可以在投配、吹扫、以及等离子体活化/转化步骤中、或者在这些步骤的一些组合中进行。
夹层厚度比率对膜性能的影响
总的膜厚度的由夹层部分所占的比例与总的膜厚度的由主要膜部分所占的比例的比值将对总的膜的整体的残余应力水平有影响。图2B针对图2A的有4个双层(因此有4个低应力夹层部分)的膜构造的示例示出了这种影响。特别是，图2B绘出了残余压缩应力与厚度比率的关系曲线图，其中厚度比率是4个夹层部分的组合厚度相对于总的膜厚度的比率。可以看出，对于低厚度比率，压缩应力水平与夹层比率大致成反比例地下降，并且该比例是显著的。例如，只有约25％的厚度比率将压缩应力从‐266MPa降低至‐163MPa，而33％的厚度比率使压缩应力减小得更多，达约50％。事实证明，后者相当于如果低应力夹层本身已沉积(即，100％的厚度比率，如在图2B中的右边最远的数据点所示出的)则低应力夹层会表现出的应力水平。此外，可以看出，对于约73％的厚度比率获得的应力中性的膜，这是明显的，因为(再次，如右边最远的数据点所示出的)甚至低应力夹层本身不是应力中性的，也不接近应力中性。因此，这种膜应力减小的夹层技术使得能沉积具有总应力水平stot<sl的膜，其中sl是低应力夹层本身的应力水平。因此，应当注意的是，在这个特殊的示例中，可以做得比TWA所建议的好得多(在减小应力方面)。因而，可能的厚度比率(其因此可以导致应力减小的膜)可以包括，但不限于，5％，10％，25％，33％，50％和75％，包括落入通过任何一对上述的厚度比率定义的厚度比率范围内的厚度比率。还应注意，在这个特殊的示例中，高应力膜部分在ALD转化步骤期间以2500W的等离子体功率电平沉积(再次，对应于4站式晶片处理装置)—其在没有夹层的情况下显示‐266MPa(曲线图的最左边)的应力水平—并且低应力夹层部分在ALD转化步骤期间以500W的等离子体功率电平沉积(再次，对应于4个站)—其本身(曲线图的最右边)显示‐139MPa的应力水平。在整个过程保持400℃的工艺温度。
当图2B提供了低应力夹层的存在如何导致整体膜应力减小的具体示意图时，图2C‐2G示出了这种应力的减小对于相当广泛的夹层的厚度比率基本上不会影响在没有夹层的高应力膜(即，对应于图2B‐2F中的0.0的厚度比率的数据)中呈现的所希望的性能。例如，图2C和2D再次针对图2A的4个双层膜，分别描绘了作为厚度比率的函数的击穿电压和漏电流。在图2B和2C中的每一个中，这些结果重叠在来自图2B的压缩应力曲线上。在这些图中可以看出，虽然压缩应力随厚度比率的增大而减小，但击穿电压和漏电流保持非常稳定，直到约75％的厚度比率，在约75％的厚度比率这些性能终于开始恶化。因此，在75％以下发现，通过低应力夹层的存在可以实现应力的改善，这些电性能几乎没有任何退化。
同样，图2E(i)至(v)显示针对0％、11％、33％、73％和100％的特定厚度比率的电容‐电压(C‐V)曲线图。再次，附图显示，尽管由于4个夹层的存在而导致应力减小，但膜的电性能基本上被维持。它仅在100％的厚度比率，观察到C‐V滞后的不希望有的增加。
最后，图2F和2G显示了利用不同的夹层厚度比率沉积的这些膜的电性能的附加图。单个曲线图迹线由用于沉积夹层膜部分与主要膜部分的ALD循环数标记。图2F是显示作为各电流‐电压(IV)迹线的水平部分(参见图的中心)的各沉积的膜的漏电流电平和作为每个迹线的垂直部分(朝向曲线图的左边)的其击穿电压电平的电流‐电压曲线图。再次，数据表明，该膜的电性能直至夹层实际上构成了整个膜(即与使用500个夹层沉积循环和0个主要膜部分沉积循环沉积的膜所对应的迹线)才会受到存在的夹层的严重影响。I‐V曲线图迹线确实显示击穿电压对500/0迹线下面的夹层膜比率的某种依赖性，但该依赖性是相当小的。图2G示出了对应于相同的膜的电容‐电压(C‐V)迹线，并且再次看出，直到膜完全由夹层型膜层(即，500/0曲线图迹线)组成，才实际上有不希望有的滞后存在。再次，结论是，可以相当明显的比率引入低应力夹层，以显著减少残余应力水平，而不会对膜的电气性能造成显著的不利影响。
低应力夹层的安置和数量的影响
引入到沉积的膜内的低应力夹层的数目以及低应力夹层在膜中的安置(引入的顺序)也会对沉积的膜的残余应力水平有影响。例如，图3A‐3F显示各种沉积的膜结构，图3A示意性地表示基准的单片型高应力膜结构(即，没有任何低应力夹层)，以及图3B‐3F示意性表示不同的多层膜堆叠结构，每个具有根据各种沉积序列沉积在高应力膜的多个层中的一个或多个低应力夹层。特别是，图3B显示具有4个应力减小的双层的膜堆叠结构，每个双层由主要(高应力)膜部分和低应力夹层膜部分组成。在本实施方式中，对于每个应力减小的双层，其低应力部分在主要部分前(下)沉积。图3C显示了4个应力减小的双层的类似结构，但在本实施方式中，对于每个应力减小的双层，其低应力部分在主要部分后(上)沉积。图3D显示略微不同的构造，这可以被描述为具有2个双层—在每个双层中夹层部分在主要部分之后沉积(如在图3C所示)—但是用另一高应力(主要)膜层封盖。或者，图3D可以被视为具有2个双层—在每个双层中夹层部分在主要部分之前沉积(如在图3B所示)—但是在先前沉积的高应力(主要)部分之后(之上)沉积。图3E显示在构造上类似于图3D的堆叠结构，但显示出具有每个双倍于图3D所示的厚度的夹层部分。因此，在图3E中的膜与图3B和3C中的膜具有相同的厚度比率，但低应力夹层厚度组合成仅2个双层，而不是4个双层。图3F所示的膜构造使其更进一步，即将所有的都组合成单个的双层但与图3B、3C和3E具有相同的厚度比率。本文所公开的应力减小的膜形成方法可被用于沉积包含这些堆叠结构中的任何结构的膜。
这是有用的，因为在某些情况下，已经发现，具有相同的厚度比率但是具有不同的堆叠构造的膜可以表现出膜性能方面的差异。例如，图4A显示了低/高应力膜排序对击穿电压的影响；而在图4B中，显示了低/高应力膜排序对电容的影响。所示的结果对应于具有在图中所示的两个堆叠构造中的一个的不同的4个双层的膜—或者图3B中所示的构造(夹层在底部)或者图3C中所示的构造(夹层在顶部)—并且对于两个堆叠构造中的每一个，膜在ALD转化步骤期间对于其主要部分使用2500W的等离子体功率沉积，而另一个使用3500W的等离子体功率沉积。在图4A和图4B中绘图的原始数据罗列在表II中。
表II
在图中(和表)中的数据显示，两个堆叠构造(实质上，反转了低/高应力膜的沉积的顺序)对压力、非均匀性、沉积速率以及漏电流仅具有很小的影响(图4B)。然而可以看出，对于具有带有在夹层之前沉积的主要(高应力)膜部分的堆叠构造(如图3C所示)的膜，击穿电压显著改善(图4A)。因此，在一些实施方式中，当形成一个或多个或所有的应力减小的双层时，在低应力夹层部分之前沉积每个双层的主要(高应力)部分，这可能是有利的。(但是，仍可能存在其它实施方式，其中在夹层之后沉积主要部分是更有利的。)
同样，在图4C所示的数据研究改变双层的数量对击穿电压的影响—具体地，使用4个双层膜(具有图3B所示的堆叠结构)与1个双层膜(具有图3F所示的堆叠结构)进行。1个双层与4个双层比较针对两种厚度比率(0.11和0.33)进行。针对相同的膜，图4D显示了对电容(相对于电压)的影响。这些实验的原始数据列于表III中。
表III
对于这些实验，可以看出，在每种厚度比率(0.11和0.33)下，残余膜应力、击穿电压、漏电流、和电容在1个双层和4个双层的结构之间是相当的。然而，表III显示，在两种厚度比率下，4个双层的结构表现出显著改善的非均匀性(non‐uniformity)。因而，尽管事实上，单个低应力夹层可以显著降低膜应力，但在一些实施方式中，优选沉积多个双层结构，例如，具有2个、或3个、或4个、或5个、或6个、或7个、或8个、或更多个双层。最后，应该注意的是，对于单个双层膜，在图4E和4F中所示的C‐V曲线(分别针对厚度比率0.11和0.33)表现出很少或没有滞后。
夹层应力水平对总体的膜应力的影响
图5A‐5E研究在用于沉积夹层的ALD循环的ALD转化步骤期间使用增大的等离子体功率的影响。该实验包括具有4个应力减小的双层的膜堆叠结构，每个双层由主要(高应力)膜部分(于在4个站之间分配的2500W等离子体功率下经由500个ALD循环沉积)和低应力夹层膜部分(在不同的等离子体电源功率下经由50个ALD沉积循环沉积)。在每一个图中，可以看出，在低应力夹层膜部分的沉积中使用增大的等离子体功率，从500W增大至750W，并且从750W至1000W(再次，对应于在4站式处理室中处理4个晶片)具有对膜性能的最小影响。如在附图和在下面的表Ⅳ中所示，这些性能包括压缩应力、击穿电压、漏电流、电容(相对于电压)、沉积速率(厚度)和非均匀性。需要注意的是，对于击穿电压曲线图(图5B)，垂直轴(电压)的范围从仅仅‐12.1至‐11.7MV/cm。
表IV
详述通过原子层沉积(ALD)进行的膜沉积
通常采用ALD技术以形成材料膜的半导体制造步骤使用多个顺序的ALD循环。单个循环的ALD只沉积材料薄膜(常常只有一个分子层厚)。为了制造可观的所需厚度的膜，可执行多个ALD循环。因此存在顺序地重复的概念“ALD循环”。
简言之，用于在衬底上形成介电膜的单个层的基本的“ALD循环”可包括下列步骤：(i)膜前体投配/吸附，(ii)投配后去除未吸附的前体，(iii)吸附前体的等离子体活化反应/转化，和任选的(iv)反应后去除解吸前体和/或反应副产物。操作(i)‐(iii)—和在某些实施方式中的(iv)—因此构成ALD的单个循环，单个循环然后可重复一次或多次以沉积额外的膜层在衬底上，并由此建立如所期望的可观厚度的膜。
更进一步来说，用于介电膜沉积的这样的基本ALD工艺序列示意性地由图6的流程图示出。如该图所示，单个ALD循环可开始于操作611，在操作611，使介电膜前体吸附到处理室中的半导体衬底上使得膜前体在衬底上形成吸附受限层。针对基于Si的介电膜(SiOx、SiNx等)的沉积，膜前体通常含有Si，并且因此充当用于生长介电膜的Si源。吸收/投配操作之后是操作612，在操作612，在从围绕被吸附的膜前体的体积去除至少一些未被吸附的膜前体。此后，在操作613，通过将被吸附的膜前体暴露于包括含有例如氧(O)或氮(N)(其可氧化吸附的介电前体)的离子和/或自由基的等离子体使被吸附的膜前体反应。这然后导致在衬底上形成介电膜层。最后，在一些实施方式中(由图6中虚线绘制的框所指示)，并根据形成膜的反应的化学过程，操作613之后可以是操作614以从围绕所形成的介电膜层的体积去除至少一些剩余的离子、自由基、解吸后的膜前体、和/或反应副产物。注意，在上述关于使用一个或多个低应力夹层以形成应力减小的介电膜的示例中，低应力夹层通过图6的改变在ALD反应/转化步骤613中的等离子体功率形成。
操作的前述的序列611至614代表导致单层介电膜的形成的单个ALD循环。然而，经由ALD形成的单层膜通常非常薄—往往只有单个分子的厚度—按顺序重复多个ALD循环，以形成明显厚度的介电膜。因此，再次参照图6，如果沉积了例如N层的膜(或，等价地，例如可以说膜的N层)是合乎希望的，那么按顺序重复多个ALD循环(操作611至614)，并且在每个ALD循环以操作614结束，在操作620中，确定是否已经执行ALD的N个循环。然后，如果已经执行N个循环，则成膜操作结束，而如果没有执行N个循环，则处理序列返回到操作611，以开始ALD的另一个循环。这样做，可沉积所需厚度的保形膜。
在刚刚描述的ALD循环的步骤(i)期间(即膜前体投配/吸附期间)，可以使含硅膜前体流入反应室中，流入速率为介于约1sL/m(每分钟标准升)和5sL/m之间，或更特别地介于约3sL/m和5sL/m之间，或还更特别地介于约4sL/m和5sL/m之间，或约4.5sL/m。这些值对应于设计成处理300mm直径的晶片的4站式反应室。针对具有较多或较少数量的站的反应室，或针对较大或较小直径的晶片，将按比例调整流率。当然，即使针对固定的站数目和晶片大小，反应室的体积也影响流率的选择。因此，根据实施方式，含硅膜前体可以流入到反应室，使得所述前体在室中的分压为介于约1托和50托之间，或更具体地介于约10托和20托之间，或在一些实施方式中，介于约8托和12托之间，或约10托。流的持续时间可以为介于约1秒和15秒之间，或更特别地介于约1秒和5秒之间，或还更特别地介于约2秒和3秒之间，或约2.5秒。
根据不同的实施方式，在步骤(i)期间吸附在衬底上的膜前体除了含有硅还可以包括一种或多种卤素，或者两种或更多种卤素(参见下面的卤代硅烷的描述)。后者的实例包括二氯硅烷、六氯二硅烷(hexachlorodisilane)、四氯硅烷。在一些实施方式中，在步骤(i)期间吸附的含硅膜前体可以从氨基硅烷中选择。
在刚刚描述的ALD循环的步骤(ii)(即在投配后除去未吸附的前体)期间，吹扫可以使用流入反应室的惰性吹扫气体(如N2或Ar)，流入速率介于约10sL/m和40sL/m之间，持续介于1秒和10秒之间，或更具体地持续介于约1秒和3秒之间，或持续约2秒。再次，这些值对应于设计成处理300mm直径的晶片的4站式反应室。针对具有较多或较少数量的站的反应室，或针对较大或较小直径的晶片，将再按比例调整流率。在一些实施方式中，这种吹扫之后可接着抽排至基压(PTB)，即，将室抽空到基本压强，通常低至合理可行以实现的压强。PTB可通过直接将反应室暴露于一个或多个真空泵来完成。在一些实施方式中，基本压强通常可以只有几毫托(例如，介于约1至20毫托之间)。
在刚刚描述的ALD循环的步骤(iii)(即被吸附的前体的等离子体活化反应/转化)期间，产生包含例如含N和/或含O离子和/或基团的等离子体，被吸附的介电膜前体被暴露于该等离子体，导致形成介电膜层的表面反应。等离子体通过施加RF电磁(EM)辐射至等离子体前体来形成，等离子体前体可以是氨(NH3)、氮分子气体(N2)、如叔丁基胺之类胺、氧气(O2)、NO、N2O等、或前述物质的组合。
然而，在一些实施方式中，在产生所述等离子体之前，建立等离子体前体(例如，NH3、O2、等等)的预流持续介于约0.5秒和10秒之间，或更特别地持续介于约4秒和8秒之间，或持续约6秒。流率可以是介于约1sL/m和10sL/m之间，或更特别地介于约4sL/m和6sL/m之间，或约3sL/m，然而，再次，这些值对应于具有4个用于处理300mm直径的晶片的站的室，因此，根据不同的实施方式，等离子体前体可以以建立介于约1.5托和6托之间，或更特别地介于约1.5托和3托之间，或约2托的等离子体前体的分压的方式流动到反应室中。
仍参照步骤(iii)，在预流之后，RF功率被接通以产生所述等离子体。在等离子体产生的过程中等离子体前体的可变流和分压可以与刚刚描述用于预流的那些可变流和分压相同。用于产生等离子体的RF功率可介于约100瓦和6000瓦之间，或更特别地介于约400瓦和5100瓦之间，或还更特别地介于约900瓦和4100瓦之间，或还更特别地介于约2500瓦和3500瓦之间，或约3000瓦，频率为13.56MHz(但也可以使用13.56MHz的正整数倍数，如27.12MHz、40.68MHz或54.24MHz，等等，具体取决于实施方式，也可以如在下面进一步详细描述的采用某些频率调谐(约13.56MHz或约13.56MHz的倍数))。RF功率可以保持接通持续介于约0.1秒至6秒之间，导致被吸附的介电膜前体暴露于等离子体的离子和/或自由基的相应的暴露时间为介于约0.1秒和6秒之间，从而导致介电膜形成的表面反应。更具体地，RF功率可以接通(和被吸收膜前体暴露于等离子体)，持续时间为介于约0.5秒和3秒之间，或者持续介于约0.5秒和2秒之间，或介于约1秒和2秒之间。再次，应当理解，这些等离子体功率对应于具有4个用于处理300mm直径的晶片的处理站的室。因此，用于步骤(iii)的适当的等离子体功率密度可为介于约0.035W/cm2和2.2W/cm2(因为，0.035≈100/(4*π*152)和2.2≈6000/(4*π*152))之间，并且针对如上所述的其它等离子体功率值和范围也类似。
在一些实施方式中，已经发现等离子体暴露时间和等离子体功率之间的权衡，即短暴露时间可以与高的等离子体功率很好地一起工作，长暴露时间可以与低的等离子体功率很好地一起工作，中等暴露时间可以与中等的等离子体功率很好地一起工作。
针对刚刚描述的ALD循环的任选步骤(iv)(反应后去除解吸的前体和/或反应的副产物)，去除可以通过用惰性吹扫气体(如Ar或N2)吹扫该室来实现，流率为介于约10sL/m和40sL/m之间，持续时间为介于1秒和10秒之间，或者更具体地为介于约1秒和3秒之间，或约2秒。再次，这些流率对应于具有4个用于处理300mm直径的晶片的站的室，并且因此针对处理较多或较少数量的具有较大或较小直径的晶片的较大或较小的室，将按比例进行调整。在压强方面，在吹扫期间在室中的压强可以是介于约2托至10托之间，或更特别地为介于约4托和8托之间，或约6托。至于去除步骤(ii)，在一些实施方式中，也可在步骤(iv)期间采用PTB以促进去除。
因此，在操作(ii)和(iv)中的去除可以经由吹扫、通过抽真空到基本压强(“抽排至基压”)等将围绕衬底的体积抽空等来完成。在一些实施方式中，这些吹扫可以在逻辑上划分成在本文中称之为“初级吹扫”或“脉冲(burst)吹扫”，以及“次级吹扫”的吹扫。(于2014年7月30日提交的名称为“METHODS AND APPARATUSES FOR SHOWERHEAD BACKSIDEPARASITIC PLASMA SUPPRESSION IN A SECONDARY PURGE ENABLED ALD SYSTEM”的美国专利申请No.14/447,203中详细描述了初级吹扫/脉冲吹扫以及次级吹扫的使用，该专利申请其全部内容通过引用基于所有目的并入本文。)
关于ALD技术和操作的其它细节
如上文所讨论的，随着器件尺寸继续缩小以及集成电路发展到使用3‐D晶体管和其它3‐D结构，沉积精确数量(厚度)的保形膜(诸如例如SiOx、SiNx、SiOxNy、SiCxNy、SiCx、TiOx(x和y为不同的值和组合)或其它电介质的介电膜)的能力已变得日益重要。如上所述，原子层沉积(ALD)是一种用于实现保形膜沉积以得到所需厚度的膜的技术，该保形膜沉积通常涉及多个沉积循环。
相比于使用被激活的气相反应来沉积膜的化学气相沉积(CVD)工艺，ALD工艺使用表面介导的沉积反应来逐层地沉积膜。例如，在一类ALD工艺中，第一膜前体(P1)以气相引入到处理室中、被暴露于衬底、并且能被吸附在衬底的表面上(通常在成群的表面活性位点处)。一些P1分子可以形成衬底表面上的凝聚相，其包括P1的化学吸附物质和物理吸附分子。然后，将衬底表面周围的体积抽空以去除气相和物理吸附的P1，使得只有化学吸附物质被保留。随后第二膜前体(P2)可被引入到处理室中，使得一些P2分子吸附到衬底表面。可再将在处理室中衬底周围的体积抽空，这一次是去除未结合的P2。接着，提供到衬底的能量(例如，热能或等离子体能量)激活所吸附的P1和P2分子之间的表面反应，以形成膜层。最后，再次将衬底周围的体积抽空以去除未反应的P1和/或P2和/或反应副产物(如果存在的话)，从而结束ALD的单个循环。
用于沉积保形膜的ALD技术会涉及多种化学物质，并且存在可以根据所期望的反应化学过程以及所沉积的膜的特性和性能采用的基本ALD工艺序列的许多潜在变化方案。许多这样的变化方案在以下专利文献中进行了详细的描述：于2011年4月11日提交的、名称为“PLASMA ACTIVATED CONFORMAL FILM DEPOSITION”的美国专利申请No.13/084,399(律师案卷号NOVLP405)；于2011年9月23日提交的、名称为“PLASMA ACTIVATED CONFORMALDIELECTRIC FILM DEPOSITION”的美国专利申请No.13/242,084，现在的美国专利No.8,637,411(律师案卷号NOVLP427)；于2011年9月1日提交的、名称为“PLASMA ACTIVATEDCONFORMAL DIELECTRIC FILM DEPOSITION”的美国专利申请No.13/224,240(律师案卷号NOVLP428)；以及于2012年9月7日提交的、名称为“CONFORMAL DOPING VIA PLASMAACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION”的美国专利申请No.13/607,386(律师案卷号NOVLP488)，基于所有的目的将这些专利文献中的每一个的全部内容通过引用并入本发明。
如在先前的那些申请中所描述的，用于在衬底上沉积单个材料层的基本的ALD循环可以包括：(i)吸附膜前体到衬底上使得膜前体形成吸附受限层；(ii)从所吸附的前体周围的体积去除未被吸附的前体；(iii)使所吸附的前体反应以在衬底上形成膜层；以及(iv)将解吸的膜前体和/或反应副产物从在衬底上形成的膜层周围的体积去除。在操作(ii)和(iv)中的去除可以通过将衬底周围的体积吹扫、抽空、抽排到基准压强(“抽排至基压”)等来执行。应注意的是，这种操作(i)到(iv)的基本的ALD序列不必然涉及如在上述的例子中所述的两种化学吸附的反应性物质P1和P2，甚至也不会必然涉及第二反应性物质，但可以使用这些可能性/选项，具体取决于所涉及的所需的沉积化学物。正如所指出的，许多变化方案是可能的。例如并如上所指出的，对于含硅介电膜的沉积，含硅前体通常被化学吸附(比如P1)，与该含硅前体反应以形成介电膜的物质可以是形成用于引起步骤(iii)中的反应的等离子体的含N或含O物质。因此，在一些实施方式中，包含含N或含O离子和/或自由基的等离子体用于提供在沉积的介电膜中的N或O原子以及用于提供能量以活化表面反应。在其它实施方式中，可以预见，含硅前体可以是第一化学吸附的物质(P1)，含N或O物质可以是第二化学吸附的物质(P2)，然后施加到这样的ALD循环的步骤(iii)中的两种化学吸附的物质的等离子体可以用于提供活化能，但并不一定提供沉积的SiN膜的N或O原子。在一些实施方式中，存在去除任何残留的等离子体物质、解吸的反应物、和/或反应物副产物等的额外步骤(iv)。
然而，由于ALD的吸附受限性质，所以ALD的单个循环仅沉积薄的材料膜，并且常常只有单个的材料膜单层。例如，根据膜前体投配操作的暴露时间和膜前体(至衬底表面)的粘着系数，每个ALD循环可沉积仅约 厚的膜层。因此，在典型的ALD循环中的操作的序列(刚才所描述的操作(i)到(iv))通常被重复多次，以便形成所需厚度的保形膜。因此，在一些实施方式中，操作(i)到(iv)连续地接连被重复至少1次，或至少2次，或至少3次，或至少5次，或至少7次，或至少10次。ALD膜可以按以下速率来沉积：约和或介于和之间/ALD循环，或者约和或介于和之间/ALD循环，或者约和或介于和之间/ALD循环，或者约和或介于和之间/ALD循环，或者约和或介于和之间/ALD循环，或者约和或介于和之间/ALD循环，或者约和或介于和之间/ALD循环，或者约和或介于和之间/ALD循环。
在某些成膜化学物中，除了使用被称为“膜前体”的物质外，也可使用辅助反应物或共反应物。在某些这样的实施方式中，在重复步骤(i)到(iv)时，在步骤(i)到(iv)的子步骤期间或者在步骤(i)到(iv)中的每个步骤的整个过程中，可以使辅助反应物或共反应物连续地流动。在一些实施方式中，这种其它的反应性化学物质(辅助反应物、共反应物等)可以在与膜前体反应之前与该膜前体一起被吸附到衬底的表面上(如在上文描述的涉及前体P1和P2的实施例中)，然而，在其它实施方式中，这种其它的活性化学物质可在与所吸附的膜前体接触时而本身没有事先吸附到衬底表面上的情况下与所吸附的膜前体发生反应。此外，在一些实施方式中，使所吸附的膜前体反应的操作(iii)会涉及使所吸附的膜前体与等离子体接触，等离子体除了提供活化能，还可提供辅助反应物/共反应物，具体取决于实施方式。例如，在上面描述的涉及通过ALD形成介电膜的过程中，辅助反应物/共反应物可以被认为是用于在步骤(iii)中形成等离子体的含N或含O物质。
在一些实施方式中，所沉积的多层膜可以包括通过例如下述方式形成的交替的组分的区域/部分：保形地按顺序沉积具有一种组分的多个层，接着保形地按顺序沉积具有另一种组分的多个层，然后可以重复和交替这两个顺序。所沉积的ALD膜的这些方面中的一些例如描述在2012年9月7日提交的、名称为“CONFORMAL DOPING VIA PLASMA ACTIVATEDATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION”的美国专利申请No.13/607,386(律师档案号No.NOVLP488)中，该专利申请其全部内容基于所有目的通过引用并入本文。具有交替组分的部分的保形膜(包括用于对下伏的目标IC结构或衬底区域进行掺杂的膜)的另外的实例以及形成这些膜的方法详细描述于下述文献中：于2011年4月11日提交的、名称为“PLASMA ACTIVATED CONFORMAL FILM DEPOSITION”的美国专利申请No.13/084,399(律师档案号NOVLP405)；于2011年9月23日提交的、名称为“PLASMA ACTIVATEDCONFORMAL DIELECTRIC FILM DEPOSITION”的美国专利申请No.13/242,084,现在的美国专利No.8,637,411(律师档案号NOVLP427)；于2011年9月1日提交的、名称为“PLASMAACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION”的美国专利申请No.13/224,240(律师档案号NOVLP428)；于2012年9月7日提交的、名称为“CONFORMAL DOPING VIA PLASMAACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION”的美国专利申请No.13/607,386(律师档案号NOVLP488)；以及于2014年2月28日提交的、名称为“CAPPEDALD FILMS FOR DOPING FIN‐SHAPED CHANNEL REGIONS OF 3‐D IC TRANSISTORS”的美国专利申请No.14/194,549；这些专利文献中的每一个其全部内容基于所有目的通过引用并入本文。
如在上面参考的说明中具体描述的，ALD工艺可以用于沉积保形氧化硅(SiOx)膜、碳化硅(SiC)膜、氮化硅(SiN)膜、硅碳氮化物(SiCN)膜、或它们的组合物。在某些ALD形成的膜的变体中也可以形成硅‐碳‐氧化物和硅‐碳‐氧氮化物以及硅‐碳‐氮化物。用于沉积这些类型的膜的方法、技术和操作在下述专利文献中进行了详细描述：于2012年6月12日提交的、名称为“REMOTE PLASMA BASED DEPOSITION OF SiOC CLASS OF FILMS”的美国专利申请No.13/494,836,律师档案号NOVLP466/NVLS003722；于2013年5月31日提交的、名称为“METHOD TO OBTAIN SiC CLASS OF FILMS OF DESIRED COMPOSITION AND FILMPROPERTIES”的美国专利申请No.13/907,699，律师档案号LAMRP046/3149；名称为“GROUNDSTATE HYDROGEN RADICAL SOURCES FOR CHEMICAL VAPOR DEPOSITION OF SILICON‐CARBON‐CONTAINING FILMS”的美国专利申请No.14/062,648；以及于2014年2月28日提交的、名称为“CAPPED ALD FILMS FOR DOPING FIN‐SHAPED CHANNEL REGIONS OF 3‐D ICTRANSISTORS”的美国专利申请No.14/194,549；这些专利文献中的每一个其全部内容基于所有目的通过引用并入本文。
可重复多个ALD循环以建立堆叠的保形层。在一些实施方式中，每一层可具有基本上相同的组分，而在其它实施方式中，按顺序ALD沉积的层可以具有不同的组分，或在某些这样的实施方式中，组分可一层一层地交替变换或可以存在重复序列的具有不同组分的层，如上所述。因此，根据实施方式的不同，可以使用诸如上文所列出且通过引用并入的专利申请(美国专利申请No.13/084,399、13/242,084以及13/224,240)中公开的某些堆叠设计构思来调整这些膜中的硼、磷或砷的浓度。
成膜ALD化学
介电膜的沉积可利用可从各种化合物中选择的一种或多种含硅膜前体。合适的前体可包括被选择并被供应来提供所需的组分的性能(在某些情况下，物理或电学性能)的有机硅反应物。含硅反应物/膜前体的实例可以包括硅烷，烷基硅烷、硅氧烷、烷氧基硅烷、卤代硅烷、氨基硅烷、等等。
至于硅烷，在某些实施方式中，可用于形成SiN膜的硅烷的非限制性的示例包括硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷、和更高级的硅烷。
在一些实施方式中，烷基硅烷(具有键合到一个或多个烷基和/或氢原子的一个或多个硅原子的含硅化合物)也可以用于形成SiN膜。根据不同的实施方式，硅原子可以键合到4个烷基，或3个烷基和氢，或2个烷基和2个氢，或1个烷基和3个氢。可选择的可行的烷基包括，但不限于，甲基(Me)、乙基(Et)、正丙基(n‐Pr)、异丙基(i‐Pr)和叔丁基官能团。适于用作膜前体的烷基硅烷的具体例子可以包括，但不限于，甲基硅烷(H3SiCH3)、乙基硅烷、异丙基硅烷、叔丁基硅烷、二甲基硅烷(H2Si(CH3)2)、三甲基硅烷(HSi(CH3)3)、四甲基硅烷(Si(CH3)4)、二乙基硅烷、三乙基硅烷、二叔丁基硅烷、烯丙基硅烷、仲丁基硅烷、叔己基硅烷、异戊硅烷、叔丁基二硅烷、和二叔丁基二硅烷。
此外，高阶硅烷可以代替甲硅烷使用。在具有多个硅原子(其中硅原子键合至硅原子)的硅化合物中，在每种上的其它取代基的数目被减1。来自烷基硅烷类的一种这样的乙硅烷的例子是六甲基二硅烷(HMDS)。来自烷基硅烷类的乙硅烷的另一个示例可以包括五甲基二硅烷(PMDS)，其可以被用于形成SiC膜。在一些实施方式中，硅原子中的一个可具有只连接到它的含碳或含烷氧基的基团，而硅原子中的一个可有只连接到它的氢原子。其它类型的烷基硅烷可包括烷基碳硅烷。烷基碳硅烷可具有支链的聚合物结构，该结构具有键合到硅原子的碳，以及键合到硅原子的烷基。示例包括二甲基三甲硅烷基甲烷(DTMSM)和双‐二甲基甲硅烷基乙烷(BDMSE)。其它类型的烷基硅烷还可包括硅氮烷和烷基二硅氮烷。烷基二硅氮烷包括硅氮烷和键合两个硅原子的烷基基团。例子包括1,1,3,3‐四甲基二硅氮烷(TMDSN)。在一些实施方式中，TMDSN可形成SiCN膜。
在一些实施方式中，卤代硅烷(具有键合到一个或多个卤素原子的一个或多个硅原子的含硅化合物)也可以用于形成SiN膜。根据不同的实施方式，硅原子可以键合至4个卤素原子，或3个卤素原子，或2个卤素原子，或1个卤素原子。碘硅烷、溴硅烷、氯硅烷和氟硅烷可以适合用作膜前体。虽然卤代硅烷，尤其是氟硅烷，可以形成可以蚀刻硅材料的反应性卤化物，在本文所述的某些实施方式中，在等离子体被激发时不存在含硅反应物。适合用作为膜前体的氯硅烷的具体例子包括但不限于，四氯硅烷(SiCl4)、三氯硅烷(HSiCl3)、二氯硅烷(H2SiCl2)、一氯硅烷(ClSiH3)、六氯乙硅烷、氯丙烯基硅烷、氯甲基硅烷、二氯甲基硅烷(SiHCH3Cl2)、氯二甲基硅烷，氯乙基硅烷、叔丁基氯硅烷、二叔丁基氯硅烷、氯异丙基硅烷、氯仲丁基硅烷、叔丁基二甲基氯硅烷、和乙基二甲基氯硅烷。碘硅烷、溴硅烷和氟硅烷的具体例子包括但不限于，在分子结构上与这些含氯化合物类似，但具有相应地代替氯原子的碘、溴、或氟原子的化合物。例如，对应于三氯硅烷(HSiCl3)的溴硅烷是三溴硅烷(HSiBr3)。
在一些实施方式中，氨基硅烷(具有键合到一个或多个胺基团的一个或多个硅原子的含硅化合物)也可以用于形成SiN膜。根据不同的实施方式，硅原子可以键合到4个胺基团(amine group)，或3个胺基团，或2个胺基团，或1个胺基团。例如，具有键合到中心硅原子的2个胺基团和2个氢原子的特定的膜前体是BTBAS(双‐叔丁基氨基硅烷，SiH2(NHC(CH3)3)2)。适合用作膜前体的氨基硅烷的其它具体例子包括，但不限于，单氨基硅烷，二氨基硅烷，三氨基硅烷，和四氨基硅烷(相应地为，H3SiNH2,H2Si(NH2)2,HSi(NH2)3,和Si(NH2)4,)。经取代的单氨基硅烷，二氨基硅烷，三氨基硅烷，和四氨基硅烷也可以作为合适的膜前体，包括但不限于，用甲基、乙基、异丙基、正丙基和叔丁基官能团取代其胺基团的这类化合物。具体的例子包括叔丁基氨基硅烷，甲基氨基硅烷，叔丁基硅胺，正叔丁基三甲基硅胺，叔丁基硅基氨基甲酸酯，SiHCH3(N(CH3)2)2,SiH(N(CH3)2)3,SiHCl(N(CH3)2)2,Si(CH3)2(NH2)2,(Si(CH3)2NH)3,(NR)2Si(CH3)2(其中R为氢或选自甲基、乙基、异丙基、正丙基和叔丁基官能团)，和三硅烷基胺(N(SiH3)3)。其它具体的例子包括二甲基氨基，双‐二甲基氨基甲基硅烷(BDMAMS)，和三‐二甲基氨基硅烷(TDMAS)，2,2‐双(二甲基氨基)‐4,4‐二甲基‐2,4‐二硅戊烷(2,2‐bis(dimethylamino)‐4,4‐dimethyl‐2,4‐disilapentane)，2,2,4‐三甲基‐4‐二甲基氨基‐3,4‐二硅戊烷，二甲基氨基二甲基硅烷，双(二甲基氨基)甲基硅烷，和三(二甲基氨基)硅烷。1,1,3,3‐四甲基二硅氮烷是硅氮烷的非限制性示例。
对于含硅介电膜的沉积，适当的含硅反应物/膜前体，诸如上述的那些，也可以结合含氮或含氧共反应物使用。可以使用的含氮共反应物的非限制性的例子包括氨，肼，胺，如甲胺、二甲胺、乙胺、异丙胺、叔丁胺、二叔丁胺、环丙胺、仲丁胺、环丁胺、异戊胺、2‐甲基丁‐2‐胺、三甲胺、二异丙基胺、二乙基异丙基胺、二‐叔丁基肼，以及含芳胺，如苯胺、吡啶、和苄胺。胺类可以是伯胺类、仲胺类、叔胺类或季胺类(例如，四烷基铵化合物)。含氮共反应物含有至少一个氮，但也可以含有除氮以外的杂原子。因此，例如，羟胺，叔丁氧羰基胺，和正叔丁基羟胺被认为是含氮反应物。在一些实施方式中，含有N的反应物可以是N2。在一些实施方式中，含N的共反应物可以用作在电离或自由基等离子体中的物质以激活膜形成表面反应。在某些使用基于含N共反应物的等离子体的这样的实施方式中，所指的含N共反应物包括NH3、N2、和胺，特别是叔丁基胺。
最后，应该指出的是，由于可重复多次ALD循环以建立保形层堆叠，因此在一些实施方式中，每一层可具有基本上相同的组分，而在其它实施方式中，按顺序的ALD沉积的层可以具有不同的组分，例如，当使用低应力夹层时，或在某些这样的实施方式中，组分可在层与层之间交替变化或可以有具有不同组分的层的重复序列，再次例如，当使用低应力夹层时。
衬底处理装置
本文中所描述的方法可以用任何合适的半导体衬底处理装置来执行。合适的装置包括用于完成处理操作的硬件和具有用于根据本文公开的各种形成介电膜的ALD方法和残余膜应力减小技术控制处理操作的指令的系统控制器。在一些实施方式中，硬件可以包括包含在多站式衬底处理工具中的一个或多个处理站以及具有(或访问)用于根据本文公开的膜形成技术控制处理操作的机器可读指令的控制器。
因此，在一些实施方式中，适用于在半导体衬底上沉积应力减小的介电膜的装置可以包括：处理室；在处理室中的衬底支架；一个或多个气体入口，其用于使气体流入处理室；真空源，其用于从处理室去除气体；等离子体发生器，其用于在处理室内产生等离子体；以及一个或多个控制器，其包括用于操作一个或多个气体入口、真空源以及等离子发生器以沉积介电膜层到半导体衬底上的机器可读指令。由控制器执行的所述指令可以包括用于执行如上所述的ALD操作(ⅰ)至(ⅵ)的指令，和用于多次重复ALD操作(ⅰ)至(ⅵ)以形成应力减小的膜的多层的指令，和用于在操作(ⅰ)至(ⅵ)或其子集期间在连续的循环的各个子序列中改变具体的处理条件的指令以形成应力减小的膜的多层的堆叠，该应力减小的膜具有结合低应力夹层部分与主要(高应力)膜部分的双层。具有用于实施所述方法的所述指令的合适的系统控制器在下面进一步详细描述。
因此，图7示意性示出了用于执行本文所公开的ALD技术的衬底处理装置700的一种实施方式。处理装置700被描述成具有用于维持低压环境的处理室主体702，为简单起见，该低压环境被描述成主持单独的处理站。然而，应当理解，多个处理站可以被包括在共同的处理工具环境中，例如，在共同的反应室内，如本文所述。例如，图6描绘了多站式处理工具的一种实施方式。此外，应理解的是，在一些实施方式中，处理装置700/600的包括在上面详细讨论的那些硬件参数在内的一个或多个硬件参数可以通过编程方式由一个或多个系统控制器调整。
再次参照图7，装置700的处理室702在内部体积内具有单一的衬底支架708，该内部体积可以通过真空泵718被保持在真空条件下。气体输送系统701和喷头706流体耦合到室以用于(例如)膜前体，载气和/或吹扫气体和/或处理气体，次级/共反应剂等等的递送。用于在处理室内产生等离子体的设备也被在图7中所示，并将在下面进一步详细描述。在任何情况下，如在下面详细描述的，在图7中示意性所示的装置提供了用于在半导体衬底上执行膜沉积操作(如ALD)的基本的设备。
处理室700与反应物输送系统701流体地连通以便将处理气体输送至分配喷头706。反应物输送系统701包括用于混合和/或调节输送至喷头706的处理气体的混合容器704。一个或多个混合容器入口阀720可控制处理气体朝向混合容器704的导入。
一些反应物可在汽化和随后输送到处理室702之前以液体形式存储。图7的实施方式包括用于将拟被供给到混合容器704的液体反应物汽化的汽化站点703。在一些实施方式中，汽化站点703可以是加热的液体喷射模块。在一些实施方式中，汽化站点703可以是加热的蒸发器。从这样的模块/蒸发器产生的饱和反应物蒸气充分的控制不到位时(例如，当没有氦气用于汽化/雾化液体反应物时)会在输送管路下游凝结。不相容的气体暴露于凝结的反应物会产生小颗粒。这些小颗粒会堵塞管路、阻碍阀门操作、污染衬底等。解决这些问题的一些方法涉及打扫和/或排空输送管以去除残留的反应物。然而，打扫输送管路可能会增加处理站的循环时间、降低处理站的吞吐量。因此，在一些实施方式中，汽化站点703下游的输送管路也可以进行热处理。在一些实施例中，混合容器704也可以进行热处理。在一个非限制性的实施例中，汽化站点703下游的管路具有从约100℃升高至在混合容器704处的约150℃的递增的温度分布。
如上所述，在一些实施方式中，汽化站点703可以是加热的液体喷射模块(简称“液体喷射器”)。这样的液体喷射器可喷射液体反应物的脉冲到混合容器上游的载气流中。在一种情况下，液体喷射器可通过从较高的压强到较低的压强来闪蒸液体，从而汽化反应物。在另一种情况下，液体喷射器可将液体雾化成随后在加热的输送管路中汽化的分散微滴。应该理解的是，较小的液滴比较大的液滴会较快汽化，从而减少液体喷射和完全汽化之间的延迟。较快汽化可以缩短汽化站点703下游管路的长度。在一种情况下，液体喷射器可直接安装到混合容器704上。在另一种情况下，液体喷射器可直接安装到喷头706上。
在一些实施方式中，汽化站点703上游的液体流量控制器(LFC)可以被设置用于控制液体的质量流量以便使其汽化并输送到处理室702。例如，LFC可包括位于LFC下游的热质量流量计(MFM)。然后可响应于由与该MFM电通信的比例‐积分‐微分(PID)控制器提供的反馈控制信号调节LFC的柱塞阀。然而，它可能需要一秒或更多时间以使用反馈控制来稳定液体流。这可能延长投配液体反应物的时间。因此，在一些实施方式中，LFC可以在反馈控制模式和直接控制模式之间进行动态切换。在一些实施方式中，LFC可以通过禁用LFC和PID控制器的感应管道而被动态地从反馈控制模式切换到直接控制模式。
喷头706将处理气体和/或反应物(例如，膜前体)朝在处理站处的衬底712分配，处理气体和/或反应物(例如，膜前体)的流动由喷头上游的一个或多个阀(例如，阀720，720A，705)控制。在图7中所示的实施方式中，衬底712位于喷头706的下方，并显示为搁置在基座108上。应该理解的是，喷头可具有任何合适的形状，并且可以具有任何合适数量和布置的端口以便分配处理气体到衬底。
在一些实施方式中，微体积707位于喷头706下方。在处理站靠近衬底的微体积中执行ALD工艺而不是在处理室的整个体积中执行ALD工艺，这样可以减少反应物的暴露和打扫次数，可减少用于改变处理条件(例如，压力、温度等)的次数，可以限制处理站的机械手暴露于处理气体等。微体积尺寸的实施例包括但不限于介于0.1升和2升之间的体积。
在一些实施方式中，基座708可以升高或降低以暴露衬底给微体积707和/或改变微体积707的体积。例如，在衬底传送阶段，基座可被降低，以使衬底能被加载到基座上。在衬底上进行沉积的处理阶段，基座可被升高以将衬底定位在微体积707内。在一些实施方式中，所述微体积可完全围绕衬底以及基座的一部分，以在沉积处理期间创建高流动性阻抗区域。
任选地，可将基座708在沉积处理的部分期间降低和/或升高以调节微体积707内的处理压强、反应物浓度等。在处理室主体702在处理期间保持在基本压强的一种情况下，降低基座可使得微体积能被抽空。微体积比处理室体积的示例性比率包括，但不限于，介于1:500和1:10之间的体积比。应理解的是，在一些实施方式中，基座高度可以经由合适的系统控制器通过编程方式进行调整。
在另一种情况下，调整基座的高度可以使得等离子体密度在包含例如于ALD或CVD工艺中的等离子体活化和/或处理循环期间能够变化。在沉积处理阶段结束时，基座可以在另一衬底传送阶段被降低以使得衬底能从基座移走。
虽然在本发明描述的示例性微体积变化指的是高度可调的基座，但应该理解的是，在一些实施方式中，喷头706的位置可以相对于基座708被调整以改变微体积707的体积。此外，应当理解的是，基座和/或喷头的垂直位置可以通过本公开内容的范围内的任何合适的机构来改变。在一些实施方式中，基座可包括用于旋转衬底的方位的旋转轴线。应该理解的是，在一些实施方式中，这些示例性调整中的一个或多个可以通过一个或多个适当的系统控制器以编程方式执行，该控制器具有用于执行前述操作的全部或子集的机器可读指令。
返回至图7所示的实施方式中，喷头706和基座708可以电连通RF功率源714和匹配网络716以用于在处理室内激励等离子体。在一些实施方式中，等离子体的能量可通过控制处理站的压强、气体的浓度、RF功率电平、RF功率频率以及等离子体功率脉冲时序中的一个或多个(例如，经由具有适当的机器可读指令的系统控制器)来控制。例如，RF功率源714及匹配网络716可在任何合适的功率下进行操作，以形成具有所期望的离子/自由基物质的组成的等离子体。合适的等离子体功率(就等离子体功率发生器中设置的RF功率电平以及在室中的等离子体的能量密度方面而言)的各种实施例在以上描述，并相应地取决于所采用的特定方法。根据实施方式的不同，RF功率源714可以提供任何适当的频率的RF功率以用于被执行的处理方法。在一些实施方式中，RF功率源714可以被配置为彼此独立地控制高频(HF)RF功率源和低频(LF)RF功率源。根据不同实施方式，由RF功率源产生的低频的范围可以介于50kHz和500kHz之间。根据不同实施方式，由RF功率源产生的高频的范围可以介于1.8MHz和2.45GHz之间。应当理解，任何合适的参数可被离散地或连续地调制以提供用于表面反应的等离子体能量。在一些实施方式中，等离子体功率可以间歇地施以脉冲，以相对于被连续激励的等离子体减少对衬底表面的离子轰击。
在一些实施方式中，等离子体可由一个或多个等离子体监控器原位监控。在一种情形中，等离子体功率可通过一个或一个以上的电压、电流传感器(例如，VI探针)进行监控。在另一种情况下，等离子体密度和/或处理气体的浓度可以由一个或多个光发射谱(OES)传感器来测量。在一些实施方式中，一个或多个等离子体参数可基于来自这样的原位等离子体监控器的测量结果通过编程方式进行调整。例如，OES传感器可用于反馈回路中以提供对等离子体功率的编程式控制。应理解的是，在一些实施方式中，可使用其它监控器来监控等离子体和其它工艺特性。这样的监控器可包括，但不限于，红外(IR)监控器、声学监控器、以及压力传感器。
在一些实施方式中，可以经由输入/输出控制(IOC)测序指令来控制等离子体。在一个示例中，用于设置等离子体激活阶段的等离子条件的指令可被包括在工艺配方的相应的等离子体激活配方阶段中。在某些情况下，工艺配方阶段可按顺序排列，使得用于处理阶段的所有指令与该处理阶段同时执行。在一些实施方式中，用于设定一个或一个以上的等离子体参数的指令可以被包括在等离子体处理阶段之前的配方阶段中。例如，第一配方阶段可以包括用于设置惰性气体(例如，氦)和/或反应气体(例如，NH3)的流率的指令、用于设置等离子体发生器至功率设定点的指令、以及用于第一配方阶段的时延指令。后续的第二配方阶段可包括用于启用等离子体发生器的指令以及用于第二配方阶段的时延指令。第三配方阶段可以包括用于禁用等离子体发生器的指令以及用于第三配方阶段的时延指令。应当理解，这些配方阶段可进一步以在本公开的范围内的任何合适的方式细分和/或重复。
在一些沉积处理中，等离子体可以被激励并维持约几秒钟或更长。在一些沉积处理中，等离子体可以被激励并维持远远较短的持续时间。所选择的持续时间取决于产生的等离子体的性质和用途。以上相对于本文所公开的特定的膜沉积技术指示了合适的等离子体的持续时间和衬底的曝光时间。值得注意的是，如此非常短时间的RF等离子体持续时间可因此要求等离子体的非常快速的稳定。为了实现这一点，可以将等离子体发生器配置为使得阻抗匹配被预设为特定的电压，同时使频率能浮动。按惯例，高频等离子体在约13.56MHz的RF频率下产生，然而在一些配置中，可以使频率能浮动到不同于该标准值的值。通过使频率能浮动，同时固定阻抗匹配到预定电压，可以远远较快地稳定等离子体，其结果在使用有时与ALD循环相关的非常短的等离子体持续时间时可能是重要的。
在某些实施方式中，可以使用标准HF值13.56MHz的倍数，以产生甚至更高频率的等离子体。如当使用标准值13.56MHz的情况下，也可使在13.56MHz的倍数的较高频率下产生的HF辐射能围绕倍数的精确值浮动。根据实施方式的不同，可以使用的13.56MHz的倍数包括27.12MHz(＝2*13.56MHz)，40.68MHz(＝3*13.56MHz)，54.24MHz(＝4*13.56MHz)，等等。在13.56MHz的倍数左右的频率调谐可以包括约+/‐1MHz的频率变化，或更具体地，约+/‐0.5MHz的频率变化。较高的RF频率产生具有较高密度、较低薄膜电压(sheet voltages)和较少离子轰击和方向性的更有力的等离子体，这往往在向高深宽比的3D结构上进行沉积时是有益的。
在一些实施方式中，基座708可通过加热器710进行温控。另外，在一些实施方式中，对于处理装置700的压力控制可通过诸如蝶形阀718之类的一个或多个阀操作的真空源来提供。如图7的实施方式中所示，蝶形阀718调节由下游真空泵(未示出)提供的真空。然而，在一些实施方式中，处理装置700的压力控制也可以通过改变引入到处理室702的一种或多种气体的流率进行调整。在一些实施方式中，一个或多个阀(诸如蝶形阀718)操作的真空源可以用于在合适的ALD操作阶段期间从处理站周围的体积去除膜前体。
虽然在某些情况下，像图7那样的衬底处理装置可能是足够的，但是当涉及费时的膜沉积操作时，通过同时在多个半导体衬底上并行地进行多个沉积操作以提高衬底处理吞吐量，这可能是有利的。基于这样的目的，可以采用如图8所示意性示出的那样的多站式衬底处理装置。图8的衬底处理装置800仍采用单个衬底处理室814，然而，在由处理室的壁所限定的单一内部体积内，是多个衬底处理站，每一个衬底处理站可以用于在被保持在该处理站的衬底支架中的衬底上执行处理操作。注意在一些实施方式中，通过将多个站保持在共同的低压环境中，可避免在各个站处执行的膜沉积处理之间的真空中断所引起的缺陷。
在该特定实施方式中，多站式衬底处理装置800被显示为具有4个处理站801、802、803和804。装置还采用衬底装载设备，在这种情况下为衬底搬运机械手826，其被配置为将衬底从通过吊舱828装载的盒移动通过大气端口820，进入处理室814，并且最后到达一个或多个处理站，具体而言，在这种情况下，到达处理站801和802。还示出了用作衬底传送设备的衬底转盘890，在这种情况下，衬底转盘890用于在各处理站801、802、803以及804之间传送衬底。
在图8中所示的实施方式中，衬底装载设备被描绘为具有用于衬底操作的2个臂的衬底搬运机械手826，因此，如所描绘的，它可以在两个站801和802装载衬底(也许同时，或者也许按顺序)。然后，在站801和806装载之后，衬底传送设备，在图8中所描绘的转盘890，可以进行180度的旋转(绕其中心轴线，中心轴线基本上垂直于衬底的平面(从页面出来)，并在衬底之间基本上等距)以从站801和802传送两个衬底到站803和804。在这一点上，搬运机械手826可在站801和802装载2个新衬底，完成装载过程。为了卸载，可以颠倒这些步骤，除了下列操作以外：如果要处理多组的4个晶片，那么每次通过搬运机械手826卸载2个衬底将伴随通过在将传送转盘890转动180度之前装载2个新的衬底。类似地，配置放置衬底在仅1站(例如801)的独臂搬运机械手将在伴随转盘890旋转90度4次的4步装载工艺中使用以在所有4个站装载衬底。值得注意的是，虽然图8描绘了两臂衬底搬运机械手826作为衬底装载设备的例子，以及转盘890作为衬底传送设备的例子，但是应当理解，也可以采用其它类型的合适的衬底装载和传送设备。
其它类似的多站式处理装置可具有较多或较少的处理站，具体取决于实施方式以及例如并行晶片处理的期望程度、尺寸/空间的限制、成本限制等。图8还示出了并在下面更详细描述了系统控制器850，其控制衬底处理装置的操作，以完成本文公开的各种ALD成膜方法。
注意，就设备成本和运营费用这两方面而言，通过使用如图8中所显示的那样的多站式衬底处理装置可以实现多种效率。例如，单个真空泵(未在图8中示出，而例如图7中的718)可以被用来相对于所有的4个处理站排空已用过的处理气体，创建单个高真空环境，等等。同样，在一些实施方式中，单个喷头可以在单个处理室之内的所有处理站共用。
然而，在其它实施方式中，每一个处理站可以具有它自己的用于气体输送的专用喷头(参见，例如，图7中的706)，但在某些这样的实施方式中，可以采用共享的气体输送系统(例如，图7中的701)。在每处理站具有专用喷头的实施方式中，每个喷头可以使它的温度单独地调节和/或控制。例如，每个喷头可以相对于衬底(该喷头传递气体到该衬底)进行温度调节，或相对于与该喷头相关联的衬底支架进行温度调节，等等。通过同样的措施，在衬底支架通过例如加热和/或冷却进行主动温度控制/调节的实施方式中，每一个衬底支架的温度可以单独地调节。
可以在处理站中共享或者在每个处理站中按倍数存在且单独专用的其它硬件元件包括等离子发生器设备的某些元件。所有处理站可以共享例如共同的等离子体功率源，但另一方面，如果专用喷头存在，并且如果它们被用于施加产生等离子体的电势，那么这些表示产生等离子体的硬件的对于不同处理站单独专用的元件。再次，这些处理站专用喷头中的每一个可以使其温度根据例如特定的处理站的热性能的差异和被使用的ALD工艺的详情单独调节。
当然，应当理解的是，这样的效率还可以通过每个处理室使用更多或更少数量的处理站而在较大或较小的程度上实现。因此，虽然所描绘的处理室814包括4个处理站，但是应当理解，根据本公开的处理室可以具有任何适当的数目的站。例如，在一些实施方式中，处理室可具有1个、或2个、或3个、或4个、或5个、或6个、或7个、或8个、或9个、或10个、或11个、或12个、或13个、或14个、或15个、或16个、或更多的处理站(或成组的实施方式可以被描述为每个反应室具有在由任何成对的前述值所限定的范围内的处理站的数量，例如每个反应室具有2至6个处理站，或每个反应室具有4至8个处理站，或每个反应室8至16个处理站等)。
此外，应该理解的是，共享处理室内的各个处理站可以被用于重复并行的处理操作或不同的处理操作，具体取决于实施方式。例如，在一些实施方式中，一些处理站可以专用于ALD工艺模式，而其它处理站可专用于CVD工艺模式，而另一些处理站可以在ALD工艺模式和CVD工艺模式之间切换。
系统控制器
图8还描绘了用于控制处理工具800以及其处理站的处理条件和硬件状态的系统控制器850的一个实施方式。系统控制器850可包括一个或多个存储器设备856、一个或多个大容量存储设备854以及一个或多个处理器852。处理器852可以包括一个或多个CPU、ASIC、通用计算机和/或专用计算机、一个或多个模拟和/或数字输入/输出连接件、一个或多个步进电机控制器板等。
在一些实施方式中，系统控制器850控制处理工具800的包括其单个的处理站的操作在内的操作中的一些或全部。系统控制器850可以执行在处理器852上的机器可读系统控制指令858，在一些实施方式中，系统控制指令858可以从大容量存储装置854加载到存储器设备856中。系统控制指令858可包括用于控制时序、气体和液体反应物的混合物、室和/或站的压强、室和/或站的温度、晶片的温度、目标功率电平、RF功率电平、RF暴露时间、衬底基座、卡盘和/或底座的位置、以及通过处理工具800执行的特定处理的其它参数的指令。这些处理可以包括各种类型的处理，包括但不限于与在衬底上沉积膜相关的处理。因此，由系统控制器850执行的机器可读指令858可以包括用于执行如上所述的ALD操作(ⅰ)至(ⅵ)的指令和用于重复ALD操作(i)至(ⅵ)多次以及用于改变某些序列的循环中的处理条件以形成多层的应力减小的膜的指令。
此外，为了实现本文所公开的应力减小的膜形成的方法，由系统控制器850执行的机器可读指令858可以包括用于在沉积介电膜的第一应力减小的双层的指令。
在一些实施方式中，用于沉积应力减少的双层的指令可以包括用于沉积具有厚度tm和应力水平sm的主要部分的指令；和用于沉积具有厚度tl和应力水平sl的低应力部分的指令，其中sl<sm，其中所述第一应力减小的双层的特征在于总的应力水平stot，且其中stot<90％*(sm*tm+sl*tl)/(tm+tl)。
在一些实施方式中，用于沉积应力减小的双层的指令可以包括用于沉积具有厚度tm和应力水平sm的主要部分的指令；和用于沉积具有厚度tl和应力水平sl的低应力部分的指令，其中sl<sm；其中所述第一应力减小的双层的特征在于总的应力水平stot<90％*sm，并且其中，对于每个单独的元素成分，在每单位体积5.0％(摩尔)的差数内，所述应力减小的双层的主要部分和低应力部分具有基本上相同的化学组成。
在一些实施方式中，用于沉积应力减小的双层的指令可以包括用于沉积具有厚度tm、应力水平sm、漏电流Im、和击穿电压Vm的主要部分的指令；和用于沉积具有厚度tl、应力水平sl、漏电流Il、和击穿电压Vl的低应力部分的指令，其中sl<sm；其中所述应力减小的双层的特征在于总的应力水平stot、总的漏电流Itot、以及总的击穿电压Vtot，其中，stot<90％*sm；并且其中，Itot<90％*(Im*tm+Il*tl)/(tm+tl)，或Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl)，或者Itot<90％*(Im*tm+Il*tl)/(tm+tl)且Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl)。
系统控制指令858可以以任何合适的方式进行配置。例如，各种处理工具组件子程序或控制的对象可以被写入以控制执行各种处理工具的进程所需要的处理工具组件的操作。系统控制指令858可以以任何合适的计算机可读编程语言进行编码。在一些实施方式中，系统控制指令858在软件中实现，在其它实施方式中，指令可在硬件中实现，例如，作为逻辑硬编码在ASIC(专用集成电路)中，或者，在其它实施方式中，作为软件和硬件的组合实现。
在一些实施方式中，系统控制软件858可包括用于控制上述各种参数的输入/输出控制(IOC)测序指令。例如，一个或者多个沉积处理的每个阶段可以包括用于由系统控制器850执行的一个或多个指令。用于设置膜沉积处理阶段的处理条件的指令例如可以包括在相应的沉积配方阶段中。在一些实施方式中，配方阶段可按顺序设置，以便处理阶段的所有指令与该处理阶段同时执行。
在一些实施方式中可以采用存储在与系统控制器850相关联的大容量存储设备854和/或存储器设备856上的其它计算机可读指令和/或程序。程序或程序段的实例包括衬底定位程序、处理气体控制程序、压强控制程序、加热器控制程序以及等离子体控制程序。
衬底定位程序可以包括用于处理工具组件的指令，该处理工具组件用于将衬底加载到基座(参见708，图7)上并控制衬底和图7的处理工具700的其它部件之间的间隔。该定位程序可以包括用于根据需要适当地移动衬底进出反应室以将膜沉积在衬底上的指令。
处理气体控制程序可包括用于控制气体组成和流率的指令和任选地用于使气体在沉积之前流到围绕一个或多个处理站的体积中以稳定在这些体积中的压强的指令。在一些实施方式中，处理气体控制程序可以包括用于在衬底上沉积膜期间引入某些气体到围绕在处理室中的一个或多个处理站的体积的指令。处理气体控制程序还可以包括以相同速率在相同的期间、或者以不同的速率和/或在不同的期间输送这些气体的指令，具体取决于将被沉积的膜的组分。处理气体控制程序还可以包括用于在加热的喷射模块中在存在氦或一些其它的载气的情况下雾化/汽化液体反应物的指令。
压强控制程序可以包括用于通过调节例如在处理站的排放系统中的节流阀、流入处理站内的气流等等来控制处理站内的压强的指令。压强控制程序可以包括用于在衬底上沉积各种类型的膜期间保持相同或不同的压强的指令。
加热器控制程序可包括用于控制流向用于加热衬底的加热单元的电流的指令。可替代地或附加地，加热器控制程序可控制传热气体(如氦)朝向衬底上的传送。加热器控制程序可包括在衬底上沉积各种类型的膜期间用于在反应室和/或围绕处理站的体积内保持相同或不同的温度的指令。
等离子体控制程序可包括用于根据本文的实施方式设置一个或多个处理站内的RF功率电平、频率和暴露次数的指令。在一些实施方式中，等离子体控制程序可以包括用于在衬底上沉积膜期间使用相同或不同的RF功率电平和/或频率和/或暴露次数的指令。
在一些实施方式中，可以存在与系统控制器850相关联的用户界面。用户界面可以包括显示屏、装置和/或处理条件的图形软件显示器、以及诸如定点设备、键盘、触摸屏、麦克风等用户输入设备。
在一些实施方式中，由系统控制器850调节的参数会涉及处理条件。非限制性实例包括处理气体组成和流率、温度(例如衬底支架和喷头温度)、压强、等离子体条件(例如，RF偏置功率电平和暴露次数)等。这些参数可以以配方的形式提供给用户，配方可以利用所述用户界面输入。
用于监控处理的信号可以由系统控制器850的模拟和/或数字输入连接件从各种处理工具传感器提供。用于控制处理的信号可以通过处理工具800的模拟和/或数字输出连接件输出。可被监控的处理工具传感器的非限制性实例包括质量流量控制器(MFC)、压力传感器(例如压力计)、热电偶之类的温度传感器、等等。经适当编程的反馈和控制算法可以与来自这些传感器的数据一起使用，以保持处理条件。
系统控制器850可以提供用于执行上述沉积处理的机器可读指令。所述指令可以控制多种处理参数，如DC功率电平、RF偏置功率电平、压力、温度等。所述指令可以控制这些参数以执行如本文所述的膜沉积操作。
因此，系统控制器将通常包括一个或多个存储器设备和被配置成执行机器可读指令的一个或多个处理器以使该装置将执行根据本文所公开的工艺的操作。包含用于根据本发明所公开的衬底处理操作控制操作的指令的机器可读的非临时性介质可以耦合到系统控制器。
上面所描述的各种装置和方法可以与光刻图案化工具和/或工艺结合使用，例如，以用于制造或生产半导体器件、显示器、发光二极管、光伏电池板等。典型地，但不必然地，此类工具将在普通的制造设施中一起和/或同时使用，或者此类工艺将在共同的制造设施中一起和/或同时执行。
在一些实现方式中，控制器是系统的一部分，该系统可以是上述实例的一部分。这种系统可以包括半导体处理设备，其包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台和/或具体的处理组件(晶片基座、气流系统等)。这些系统可以与用于控制它们在处理半导体晶片或衬底之前、期间和之后的操作的电子器件一体化。电子器件可以称为“控制器”，该控制器可以控制一个或多个系统的各种元件或子部件。根据处理要求和/或系统的类型，控制器可以被编程以控制本文公开的任何工艺，包括控制工艺气体输送、温度设置(例如，加热和/或冷却)、压强设置、真空设置、功率设置、射频(RF)发生器设置、RF匹配电路设置、频率设置、流速设置、流体输送设置、位置及操作设置、晶片转移进出工具和其它转移工具和/或与具体系统连接或通过接口连接的装载锁。
宽泛地讲，控制器可以被定义为接收指令、发布指令、控制操作、启用清洁操作、启用端点测量等等的具有各种集成电路、逻辑、存储器和/或软件的电子器件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片和/或一个或多个微处理器或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置(或程序文件)的形式通信到控制器的指令，该设置定义用于在半导体晶片或系统上或针对半导体晶片或系统执行特定过程的操作参数。在一些实施方式中，操作参数可以是由工艺工程师定义的用于在制备晶片的一个或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或管芯期间完成一个或多个处理步骤的配方(recipe)的一部分。
在一些实现方式中，控制器可以是与系统集成、耦合或者说是通过网络连接系统或它们的组合的计算机的一部分或者与该计算机耦合。例如，控制器可以在“云”中或者是fab主机系统的全部或一部分，其可以允许远程访问晶片处理。计算机可以启用对系统的远程访问以监测制造操作的当前进程，检查过去的制造操作的历史，检查多个制造操作的趋势或性能标准，改变当前处理的参数，设置处理步骤以跟随当前的处理或者开始新的工艺。在一些实例中，远程计算机(例如，服务器)可以通过网络给系统提供工艺配方，网络可以包括本地网络或互联网。远程计算机可以包括能够输入或编程参数和/或设置的用户界面，该参数和/或设置然后从远程计算机通信到系统。在一些实例中，控制器接收数据形式的指令，该指令指明在一个或多个操作期间将要执行的每个处理步骤的参数。应当理解，参数可以针对将要执行的工艺类型以及工具类型，控制器被配置成连接或控制该工具类型。因此，如上所述，控制器可以例如通过包括一个或多个分立的控制器而分布，这些分立的控制器通过网络连接在一起并且朝着共同的目标(例如，本文所述的工艺和控制)工作。用于这些目的的分布式控制器的实例可以是与结合以控制室上的工艺的一个或多个远程集成电路(例如，在平台水平或作为远程计算机的一部分)通信的室上的一个或多个集成电路。
在非限制性的条件下，示例的系统可以包括等离子体蚀刻室或模块、沉积室或模块、旋转清洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及在半导体晶片的制备和/或制造中可以关联上或使用的任何其它的半导体处理系统。
如上所述，根据工具将要执行的一个或多个工艺步骤，控制器可以与一个或多个其它的工具电路或模块、其它工具组件、群集工具、其它工具界面、相邻的工具、邻接工具、位于整个工厂中的工具、主机、另一个控制器、或者在将晶片的容器往来于半导体制造工厂中的工具位置和/或装载口搬运的材料搬运中使用的工具通信。
光刻图案化
膜的光刻图案化通常包括以下操作中的一些或所有，每个操作启用多个可行的工具：(1)使用旋涂或喷涂工具在衬底，即，上面形成有氮化硅膜的衬底上涂覆光致抗蚀剂；(2)使用热板或加热炉或其它合适的固化工具固化光致抗蚀剂；(3)使用例如晶片步进曝光机之类的工具使光致抗蚀剂暴露于可见光或紫外线或x‐射线；(4)使用例如湿式工作台或喷射显影器之类的工具使该抗蚀剂显影以便选择性地去除抗蚀剂并且从而将其图案化；(5)通过使用干法或等离子体辅助蚀刻工具将抗蚀剂图案转印到下伏的膜或衬底上；并且(6)使用例如射频或微波等离子体抗蚀剂剥离器之类的工具去除抗蚀剂。在一些实施方式中，可灰化硬掩模层(例如无定形碳层)和另一种合适的硬掩模(如抗反射层)之前，可以在涂覆光致抗蚀剂前沉积。
其它实施方式
尽管出于清楚和理解目的，在具体实施方式的背景下，已详细说明了上述公开的技术、操作、工艺、方法、系统、装置、工具、膜、化学品、和组成，但对于本领域的普通技术人员而言，显而易见的是，存在许多实现上述实施方式的落入本公开的精神和范围内的许多替代方式。因而，这里所描述的实施方式应被看作是说明所公开的创造性的构思，而不是限制所公开的创造性的构思，并且不应被用作用于不适当地限制任何权利要求的最终指向本公开的主题的范围的不允许的基础。

Claims (10)

1.一种在半导体衬底上形成应力减小的介电膜的方法，所述方法包括：
通过下述步骤沉积所述介电膜的第一应力减小的双层：
(i)沉积具有厚度tm和应力水平sm的主要部分；以及
(ii)沉积具有厚度tl和应力水平sl的低应力部分，其中sl<sm；
其中根据(i)‐(ii)沉积的所述第一应力减小的双层的特征在于整体的应力水平stot，并且其中
stot<90％*(sm*tm+sl*tl)/(tm+tl)。
2.根据权利要求1所述的方法，其中对应于所述第一应力减小的双层的stot和sl是这样的，stot<sl。
3.根据权利要求1所述的方法，其还包括：
根据(i)‐(ii)沉积所述介电膜的第二应力减小的双层；
其中，根据(i)‐(ii)沉积的所述介电膜的所述第二应力减小的双层的特征也在于整体的应力水平stot，其中
stot<90％*(sm*tm+sl*tl)/(tm+tl)。
4.根据权利要求3所述的方法，其中对应于所述第一应力减小的双层的stot和sl是这样的，stot<sl，并且对于所述第二应力减小的双层同样如此。
5.根据权利要求1所述的方法，其中对应于所述第一应力减小的双层的stot、sm和sl是这样的，sm>200兆帕的压缩，sl<200兆帕的压缩，并且stot<200兆帕的压缩。
6.根据权利要求1所述的方法，其中对应于所述第一应力减小的双层的stot、sm和sl是这样的，sm>200兆帕的拉伸，sl<200兆帕的拉伸，并且stot<200兆帕的拉伸。
7.根据权利要求1所述的方法，其中，对于每个单独的元素成分，在每单位体积5mol％的差数内，所述第一应力减小的双层的主要部分和低应力部分具有基本上相同的化学组成。
8.根据权利要求7所述的方法，其中所述介电膜包括硅的氧化物、氮化物和/或碳化物。
9.一种在半导体衬底上形成应力减小的介电膜的方法，所述方法包括：
通过下述步骤沉积介电膜的第一应力减小的双层：
(i)沉积具有厚度tm和应力水平Sm的主要部分；以及
(ii)沉积具有厚度tl和应力水平sl的低应力部分，其中sl<sm；
其中根据(i)‐(ii)沉积的所述第一应力减小的双层的特征在于整体的应力水平stot<90％*sm，并且其中，对于每种单独的元素成分，在每单位体积5.0mol％的差数内，所述第一应力减小的双层的主要部分和低应力部分具有基本上相同的化学组成。
10.一种在半导体衬底上形成应力减小的介电膜的方法，所述方法包括：
通过下述步骤沉积介电膜的第一应力减小的双层：
(i)沉积具有厚度tm、应力水平sm、漏电流Im、和击穿电压Vm的主要部分；以及
(ii)沉积具有厚度tl、应力水平sl、漏电流Il、和击穿电压Vl的低应力部分，其中sl<sm；
其中根据(i)‐(ii)沉积的所述第一应力减小的双层的特征在于整体的应力水平stot、整体的漏电流Itot、和整体的击穿电压Vtot，并且其中，stot<90％*sm，并且其中，
Itot<90％*(Im*tm+Il*tl)/(tm+tl),或者
Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl),
或者Itot<90％*(Im*tm+Il*tl)/(tm+tl)且Vtot>110％*(Vm*tm+Vl*tl)/(tm+tl)。
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