TW201709335A - 薄膜中殘留應力之調變方法 - Google Patents

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Abstract

文中揭露在半導體基板上形成較少應力之介電薄膜的方法。此些方法包含藉著沉積一主要部分與一低應力部分，而沉積該介電薄膜之一第一較少應力之雙層，該主要部分具有一厚度tm 與一應力位準sm ，而該低應力部分具有一厚度tl 與一應力位準sl ，其中sl ＜sm 。該第一較少應力之雙層的特徵可在於一總應力位準stot ＜ 90% * (sm *tm +sl *tl )/(tm +tl )，在某些實例中stot ＜sl 。在某些實施例中，stot ＜ 90%*sm 且該主要部分與該低應力部分可具有實質上相同的化學組成，該主要部分及該低應力部分針對每一獨立元素成分的差異落在每單位體積5.0莫耳百分比的容裕內。在某些實施例中，該主要部分及該低應力部分的特徵分別在於漏電流Im 與Il 及崩潰電壓Vm 與Vl ，該第一較少應力之雙層的特徵可在於一總漏電流Itot 與一總崩潰電壓Vtot ，俾使stot ＜ 90% *sm 且Itot ＜ 90% * (Im *tm +Il *tl )/(tm +tl )或Vtot ＞ 110% * (Vm *tm +Vl *tl )/(tm +tl )或兩者皆成立。

Description

薄膜中殘留應力之調變方法
本發明係關於薄膜中殘留應力之調變方法。
由於外部因素(如熱膨脹係數的不匹配)及/或內在因素(如晶格的缺陷及/或錯位)，大部分薄膜沉積會在沉積薄膜中導入殘留應力。取決於例如基板的特性、沉積薄膜的類型與特性、薄膜的沉積方式等，應力可以是壓縮應力或伸張應力。沉積薄膜中的壓縮應力可導致薄膜起泡或彎曲，而伸張應力可導致薄膜破裂。此外，因此些應力所引發的晶圓形變可在其他裝置膜層中造成可靠度問題，而大致上惡化電及光學效能以及製造完成之半導體裝置的機械完整度。是以在積體電路製程過程中，薄膜應力為裝置層整合策略的一主要考量因素。
文中揭露在半導體基板上形成較少應力之介電薄膜的方法。此些方法包含藉著沉積一主要部分與一低應力部分而沉積該介電薄膜之一第一較少應力之雙層，該主要部分具有一厚度tm 與一應力位準sm ，而該低應力部分具有一厚度tl 與一應力位準sl ，其中sl ＜sm 。在某些實施例中，根據前述方法沉積之該第一較少應力之雙層的特徵可在於一總應力位準stot ＜ 90% * (sm *tm +sl *t l )/(tm +tl )。在某些此類實施例中，該第一較少應力之雙層的特徵可在於一總應力位準stot ＜sl 。在某些實施例中，該第一較少應力之雙層的特徵可在於一總應力位準stot ＜ 90%*sm ，且該第一較少應力之雙層的該主要部分與該低應力部分可具有實質上相同的化學組成，該主要部分及該低應力部分針對每一獨立元素成分的差異落在每單位體積5.0莫耳百分比的容裕內。
在某些實施例中，較少應力之沉積介電膜可由矽的氧化物、氮化物、及/或碳化物所構成。在某些實施例中，沉積該第一較少應力之雙層的該主要部分與該低應力部分可包含：使一薄膜前驅物吸附至一製程室中的該基板上，俾使該薄膜前驅物在該基板上形成該薄膜前驅物的一吸附限制層；自該製程室內圍繞已吸附之該薄膜前驅物的一體積移除至少部分未吸附之該薄膜前驅物；及在移除未吸附之該薄膜前驅物後，藉著將已吸附之該薄膜前驅物暴露至一電漿而使其反應，以在該基板上形成一介電薄膜層。
在某些實施例中，沉積該介電薄膜之該第一較少應力之雙層可包含沉積一主要部分與一低應力部分，該主要部分具有一厚度tm 、一應力位準sm 、一漏電流Im 、及一崩潰電壓Vm ，而該低應力部分具有一厚度tl 、一應力位準sl 、 一漏電流Il 及一崩潰電壓Vl ，其中sl ＜sm 。在某些此類實施例中，該第一較少應力之雙層的特徵可在於一總應力位準stot 、 一總漏電流Itot 及一總崩潰電壓Vtot ，俾使stot ＜ 90% *sm 且Itot ＜ 90% * (Im *tm +Il *t l )/(tm +tl )或Vtot ＞ 110% * (Vm *tm +Vl *t l )/(tm +tl )或兩者皆成立。
文中亦揭露在半導體基板上形成較少應力之介電薄膜的方法。此些方法包含藉著沉積一主要部分與一低應力部分而沉積該介電薄膜之一第一較少應力之雙層，其中沉積該主要部分時施加至該主要部分的一總射頻能量(每單位薄膜面積與厚度)係大於約0.16 焦耳/公分2 ，且沉積該低應力部分時施加至該低應力部分之一總射頻能量(每單位薄膜面積與厚度)係小於約0.1 焦耳/公分2 。在某些此類實施例中，在沉積該主要部分時所施加的一射頻功率位準係大於約0.7 瓦/公分2 且在沉積該低應力部分時所施加的一射頻功率位準係低於約0.4 瓦/公分2 。在某些實施例中，在沉積該主要部分時施加一射頻功率大於約0.1 秒/週期且在沉積該低應力部分時施加一射頻功率小於約0.5 秒/週期。
在下面的敘述中，列舉許多特定細節以提供對本發明實施例的全盤瞭解。然而，可在缺乏一些或全部此些特定細節的情況下實施本發明。在其他情況中，不詳細說明習知之製程操作或硬體以免不必要地模糊本發明。雖然利用特定實施例來說明本發明，但應瞭解，本發明之範疇不限於所揭露的特定實施例。導論
本發明人在於半導體基板上沉積介電薄膜的製程中觀察到，在許多情況中，能導致沉積薄膜品質改善之製程條件的變異會伴隨著非所欲之殘留薄膜應力的增加(壓縮應力或伸張應力的增加)。此折衷情況的一實例在基於原子層沉積(ALD)製程的薄膜形成技術中產生。
ALD已成為能達到高品質順形薄膜沉積的熱門技術，高品質順形薄膜係指即便在非平坦的下層結構形狀下，仍具有實質上均勻厚度的材料薄膜，是以對於愈來愈向三維裝置結構架構(如英特爾的三閘極電晶體)移動的積體電路產業而言，順形薄膜具有極大的重要性與價值。使ALD適合沉積順形薄膜的是下列事實：ALD的單一週期只會沉積材料的單一薄層，厚度會受到薄膜形成化學反應前可吸附至基板表面上之一或多種薄膜前驅物反應物之量(即形成一吸附限制層)的限制。接著可使用多個「ALD週期」累積期望的薄膜厚度，由於每一層(有時只是一原子單層)極薄且順形，所得薄膜會實質上順著下方裝置結構的形狀。
如下面更詳細說明的，藉由ALD沉積薄膜可在反應室中使用受到供電的噴淋頭及接地的平臺，在噴淋頭與平臺之間ALD前驅物會在晶圓表面上受到電漿輔助轉變。週期性ALD製程通常包含用以形成薄膜前驅物之一吸附限制層的前驅物給劑步驟、接著進行用以移除未吸附前驅物的給劑後吹淨步驟、接著藉由電漿轉變已吸附的前驅物、然後在某些實施例中進行未反應及/或未吸附前驅物的射頻後吹淨步驟。可經由下面所將述之上述噴淋頭將反應氣體、吹淨氣體等輸送至反應室。在介電薄膜形成時，電漿活化步驟可涉及在例如N2 O、O2 、Ar的氧化性反應物氣體混合物(如可活化已吸附之前驅物的表面反應以將前驅物轉變為介電薄膜，如矽的氧化物、氮化物、及/或碳化物)的存在下於反應室中點燃電漿。可重覆此類週期性ALD製程直到獲得期望的薄膜厚度。
然而如所述，ALD代表一群表現出上述薄膜品質與殘留薄膜應力間之折衷情況的薄膜沉積技術(但應注意，在藉由物理氣相沉積(PVD)與化學氣相沉積(CVD)、尤其是電漿輔助CVD(PECVD)沉積的薄膜中亦可見此折衷情況)。對於在矽基板上藉由ALD 沉積的SiOx 介電薄膜而言，殘留應力通常是壓縮性的。在此情況下，可觀察到因製程條件所導致的較高殘留壓縮應力—製程條件例如是較高的沉積溫度、較高的射頻功率及/或射頻時間(更普遍性地指在沉積薄膜時施加至薄膜的較高射頻能量)—此些製程條件大致上亦能改善沉積薄膜品質，如濕蝕刻率(WER)、乾蝕刻率(DER)、電特性如漏電流、崩潰電壓等。
是以，雖然業界理想地期望能得到在最小應力下的良好薄膜特性，但實際上較佳的薄膜特性通常伴隨著非所欲的高應力位準，即壓縮性或伸張性應力位準。應注意，文中所用的「應力」一詞係指薄膜之應力位準的強度(無關其正負/方向性)，「壓縮」與「伸張」等詞(如熟知此項技藝者所瞭解的詞)係用以識別「應力」的正負/方向性。單層式薄膜：低應力對高應力
圖1A-1F中顯示一實例，其例示較佳薄膜特性與殘留應力之同時增加之間的折衷現象。如表I中所示，實驗係於4電漿射頻功率位準下進行且相同的數據亦被繪示於圖1A中。注意，此些實驗(圖1A-1F)係於4-站製程設備(概略例示於圖8並於下面說明)中進行，因此每片晶圓基板(於此例中為300 mm直徑之晶圓)之射頻功率位準的計算係如表I中所示分割為4射頻功率位準(並註記於圖中)。表 I 數據係對應至藉由400 ℃ 下進行的ALD製程沉積 SiO2 薄膜，其中ALD製程的每一週期使用實質上相同的製程條件。換言之，在每一ALD週期中所沉積之薄膜層具有實質上相同的組成與特性；是以整個ALD週期程序的最終產物可被視為單一薄膜類型的複數膜層、或共同作為薄膜的單一整體層(因為各別膜層之間實質上無法被區分)。
圖1B與1C例示重要的薄膜特性—圖1B中例示崩潰電壓而圖1C中例示漏電流—如表I中所示，當在較高電漿功率位準下沉積薄膜時，兩特性會改善，但再次強調，被犧牲的是薄膜的殘留薄膜應力位準(其大幅增加)。類似地，圖1D與1E分別繪示利用500與2500 W電漿功率所沉積之薄膜的電容-電壓(CV)關係，再次可見，較高的電漿功率沉積(得到較高的應力)會造成較佳的特性—在此例中，在2500 W下沉積之薄膜比在500 W下沉積的薄膜表現出大幅較低的CV 磁滯；且圖1F的數據顯示出電容大致上隨著沉積電漿功率的增加而改善。最後，圖1G針對在2500 W與3500 W電漿功率位準(與較高的壓縮應力位準相關)下沉積之薄膜例示了漏電流降低(電流對電壓曲線的平坦部分)及崩潰電壓具有較大強度(朝向圖左側大電壓強度處，曲線具有陡峭的垂直部分)。
總結，由於良好薄膜特性與高薄膜應力(無論是壓縮或伸張)之間的明顯折衷現象，業界追求一種具有較低應力及期望特性(通常和高應力薄膜相關)之薄膜的沉積方法。多層高 / 低應力薄膜以減少總薄膜應力位準
文中揭露在半導體基板上形成較少應力之薄膜的方法，薄膜雖然具有較低的殘留應力位準但具有(至少就某個程度而言為真)期望的薄膜特性(一般而言具有高殘留應力位準之薄膜的特性)。取決於實施例，此類薄膜的實例可包含介電薄膜如SiOx 、SiNx 、SiOx Ny 、SiCx Ny 、SiCx 、TiOx (x與y的不同數值及組合)或其他介電材料，且此類薄膜特性可包含但不限於濕蝕刻率(WER)與乾蝕刻率(DER)及介電特性（如漏電流與崩潰電壓）。在某些實施例中，形成較少應力之薄膜的此些方法可用以沉積邏輯晶片與DRAM製造中PMD STI填充用之低應力ALD薄膜以及NAND與3DNAND應用中之狹縫1與狹縫2填充。
一般而言，經由在原本為高應力薄膜中導入一或多層低應力層間層，藉此在沉積薄膜堆疊中形成一或多層低應力薄膜部分而達到此目的。藉著此方式設計薄膜，本案發明人觀察到相對於未導入層間層之薄膜的殘留應力位準，薄膜的總殘留應力位準可大幅下降—即便(在某些情況中)層間層所形成之薄膜部分(複數部分)只佔整個沉積薄膜堆疊的相對小部分，上述現象亦為真。又，本案發明人觀察到，雖然層間層大幅降低薄膜的殘留應力位準，但與高應力薄膜相關的各種其他特性並未因層間層存在而實質受到影響。
是以，經由導入低應力層間層似乎可設計出具有高應力薄膜之期望特性的低應力薄膜。在週期性沉積如ALD(如上述)的特定文義下(但亦可在可使用週期性薄膜沉積之其他沉積製程如CVD、PECVD、PVD等的文義下，或大致上應用至週期性薄膜沉積程)，經由在逐層沉積之重覆週期期間變化一或多個間隔處的製程條件可達到上述目的。在某些實施例中，此些「低應力層間層」可與其他膜層可具有實質上相同的化學組成，但因製程條件如電漿功率等的變化而具有不同的殘留應力位準。
為了精確地瞭解文中所揭露之內容的重要性與範疇，先精確地瞭解文中所用之「低應力層間層」的意義是重要的。在週期性沉積製程如ALD的文義下，每一沉積週期沉積具有實質上相同組成與特性的一材料薄層。是以，雖然每一週期沉積「一層」材料，此些膜層之間的界線可能是無法辨識的—因為此些膜層係實質上相同的(就組成與特性而言)—因此整個沉積薄膜堆疊可被視為是單一整體「膜層」。因此，「層」的意義取決於文義：其可指涉在單一沉積週期中的沉積結果、或者其可指涉自具有相同組成之許多膜層之週期性沉積程序所得到之具有均勻組成的一整體層。「低應力層間層」一詞的意義類似地取決於文義，但為了具體明確的目的，在此將其指涉為：藉由一或多個連續的沉積週期所形成之一沉積薄膜的一部分，該一或多個連續之沉積週期進行時的製程條件俾使低應力層間層相對於薄膜堆疊的主要部分(高應力部分)具有低殘留應力位準。此通常為ALD 製程中的數個沉積週期，但可為CVD、PECVD、或PVD製程中的單一沉積週期(在此些製程中單一週期可沉積具有相當厚度的薄膜材料)。對於此些理由而言，有時較簡單地稱為具有一或多個主要部分(本身具有高殘留應力)及一或多個低應力部分(減少整個薄膜的總應力位準)之總較少應力的薄膜。
較少應力之雙層的概念係指包含了低應力薄膜部分及主薄膜部分(本身具有較高應力)的一對薄膜。針對此類雙層，可考慮與其相關之各種薄膜特性的厚度加權平均(“TWA”)。例如，對於具有一主要部分(主要部分具有厚度tm 與應力位準sm )與一低應力部分(低應力部分具有厚度tl 與應力位準sl ，其中sl ＜sm )的薄膜雙層而言，應力位準的厚度加權平均(“TWA”)係由下列關係式所定義s TWA = (sm *tm +sl *t l )/(tm +tl ) 類似地，薄膜特性的厚度加權平均，即p ，被定義為p TWA = (pm *tm +pl *t l )/(tm +tl ) 其中pm 與pl 分別代表主膜層與低應力膜層之特性p 的值。例如，對於具有兩層等厚度的一雙層而言，兩膜層之某些特性的TWA完全等於兩膜層之該特性的平均值；對於具有一膜層較厚而另一膜層較薄的雙層而言，在計算TWA時較厚膜層的特性會得到較高權重。更普遍地，多層結構即N 層結構的TWA可被定義為其中pi 與ti 對應至第i 層的厚度的相關特性，此處再次強調，「層」一詞係指可自相同製程條件下所進行之數個沉積週期程序所得到之實質均勻組成的整體層。
這並不是說，針對雙層或其他多層結構所真實測得的特性的值(將其稱為ptot )必定等於針對構成該多層結構之各別薄膜部分所測得之相同的厚度加權平均(TWA)。一般預期此情況屬實，但令人驚訝地，針對某些雙層結構的某些特性而言，發現TWA經驗法則並非如此。
以殘留薄膜應力為例：發現導入低應力層間層(導入若非如此即具有高殘留應力位準的薄膜中)降低殘留應力位準stot (量測所得)的程度遠大於薄膜堆疊之各別部分之應力位準之厚度加權平均(TWA)所預測的程度。在某些實施例中，stot 可被降低至小於TWA所預測之應力位準的95%、或在某些實施例中小於TWA的90%、或小於TWA的85%、或甚至小於TWA的75%。即便雙層的主要部分及低應力部分具有實質上相同的化學組成(取決於實施例，假設主要部分及低應力部分針對每一獨立元素成分的差異落在每單位體積10莫耳百分比(%)的容裕內、或在某些實施例中主要部分及低應力部分針對每一獨立元素成分的差異落在每單位體積5莫耳百分比(%)的容裕內、或甚至主要部分及低應力部分針對每一獨立元素成分的差異落在每單位體積2莫耳百分比(%)或1莫耳百分比(%)的容裕內)，上述情況亦為真。更令人驚訝的是，在某些實例(見下文)中，發現量測到的殘留應力位準stot 甚至小於低應力層間層的殘留應力位準sl (當其單獨沉積時)(意即stot ＜sl )。假設，此現象係經由低應力/高應力薄膜堆疊的協同重分配所造成。
是以，假若對於一單一雙層而言，數值stot 、sm 、及sl 係分別指雙層的殘留應力、雙層之主要部分(即無層間層)的殘留應力、及只有層間層(即無主要部分)的殘留應力，則較少應力之雙層可俾使sm 大於約200、225、250、275、或300 MPa之壓縮應力、但針對小於sm 的特定組合而言sl 可小於約 225、200、175、150、或125 MPa之壓縮應力、再次針對小於sm 的特定組合而言(在某些情況中如前面段落中所述甚至會小於sl )stot 可小於約225、200、175、150、或125 MPa之壓縮應力。類似地，對於一伸張薄膜而言，此些相同的數值可俾使sm 大於約200、225、250、275、或300 MPa伸張應力、針對小於sm 的特定組合而言sl 可小於225、200、175、150、或125 MPa伸張應力、再次針對小於sm 的特定組合而言(在某些情況中如前面段落中所述甚至會小於sl )stot 可小於225、200、175、150、或125 MPa伸張應力。
厚度加權平均(TWA)的概念亦可用來瞭解及量化高應力薄膜之期望薄膜特性被維持的程度—在某些情況中，即便使用低應力層間層降低整體的總殘留薄膜應力，但期望薄膜特性仍可被維持在超出預期的程度。例如，高應力薄膜的兩項期望特性為低漏電流與高崩潰電壓，本案發明人發現藉著結合一低應力層間層部分與一高應力主膜部分可大幅地降低整體薄膜的總殘留應力位準，並同時將其漏電流與崩潰電壓大量地維持在遠優於TWA對於結合薄膜之此些特性所預測的程度。是以在某些實施例中，對於具有包含了主要部分(高應力部分)與低應力層間層部分之雙層的薄膜而言，雙層的總殘留應力可下降至stot ＜ 90% *sm 、或甚至下降至stot ＜ 80% *sm ，其中sm 為主要部分單獨的應力位準，且雙層的總漏電流可被維持在Itot ＜ 90% *ITWA 或崩潰電壓可被維持在Vtot ＞ 110% *VTWA 或總漏電流與崩潰電壓皆被維持在上述位準，其中(依據上述的定義)ITWA = (Im *tm +Il *t l )/(tm +tl )VTWA = (Vm *tm +Vl *t l )/(tm +tl )tm 與tl 分別為主要部分與低應力薄膜部分的厚度，Im 與Il 分別為主要部分與低應力薄膜部分的漏電流，Vm 與Vl 分別為主要部分與低應力薄膜部分的崩潰電壓。在某些實施例中，雙層薄膜使得漏電流Itot ＜ 80% *ITWA 或將崩潰電壓維持在Vtot ＞ 120% *VTWA 或漏電流與崩潰電壓皆滿足上述條件。下面的實驗涉及具有此些特性之一或多者的薄膜。
上面針對單一雙層薄膜(具有主要部分與低應力層間部分)說明降低薄膜應力用之層間層插入方法；然而，熟知此項技藝者應瞭解，可自2、或3、或4、或5、或更多上述雙層建構具有複數層間層之薄膜堆疊。圖2A中顯示具有4雙層之此類薄膜的概圖。圖例示每一雙層中之低應力層間層的厚度tl 係遠小於每一雙層之主要部分的厚度tm 。圖亦例示，在此特定實施例中，低應力層間層係於主要部分之間沉積且堆疊中最低的層間層直接位於矽基板之上。
沉積此類複數雙層結構的一方式係利用ALD製程，其中層間層的沉積係藉由在整個ALD製程的某些階段期間變化製程條件。應再次注意，藉由電漿活化ALD 製程所形成之介電薄膜中的殘留應力大多取決於ALD週期之反應性轉變步驟期間所用之沉積溫度與電漿特性—尤其是電漿射頻功率、電漿暴露時間、及(更普遍地)在反應性轉變期間施加至薄膜上的總電漿射頻能量。
簡言之，較高溫度及/或電漿能量會導致薄膜大致上具有較佳的特性但代價是較高的殘留應力，低電漿功率通常不會形成高品質薄膜但的確會沉積具有低殘留應力的薄膜。再次，此係例示於表I與圖1A-1F中。是以，若藉由週期性ALD製程沉積高應力薄膜—由於可藉由溫度及/或電漿能量調變殘留應力—導入一或多層低應力層間層的一方法為在整個週期性ALD製程的某些選定週期的電漿活化/轉變步驟期間降低所用的電漿功率。為了形成圖2A中所示之具有4 較少應力之雙層的薄膜，可在四組週期性程序期間變化電漿功率，其中每一者皆形成一低應力/應力降低的層間層。下面將更詳細地說明週期性ALD製程。
應瞭解，為了沉積具有一或多雙層(每一層係由一主要部分與一低應力層間部分所構成)之較少應力的薄膜，可將整個製程視為是由兩種ALD週期所構成—一種用以沉積主要部分而另一種用以沉積層間層部分—兩種之間的主要差異在於ALD反應性/轉變步驟期間所用的電漿能量。
是以，例如較少應力之介電薄膜的形成方法可包含藉著沉積一主要部分與一低應力部分而沉積介電薄膜之第一較少應力之雙層，其中沉積主要部分時施加至每單位薄膜面積之主要部分的總射頻能量可大於約0.1 焦耳/公分2 、更尤其大於約0.16 焦耳/公分2 、或甚至更尤其大於約0.25 焦耳/公分2 。類似地，沉積低應力部分時施加至每單位薄膜面積之低應力部分的總射頻能量可小於約0.1 焦耳/公分2 、或更尤其小於約0.05 焦耳/公分2 。但應瞭解，施加至低應力部分的總射頻能量係小於施加至主要部分的總射頻能量。
類似地，在某些實施例中，在沉積主要部分之轉變步驟期間施加至主要部分的射頻功率位準可大於約0.5 瓦/公分2 、或大於約0.6 瓦/公分2 、或大於約0.7 瓦/公分2 、或甚至大於約0.8 瓦/公分2 ；在沉積低應力部分之轉變步驟期間施加至低應力部分的射頻功率位準可小於約0.5 瓦/公分2 、或小於約0.4 瓦/公分2 、或小於約0.3 瓦/公分2 、或甚至小於約0.2 瓦/公分2 。
若非使用不同的射頻功率位準在主要部分與低應力部分之沉積期間產生所施加之電漿能量的差異，可在沉積兩種不同類型的薄膜部分期間施加反應活化電漿不同持續時間。 是以，例如在沉積主要部分的期間可施加射頻功率大於約0.2 秒/週期但在沉積低應力部分的期間可施加射頻功率小於約0.1 秒/週期。
應注意，電漿功率位準會影響利用其他電漿輔助沉積製程如PECVD 所沉積之薄膜中的薄膜品質與殘留應力位準。因此，針對將應力降低層間層導入此些其他沉積製程所沉積之高應力薄膜的作法，亦可使用電漿功率調整。又，應注意，在週期性ALD製程的某些週期程序期間亦可調整其他製程參數，如溫度、壓力、電漿組成、反應物氣體組成與濃度等(調整單一參數或參數組合)以有效地將一或多低應力層間層插入沉積薄膜堆疊中。原則上，此類調變可在給劑、吹淨、及電漿活化/轉變步驟中或其他此些步驟的某些組合中進行。層間層厚度比值對薄膜特性的影響
層間層部分佔總薄膜厚度的比例對上主要部分佔總薄膜厚度的比例會影響整體薄膜的總殘留應力位準。圖2B針對具有4雙層(因此具有4低應力層間部分)之圖2A之薄膜結構實例顯示此效應。尤其，圖2B繪示殘留壓縮應力對厚度比值的關係，其中厚度比值為4層間層部分之總和厚度相對於總薄膜厚度的比值。觀察到對於低厚度比值，壓縮應力位準的下降粗略地與層間層比例呈反比且比值高。例如，僅約25%的厚度比值可將壓縮應力自–266 MPa降至–163MPa，33%的厚度比值可降低壓縮應力更多約50%。結果33%的厚度比值的應力位準會等於只沉積低應力層間層時(即100%的厚度比值，如圖2A中最右邊的數據點所示)的應力位準。又，觀察到約73%之厚度比值可獲得中性應力薄膜，這是卓越的，因為(再次如圖2A中最右邊的數據點所示)甚至低應力層間層本身都不是中性應力或接近中性應力。因此，此薄膜應力降低的層間層技術使得吾人得以沉積具有總應力位準stot ＜sl 的薄膜，其中sl 為低應力層間層本身的應力位準。是以，應注意，在此特定的實例中，可得到遠優於TWA 所預測的結果(就降低應力而言)。是以，可導致較少應力之薄膜的可能厚度比值可包含但不限於5%、10%、25%、33%、50%、及75%，其包含落在任一對前述厚度比值所定義之厚度比值範圍內的厚度比值。亦應注意，在此特定的實例中，高應力薄膜部分係於ALD 轉變步驟期間以2500 W的電漿功率位準(再次強調，對應至4站晶圓製程設備)沉積—在無層間層的情況下其展現出-266 MPa的應力位準(圖示的最左)—且低應力層間層部分係於ALD 轉變步驟期間以500 W的電漿功率位準(再次強調，對應至4站晶圓製程設備)沉積—其本身(圖示的最右)展現出-139 MPa的應力位準。過程中維持400℃ 的製程溫度。
雖然圖2B特別例示低應力層間層的存在如何降低總薄膜應力，圖2C-2G例示在相當廣的層間層厚度比值範圍內，此應力降低的現象不會實質上影響存在於無層間層之高應力薄膜中的期望特性(即圖2B-2F 中對應至厚度比值為0.0的數據)。例如，再次針對圖2A的4雙層薄膜，圖2C與2D分別繪示崩潰電壓與漏電流為厚度比值的函數。圖2B與2C的每一者中，此些結果堆疊在來自圖2B之壓縮應力曲線上。在此些圖中可見，雖然壓縮應力隨著厚度比值增加而減少，但崩潰電壓與漏電流維持得非常穩定直到厚度比值約為75%為止，當厚度比值約為75%時，此些特性終於開始惡化。是以，發現低於75%時可藉著低應力層間層的存在改善應力但此些電特性鮮少劣化。
類似地，圖2E (i)至(v)針對特定厚度比值0%、11%、33%、73%、及100%顯示電容-電壓(C-V)作圖。再次強調，圖例示薄膜的電特性實質上維持不變但應力因4層間層的存在而下降。只有在厚度比值為100%時觀察到C-V磁滯的非所欲增加。
最後，圖2F與2G顯示利用不同層間層厚度比值沉積之薄膜之電特性的額外作圖。各別曲線係標示以用以沉積層間層部分之ALD週期數目對用以沉積主要部分之ALD週期數目。圖2F為電流-電壓圖，其顯示每一沉積薄膜之漏電流位準為每一電流-電壓(I-V)曲線的水平部分(見圖中央)且每一沉積薄膜之崩潰電壓位準為每一電流-電壓曲線的垂直部分(朝向圖的左側)。再次強調，數據顯示，在層間層構成整個薄膜之前，薄膜的電特性不會因層間層存在而受到嚴重影響—層間層構成整個薄膜即對應至500層間層沉積週期與0主要部分沉積週期所沉積之薄膜的曲線。I-V曲線的確顯現在500/0曲線以下崩潰電壓和層間層薄膜比例之間有些許相依性，但相依性相當小。圖2G顯示對應至相同薄膜之電容-電壓(C-V)曲線，且可再次觀察到在薄膜完全由層間層式薄膜層所構成(即500/0曲線)前不會有任何非所欲的磁滯現象。再次強調，結論為，為了大幅降低殘留應力位準而不明顯地惡化薄膜的電特性，可導入相當適當比例的低應力層間層。低應力層間層之位置與數目的影響
被導入沉積薄膜之低應力層間層的數目以及其在薄膜內的位置(導入順序)可能會影響沉積薄膜的殘留應力位準。例如，圖3A-3F顯示各種沉積薄膜結構，圖3A概略地代表基準整體高應力薄膜結構(即不具有任何低應力層間層)而圖3B-3F略概地代表不同的多層薄膜堆疊結構，其中每一結構在複數高應力薄膜內皆具有根據各種沉積程序所沉積之一或多低應力層間層。尤其，圖3B顯示具有4較少應力之雙層的一薄膜堆疊結構，每一雙層係由一主要(高應力)薄膜部分與一低應力層間層薄膜部分所構成。在此實施例中，每一較少應力之雙層的低應力部分係沉積於主要部分之前(之下)。圖3C顯示4較少應力之雙層的類似結構，但在此實施例中，每一較少應力之雙層的低應力部分係於主要部分之後(之上)沉積。圖3D顯示略微不同的結構，其可說是具有2雙層—在每一雙層中層間層部分係於主要部分之後沉積(如圖3C中所示)—但2雙層之上覆有另一層高應力(主要)薄膜。或者，圖3D可被視為具有2雙層—在每一雙層中層間層部分係於主要部分之前沉積(如圖3B中所示)—但此2雙層係於先前已沉積的高應力(主要)薄膜部分之後沉積。圖3E顯示類似於圖3D中之結構的堆疊結構，但每一層間層部分具有圖3D所示之厚度的雙倍厚度。是以，圖3E中之薄膜具有和圖3B與3C所示之薄膜相同的厚度比值，但低應力層間層厚度僅結合至2雙層中而非4雙層中。圖3F中所示之薄膜結構更甚於前，其將所有結合成一單一雙層但具有和圖3B、3C、及3E所示之薄膜相同的厚度比值。文中所揭露之較少應力之薄膜的形成方法可用以沉積體現任何此些堆疊結構的薄膜。
由於在某些情況中本案發明人發現具有相同厚度比值但具有不同堆疊結構的薄膜可表現出不同的薄膜特性，因此上述結果是有用的。例如，圖4A顯示低/高應力薄膜之順序對崩潰電壓的影響，圖4B顯示低/高應力薄膜之順序對電容的影響。所示之結果對應至具有兩種堆疊結構(圖3B中所示之層間層在下的結構或圖3C中所示之層間層在上的結構)之一者的不同4-雙層薄膜，對於兩種堆疊結構的每一種而言，一薄膜的主要部分係於ALD 轉變步驟期間以2500 W的電漿功率沉積而另一薄膜的主要部分係以3500 W的電漿功率沉積。繪示於圖4A與4B中的原始數據係列於表II中。表 II 圖(與表)中的數據顯示，兩種堆疊結構(基本上反轉沉積低/高應力薄膜的順序)對應力、非均勻性、沉積速率、及漏電流(圖4B)都只有微小的影響。然而可觀察到，對於具有主要(高應力)薄膜部分在層間層之前沉積之堆疊結構(如圖3C中所示)的薄膜而言，崩潰電壓係大幅改善(圖4A)。是以在某些實施例中，在形成一或多或所有較少應力之雙層時，在低應力層間部分之前沉積每一雙層之主要(高應力)部分可能是有利的。(但可能還是有其他實施例顯示在層間層之後沉積主要部分是比較有利的)
類似地，圖4C中所示的數據探究改變雙層數目對崩潰電壓的影響—尤其利用4-雙層薄膜(具有圖3B中所示之堆疊結構)對1-雙層薄膜(具有圖3F中所示之堆疊結構)。針對兩種厚度比值(0.11 與0.33)進行1-雙層對4-雙層的比較。圖4D中顯示針對相同薄膜探究雙層數目對電容(對電壓)的影響。此些實驗的原始數據係列於表III中。 表III 從此些實驗可觀察到，對於每一厚度比值(0.11與0.33)而言，1-雙層與4-雙層殘留結構的薄膜應力、崩潰電壓、漏電流、及電容都是相差不遠的。然而，表III顯示，對於兩種厚度比值而言，4雙層結構表現出實質上較佳的非均勻性。是以，雖然一單一低應力層間層可明顯地降低薄膜應力，但在某些實施例中，沉積多個雙層結構如2、或3、或4、或5、或6、或7、或8、或更多雙層是較佳的。最後應注意，對於單一雙層薄膜而言，圖4E與4F中所示之0.11與0.33厚度比值的C-V曲線表現出極少或無磁滯現象。層間層應力位準對總薄膜應力的影響
圖5A-5E探研在用以沉積層間層之ALD週期的ALD轉變步驟期間使用增加的電漿功率的影響。此些實驗涉及具有4較少應力之雙層的一薄膜堆疊結構，每一雙層係由一主要(高應力)薄膜部分(藉由500 ALD週期之2500 W的電漿功率所沉積，2500 W的電漿功率係由4站共同提供)與一低應力層間層薄膜部分(藉由50 ALD週期之各種電漿功率瓦數所沉積)所構成。在每一圖中，觀察到在沉積低應力層間層薄膜部分時使用增加的電漿功率(自500 W增加至750 W且自750 W增加至1000 W，同樣對應至4站製程室中處理4片晶圓)對薄膜特性具有最小的影響。如圖及下列表IV中所示，此些特性包含壓縮應力、崩潰電壓、漏電流、電容(對電壓)、沉積速率(厚度)、及非均勻性。注意，對於崩潰電壓的圖(圖5B中)，垂直軸(電壓)的範圍僅自-12.1至-11.7 MV/公分。表 IV 藉由原子層沉積 (ALD) 進行薄膜沉積的細節
使用ALD技術形成材料薄膜之一半導體製造步驟通常使用複數ALD週期程序。單一的ALD週期僅能沉積一材料薄膜(有時僅沉積一分子層厚度)。為了累積具有適當期望厚度的薄膜，可進行多個ALD週期。因此存在著可依序重覆之「ALD週期」的概念。
簡言之，用以在基板上形成介電薄膜之單一層的基本「ALD週期」可包含下列步驟： (i)薄膜前驅物給劑/吸附；(ii)給劑後移除未吸附的前驅物；(iii)已吸附之前驅物之電漿活化反應/轉變；及選擇性的(iv)反應後移除脫附的前驅物及/或反應副產物。操作(i)-(iii)—在某些實施例中亦包含(iv)—因而構成ALD的單一週期，接著可重覆一或多次ALD的單一週期以在基板上沉積薄膜的額外膜層，藉此累積具有適當期望厚度的薄膜。
更具體而言，此種介電薄膜沉積之基本ALD製程程序600可如圖6之流程圖所例示。如圖中所示，單一的ALD週期可始於操作611而在製程室中使介電薄膜前驅物吸附至半導體基板上，俾使薄膜前驅物在基板上形成一吸附限制層。為了沉積Si系的介電薄膜如SiOx 、SiNx 等，薄膜前驅物通常包含Si而作為成長介電薄膜用之Si源。吸附/給劑操作之後，進行操作612而自圍繞已吸附之薄膜前驅物的體積移除至少部分未吸附的薄膜前驅物。在移除未吸附前驅物後，在操作613中，藉著將已吸附之薄膜前驅物暴露至包含離子及/或自由基的電漿，使已吸附之薄膜前驅物反應，離子及/或自由基的物種包含例如氧(O)、或氮(N)(其可氧化已吸附的介電前驅物)。這會導致在基板上形成一介電薄膜層。最後，在某些實施例(如圖6中虛線繪製之方塊所示)中且取決於薄膜形成反應的化學品，在操作613後可進行操作614而自圍繞已形成之介電薄膜層的體積移除至少部分剩餘離子、自由基、脫附之薄膜前驅物、及/或反應副產物。注意，在上述涉及使用一或多層低應力層間層以形成較少應力之介電薄膜的實例中，藉由變化圖6之ALD反應/轉變步驟613中的電漿功率而形成低應力層間層。
前述操作611至614的程序代表一單一ALD週期，能形成介電薄膜之一單層。然而，由於藉由ALD所形成之一單層薄膜通常極薄—有時其只有一單一分子厚—因此需依序重覆複數ALD週期，以累積適當的介電薄膜厚度。是以，再次參考圖6，若期望沉積N 層之薄膜(或相當於薄膜之N 層)，則依序重覆複數ALD週期(操作611至614)，在每一ALD週期於操作614結束後，在操作620中判斷是否已進行了N 個ALD週期。接著，若已進行了N 個週期，結束薄膜形成操作，若尚未進行N 個週期，製程程序返回操作611以開始另一ALD週期。如此，可沉積具有期望厚度的順形薄膜。
在上述之ALD週期的步驟(i)期間—即薄膜前驅物給劑/吸附期間—可使含矽薄膜前驅物以介於約1至5 sL/m(每分鐘標準升)之間、或更尤其介於約3至5 sL/m之間、或仍更尤其介於約4至5 sL/m之間、或約4.5 sL/m的流率流至反應室。此些數值係對應至被設計用來處理300 mm 直徑晶圓的4站反應室。針對具有更多或更少站的反應室、或用於更大或更小直徑之晶圓的反應室，可依比例調整流率。當然，甚至針對固定站數及晶圓尺寸，反應室體積亦會影響流率的選擇。是以，取決於實施例，可使含矽薄膜前驅物流至反應室，俾使前驅物在反應室中具有介於約1至50 torr之間、或更尤其介於約10至20 torr之間、或在某些實施例中介於約8至12 torr之間、或約10 torr的分壓。前驅物流至反應室的持續期間可介於約1至15秒之間、或更尤其介於約1至5秒之間、或甚至更尤其介於約2至3秒之間、或約2.5秒。
取決於實施例，在步驟(i)期間吸附至基板上的薄膜前驅物除了包含矽外，尚可包含一或多種鹵素、或兩或更多種鹵素(見下面鹵素矽烷的說明)。後者的實例包含二氯矽烷、六氯二矽烷、四氯矽烷。在某些實施例中，在步驟(i)期間吸附的含矽薄膜前驅物可選自氨基矽烷。
在上述之ALD週期的步驟(ii)期間—即給劑後移除未吸附之前驅物的步驟期間—吹淨步驟可使用惰性吹淨氣體(如N2 或Ar)，吹淨氣體以介於約10至40 sL/m之間的流率流至反應室介於1至10秒之間的時間、或更尤其介於約1至3秒之間的時間、或約2秒。再次強調，此些數值係對應至被設計用來處理300 mm 直徑晶圓的4站反應室。針對具有更多或更少站的反應室、或用於更大或更小直徑之晶圓的反應室，可依比例調整流率。在某些實施例中，此吹淨步驟之後可進行泵抽至一基本壓力(pump-to-base (PTB))—意即將反應室泵抽至一基本壓力，此基本壓力通常儘可能地低至可達到的合理可行數值。PTB可藉由直接將反應室暴露至一或多個真空泵浦來達到。在某些實施例中，基本壓力通常可能僅有數毫托(如介於約1至20 mTorr)。
在上述之ALD週期的步驟(iii)期間—即已吸附之前驅物之電漿活化反應/轉變步驟期間—產生電漿且已吸附之薄膜前驅物被暴露至電漿，以在表面反應中形成一層介電薄膜，電漿可包含例如含氮及/或含氧離子、及/或自由基。電漿係藉由施加射頻電磁(EM)輻射至電漿前驅物所形成，電漿前驅物可為氨氣(NH3 )、分子氮氣(N2 )、胺如第三丁基胺、氧氣(O2 )、NO、N2 O等、或上述者的組合。
然而在某些實施例中，在產生電漿之前，可建立電漿前驅物(如NH3 、O2 等)之預流，該預流介於約0.5至10秒之間的時間、或更尤其介於約4至8秒之間的時間、或約6秒的時間。 流率可介於約1至10 sL/m之間、或更尤其介於約4至6 sL/m之間、或約3 sL/m。然而，再次強調，此些數值係對應至被設計用來處理300 mm 直徑晶圓的4站反應室。因此，取決於實施例，可使電漿前驅物以特定方式流至反應室，俾使電漿前驅物在反應室中建立介於約 1.5至6 torr之間、或更尤其介於約1.5至3 torr之間、或約2 torr的分壓。
仍參考步驟(iii)，在預流之後，開啟射頻功率以產生電漿。在電漿生成期間，電漿前驅物的可行氣流與分壓可與上述預流期間者相同。用以產生電漿的射頻功率可介於約100至6000 W之間、或更尤其介於約400至5100 W之間、或更尤其介於約900至4100 W之間、或仍更尤其介於約2500至3500 W之間、或約3000 W，射頻功率的頻率為13.56 MHz(但取決於實施例亦可使用13.56 MHz的正整數倍，如27.12 MHz、40.68 MHz、或54.24 MHz等，在下面將更詳細地說明亦可對13.56 MHz或其整數倍的頻率進行某些頻率調整)。射頻功率可維持開啟介於約0.1至6秒之間的時間，使已吸附的介電薄膜前驅物暴露至電漿的離子及/或自由基介於約0.1至 6秒的對應暴露時間，造成介電薄膜形成表面反應。更尤其，射頻功率可開啟(且已吸附之薄膜前驅物暴露至電漿)介於約0.5至3秒之間的時間、或介於約0.5至2秒之間的時間、或介於約1至2秒之間的時間。再次強調，當瞭解此些電漿功率係對應至具有用以處理300 mm直徑晶圓之4處理站的反應室。是以，對於步驟(iii)而言適當的電漿功率密度可介於約0.035至2.2 W/公分2 之間(由於0.035 ≈ 100/(4*π*152 ) 且2.2 ≈ 6000/(4*π*152 ))，類似地，同樣的計算方式可應用至上述的其他電漿功率數值與範圍。
在某些實施例中已發現電漿暴露時間與電漿功率之間的折衷現象—即短暴露時間可搭配高電漿功率運用、長暴露時間可搭配低電漿功率運用、及中等暴露時間可搭配中等電漿功率運用。
對於上述之ALD週期的選擇性步驟(iv)—即反應後移除脫附之前驅物及/或副產物的步驟—可以惰性吹淨氣體(如Ar或N2 )吹淨反應室而完成，吹淨氣體的流率可介於約10 至40 sL/m之間並持續介於1至10秒的時間、或更尤其介於約1至3秒的時間、或約2 秒的時間。再次強調，此些流率係對應至具有用以處理300 mm直徑晶圓之4處理站的反應室，因此針對用於更多數目或更少數目之更大或更小直徑之晶圓的更大或更小反應室，可依比例調整流率。對於壓力而言，在吹淨期間反應室內的壓力可介於約2至10 torr之間、或更尤其介於約4至8 torr之間、或約6 torr。如移除步驟(ii)，在某些實施例中，在步驟(iv)期間亦可使用PTB促進移除。
是以，在操作(ii)與(iv)中的移除動作可大致上藉由吹淨圍繞基板之體積、將圍繞基板之體積泵抽至基本壓力(“pump-to-base”)之排空等完成。在某些實施例中，此些吹淨動作可邏輯地被分為文中所謂的「主吹淨」或「爆吹淨」及「次要吹淨」。(主吹淨/爆吹淨及次要吹淨之使用的細節係載於2014年7月30日申請之名為「METHODS AND APPARATUSES FOR SHOWERHEAD BACKSIDE PARASITIC PLASMA SUPPRESSION IN A SECONDARY PURGE ENABLED ALD SYSTEM」的美國專利申請案US 14/447,203中，將其所有內容包含於此作為所有目的之參考)。關於 ALD 技術與操作的額外細節
如上所討論，當裝置尺寸持續微縮且積體電路朝向使用3-D電晶體與其他3-D結構的方向移動時，能沉積精準量(厚度)的順形薄膜材料—例如SiOx 、SiNx 、SiOx Ny 、SiCx Ny 、SiCx 、TiOx (不同之x與y的值及其組合)之介電薄膜—的能力變得益發重要。如所述，原子層沉積(ALD)是一種能達成順形薄膜沉積的技術，其通常涉及複數沉積週期以達到期望的薄膜厚度。
相對於使用活化氣相反應來沉積薄膜的化學氣相沉積(CVD)製程，ALD製程使用表面媒合沉積反應以逐層方式沉積薄膜。例如在一類的ALD製程中，將第一薄膜前驅物(P1)以氣相導入製程室並暴露至基板，使第一薄膜前驅物(P1)得以吸附至基板表面(通常是吸附至眾多表面活性位置處)。P1的某些分子可在基板表面上形成一濃縮相，此濃縮相包含P1之化學吸附的物種與物理吸附的分子。接著，排空圍繞基板表面的體積以移除氣相與物理吸附的P1，故只留下化學吸附的物種。接著將第二薄膜前驅物(P2)導入製程室，俾使P2的某些分子吸附至基板表面。接著可再次排空製程室內圍繞基板的體積，這次移除未受束縛的P2。接著，提供至基板的能量(如熱能或電漿能量)活化P1與P2之已吸附分子間的表面反應以形成一薄膜層。最後，再次排空圍繞基板之體積以移除未反應的P1及/或P2及/或反應副產物(若其存在)，結束此 ALD之單一週期。
沉積順形薄膜用之ALD技術可涉及各種化學品，取決於期望的反應化學及沉積薄膜的身分與特性，可使用基本ALD製程程序的許多潛在變化型。在下列文獻中詳細記載了許多此類變化型：2011年4月11日申請之名為「PLASMA ACTIVATED CONFORMAL FILM DEPOSITION」之美國專利申請案US 13/084,399，代理人案號為NOVLP405；2011年9月23日申請之名為「PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION」的美國專利申請案US 13/242,084，現為美國專利US 8,637,411，代理人案號為NOVLP427；2011年9月1日申請之名為「PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION」的美國專利申請案US 13/224,240，代理人案號為NOVLP428；及2012年9月7日申請之名為「CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION」之美國專利申請案US 13/607,386，代理人案號為NOVLP488，將上述每一者的所有內容包含於此作為所有目的之參考。
如此些先前申請案中所述，一個用以在基板上沉積材料單層的基本ALD週期可包含：(i)使一薄膜前驅物吸附至基板上，俾使該前驅物形成一吸附限制層；(ii)自圍繞該已吸附前驅物的體積移除未吸附的前驅物；(iii)使已吸附之薄膜前驅物反應，以在基板上形成一薄膜層；及(iv)自圍繞形成在該基板上之該薄膜層的體積移除脫附的薄膜前驅物及/或反應副產物。在操作(ii)與(iv)中的移除動作可藉由吹淨圍繞基板之體積、排空圍繞基板之體積、將圍繞基板之體積泵抽至一基本壓力(「pump-to-base」)等完成。應注意，此操作(i)至(iv)的基本ALD程序不一定要像上述實例中涉及兩種化學吸附的反應性物質P1與P2，甚至其也不必要涉及第二種反應性物質。可根據所涉及之期望的沉積化學品來施行此些可能性/選擇。例如且如前所述，對於沉積含矽介電薄膜，含矽前驅物通常是化學吸附的物種(在此將其稱為P1)，與其反應以形成介電薄膜的物種可以是含氮或含氧物種，在步驟(iii)中形成用以造成反應之含氮或含氧物種的電漿。是以在某些實施例中，使用含氮或含氧離子及/或自由基來提供沉積介電薄膜中的氮或氧原子以及提供活化表面反應用的能量。在其他實施例中，可預見含矽前驅物為第一化學吸附物種(P1)而含氮或含氧物種可為第二化學吸附物種(P2)，接著在此類ALD週期的步驟(iii)中施加至兩種化學吸附物種的電漿可用以提供活化能但不必提供沉積介電薄膜的氮或氧原子。在某些實施例中，有一額外步驟(iv)移除任何餘留的電漿物種、脫附反應物、及/或反應副產物等。
然而，由於ALD的吸附限制本質，ALD的單一週期只會沉積一材料薄膜且通常只沉積材料薄膜的單一單層。例如，取決於薄膜前驅物給劑操作的暴露時間及薄膜前驅物(對基板表面)的黏附係數，每一ALD週期可沉積僅約0.5至3埃的厚度的薄膜層。是以，在一典型的ALD週期中，操作的程序—如上所述之操作(i)至(iv)—大致上會被重覆複數次以形成具有期望厚度的順形薄膜。是以，在某些實施例中，連續地重覆操作(i)至(iv)至少一次、或至少2次、或至少3次、或至少5次、或至少7次、或至少10次。ALD薄膜可以下列的速率沉積：每一ALD週期約0.1 Å或介於0.1 Å至2.5 Å之間、或每一ALD週期約0.2 Å或介於0.2 Å至2.0 Å之間、或每一ALD週期約0.3 Å或介於0.3 Å至1.8 Å之間、或每一ALD週期約0.5 Å或介於0.5 Å至1.5 Å之間、或每一ALD週期約0.1 Å或介於0.1 Å至1.5 Å之間、或每一ALD週期約0.2 Å或介於0.2 Å至1.0 Å之間、或每一ALD週期約0.3 Å或介於0.3 Å至1.0 Å之間、或每一ALD週期約0.5 Å或介於0.5 Å至1.0 Å之間。
在某些薄膜形成化學物中，除了被稱為「薄膜前驅物」的反應物外，亦可使用輔助反應物或共反應物。在某些此類實施例中，在步驟(i)至(iv)的子組合期間或重覆步驟(i)至(iv)時，在步驟(i)至(iv)的每一步驟中可連續地流動輔助反應物或共反應物。在某些實施例中，此其他反應性化學物質(輔助反應物、共反應物等)可吸附至具有薄膜前驅物的基板表面上，然後與薄膜前驅物反應(如上述涉及前驅物P1與P2的實例)，但在其他實施例中，其毋需先吸附至基板表面上，而是當其與已吸附的薄膜前驅物接觸時，本身就與已吸附的薄膜前驅物發生反應。又，在某些實施例中，操作(iii)之反應已吸附的薄膜前驅物可涉及使已吸附之薄膜前驅物與電漿接觸。取決於實施例，電漿除了可提供能量之外，尚可提供輔助反應物/共反應物。例如，在上述涉及藉由ALD形成介電薄膜的製程中，輔助反應物/共反應可被認為是在步驟(iii)中用以形成電漿的含氮或含氧物種。
在某些實施例中，多層沉積薄膜可包含交替組成的複數區域/複數部分，此些交替組成的複數區域/複數部分例如是藉由下列方式所形成：依序順形沉積具有一組成的複數膜層、接著順形沉積具有另一組成的複數膜層、接著重覆及交替上述兩種程序。沉積ALD薄膜的某些此些態樣係載於例如2012年9月7日申請之名為「CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION」的美國專利申請案US 13/607,386 (代理人案號NOVLP488)，將其所有內容包含於此作為所有目的之參考。具有交替組成之順形薄膜(包含用以摻雜下方目標積體電路結構或基板區域的薄膜)及形成此些薄膜之方法的更進一實例係詳細載於：2011年4月11日申請之名為「PLASMA ACTIVATED CONFORMAL FILM DEPOSITION」的美國專利申請案US 13/084,399 (代理人案號NOVLP405)；2011年9月23日申請之名為「PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION」的美國專利申請案US 13/242,084，現為美國專利US 8,637,411 (代理人案號NOVLP427)；2011年9月1日申請之名為「PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION」之美國專利申請案US 13/224,240 (代理人案號NOVLP428)；2012年9月7日申請之名為「CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION」之美國專利申請案US 13/607,386 (代理人案號NOVLP488)；及2014年2月28日申請之名為「CAPPED ALD FILMS FOR DOPING FIN-SHAPED CHANNEL REGIONS OF 3-D IC TRANSISTORS」的美國專利申請案US 14/194,549；將上述每一者的所有內容包含於此作為所有目的之參考。
如上述參考案件之說明書中所詳述，ALD製程可用以沉積順形氧化矽(SiOx )薄膜、碳化矽(SiC)薄膜、氮化矽(SiN)薄膜、碳氮化矽(SiCN)薄膜、或其組合。在ALD形成之薄膜的某些變化中亦可形成矽-碳-氧化物及矽-碳-氮氧化物、及矽-碳-氮化物。在下列文獻中詳細記載了沉積此些類型之薄膜的方法、技術、及操作：2012年6月12日申請之名為「REMOTE PLASMA BASED DEPOSITION OF SiOC CLASS OF FILMS」的美國專利申請案US 13/494,836 (代理人案號NOVLP466/NVLS003722)；2013年5月31日申請之名為「METHOD TO OBTAIN SiC CLASS OF FILMS OF DESIRED COMPOSITION AND FILM PROPERTIES」的美國專利申請案13/907,699(代理人案號LAMRP046/3149)；名為「GROUND STATE HYDROGEN RADICAL SOURCES FOR CHEMICAL VAPOR DEPOSITION OF SILICON-CARBON-CONTAINING FILMS」之美國專利申請案US 14/062,648；及2014年2月28日申請之名為「CAPPED ALD FILMS FOR DOPING FIN-SHAPED CHANNEL REGIONS OF 3-D IC TRANSISTORS」的美國專利申請案US 14/194,549；將上述每一者的所有內容包含於此作為所有目的之參考。
可重覆複數ALD週期以累積複數順形膜層之堆疊。在某些實施例中，每一層可具有實質上相同的組成，但其他實施例中，依序沉積之ALD膜層可具有不同組成，或在某些此類實施例中，如上所述組成可逐層交替或具有不同組成的膜層可具有一重覆順序。是以，取決於實施例，可使用某些堆疊設計概念，如上列被包含於此作為參考的專利申請案(美國專利申請案US 13/084,399、US 13/242,084、及US 13/224,240)中所揭露的概念，調變此些膜層中的硼、磷、或砷濃度。薄膜形成 ALD 化學物
介電薄膜的沉積可使用一或多種含矽薄膜前驅物，含矽薄膜前驅物可選自各種化合物。適合的前驅物可包含加以選定以提供期望組成特性(在某些情況中亦提供期望物理或電特性)的有機矽反應物。含矽反應物/薄膜前驅物的實例尤其可包含矽烷、烷基矽烷、矽氧烷、烷氧基矽烷、鹵素矽烷、及氨基矽烷等。
就矽烷而言，在某些實施例中可用以形成SiN薄膜的非限制性實例可包含矽烷(SiH4 )、二矽烷(Si2 H6 )、三矽烷、及更高階的矽烷。
烷基矽烷—具有接合至一或多個烷基團及/或氫原子之一或多個矽原子的含矽化合物—在某些實施例中亦可被用來形成SiN薄膜。取決於實施例，矽原子(複數矽原子)可接合至4個烷基團、或3個烷基團與一個氫、或2個烷基團與2個氫、或1個烷基團與3個氫。可選擇之可行烷基團可包含但不限於Me、Et、i-Pr、n-Pr、及第三丁基官能基團。適合用來作為薄膜前驅物之烷基矽烷的特定實例可包含但不限於甲基矽烷(H3 SiCH3 )、乙基矽烷、異丙基矽烷、第三丁基矽烷、二甲基矽烷(H2 Si(CH3 )2 )、三甲基矽烷(HSi(CH3 )3 )、四甲基矽烷(Si(CH3 )4 )、二乙基矽烷、三乙基矽烷、二第三丁基矽烷、烯丙基矽烷、叔丁基矽烷、叔己基矽烷、異戊基矽烷、第三丁基二矽烷、及二第三丁基二矽烷。
此外，可使用更高階的矽烷取代單矽烷。在具有多個矽原子且一矽原子係接合至矽原子的矽化合物中，每一矽上的其他取代物的數目會少1。來自烷基矽烷之此類二矽烷的實例為六甲基二矽烷(HMDS)。來自烷基矽烷之二矽烷的另一實例可包含五甲基二矽烷 (PMDS)，其可用以形成SiC薄膜。在某些實施例中，複數矽原子中的一矽原子可具有獨自附接至此矽原子的含碳或含烷氧基，且該複數矽原子中的一矽原子可具有獨自附接至此矽原子的氫原子。其他類型的烷基矽烷可包含烷基碳矽烷。烷基碳矽烷可具有分支聚合結構，其中一碳接合至一矽原子且複數烷基接合至一矽原子。實例包含二甲基三甲基矽甲烷 (DTMSM)及雙二甲基矽乙烷(BDMSE)。其他類型的烷基矽烷可包含矽氮烷及烷基二矽氮烷。烷基二矽氮烷包含矽氮烷及接合至兩個矽原子的複數烷基團。實例包含1,1,3,3-四甲基二矽氮烷(TMDSN)。在某些實施例中，TMDSN可形成SiCN薄膜。
鹵素矽烷—即具有接合至一或多個鹵素原子之一或多個矽原子的含矽化合物—在某些實施例中，亦可被用於形成SiN薄膜。取決於實施例，矽原子(複數矽原子)可接合至4個鹵素原子、或3個鹵素原子、或2個鹵素原子、或1個鹵素原子。碘矽烷、溴矽烷、氯矽烷、及氟矽烷可適合用來作為薄膜前驅物。雖然鹵素矽烷，尤其是氟矽烷可形成可能會蝕刻矽材料的反應性鹵素物種，但在某些文中所述的實施例中，當電漿擊發時並不存在含矽反應物。適合用於作為薄膜前驅物的氯矽烷的特定實例包含但不限於四氯矽烷(SiCl4 )、三氯矽烷(HSiCI3 )、二氯矽烷(H2 SiCl2 )、單氯矽烷(CISiH3 )、六氯二矽烷、氯丙烯基矽烷、氯甲基矽烷、二氯甲基矽烷(SiHCH3 Cl2 )、氯二甲基矽烷、氯乙基矽烷、第三丁基氯矽烷、二第三甲基氯矽烷、氯異丙基矽烷、氯叔丁基矽烷、第三丁基二甲基氯矽烷、及乙基甲基氯矽烷。碘矽烷、溴矽烷、及氟矽烷的特定實例包含但不限於分子結構類似於上述含氯化合物、但分別以碘原子(複數碘原子)、溴原子、或氟原子(複數氟原子)取代氯原子(複數氯原子)的化合物。例如，對應至三氯矽烷(HSiCI3 )的溴矽烷為三溴矽烷(HSiBr3 )。
氨基矽烷—即具有接合至一或多個氨基團之一或多個矽原子的含矽化合物—在某些實施例中亦可用以形成SiN薄膜。取決於實施例，矽原子(複數矽原子)可接合至4個氨基團、或3個氨基團、或2個氨基團、或1 個氨基團。例如具有接合至一個中央矽原子之2個氨基團與2個氫原子的特定薄膜前驅物為BTBAS(二第三丁基氨基矽烷， SiH2 (NHC(CH3 )3 )2 )。適合用來作為薄膜前驅物之氨基矽烷的其他特定實例包含但不限於單氨基矽烷、二氨基矽烷、三氨基矽烷、及四氨基矽烷(分別為H3 SiNH2 、H2 Si(NH2 )2 、HSi(NH2 )3 、及Si(NH2 )4 )。適合的單氨基矽烷、二氨基矽烷、三氨基矽烷、及四氨基矽烷亦可作為適合的前驅物，其包含但不限於其氨基團受到Me、E、i-Pr、n-Pr、及第三丁基官能基團取代的此類氨基化合物。特定實例包含第三丁基氨基矽烷、甲基氨基矽烷、第三丁基矽烷胺、正第三丁基三甲基矽烷胺、第三丁基矽基氨基甲酸酯、SiHCH3 (N(CH3 )2 )2 、SiH(N(CH3 )2 )3 、SiHCl(N(CH3 )2 )2 、Si(CH3 )2 (NH2 )2 、(Si(CH3 )2 NH)3 、(NR)2 Si(CH3 )2 (其中R為氫或選自Me、Et、i-Pr、n-Pr、及第三丁基官能基)、及三甲基胺(N(SiH3 )3 )。其他特定的實例包含二甲基氨、雙二甲基氨甲基矽烷(BDMAMS)、及三二甲基氨矽烷(TDMAS)、2,2-二(二甲基氨)-4,4-二甲基-2,4-二矽雜戊烷、2,2,4-三甲基-4-二甲基氨-3,4-二矽雜戊烷、二甲基氨基二甲基矽烷、二(二甲基氨基)甲基矽烷、及三(二甲基氨基)矽烷。1,1,3,3-四甲基二矽氮烷為矽氮烷的非限制性實例。
就沉積含矽介電薄膜而言，可使用適當的含矽反應物/薄膜前驅物（如上述者）以及含氮或含氧的共反應物。可用之含氮之共反應物的非限制性實例包含氨氣、肼、胺，如甲胺、二甲胺、乙胺、異丙胺、第三丁胺、二第三丁胺、環丙胺、叔丁胺、環丁胺、異戊胺、2-甲基丁烷-2-胺、三甲胺、二異丙胺、二乙基異丙胺、二第三丁基肼、及含芳香基之胺類，如苯胺、吡啶、及芐胺。胺類可為一級、二級、三級、或四級(如四烷基銨化合物)。含氮的共反應物包含至少一個氮但可包含非氮之異質原子。例如，羥胺、第三丁氧基羰基胺、及N-第三丁基羥胺被視為是含氮反應物。在某些實施例中，含氮反應物可為N2 。在某些實施例中，含氮之共反應物可用以作為用以活化薄膜形成表面反應之離子化或自由基電漿中的物種。在使用基於含氮共反應物之電漿的某些此類實施例中，所指之含氮共反應物包含NH3 、N2 、及胺類尤其是第三丁胺。
最後應注意，由於可重覆複數個ALD週期累積順形膜層的堆疊，因此在某些實施例中每一層可具有實質相同的組成，但在其他實施例中，ALD依序沉積的膜層可具有不同的組成，如使用低應力層間層的情況，或在某些實施例中，組成可在層與層之間交替或依序重覆不同組成之膜層，如使用低應力層間層的情況。基板製程設備
可以任何適當的半導體基板製程設備進行文中所述之方法。適合的設備包含用以完成製程操作的硬體以及具有用以根據文中所揭露之各種介電薄膜形成ALD方法及剩餘薄膜應力降低方法控制製程操作之指令的系統控制器。在某些實施例中，硬體可包含被包含在一多站基板製程設備中的一或多個製程站及具有(或可接取)用以根據文中所述之薄膜形成技術控制製程操作之機器可讀取指令的控制器。
是以，在某些實施例中，適合在複數半導體基板上沉積較少應力之介電薄膜的一設備可包含：一製程室、製程室中的一基板支撐件、用以自製程室移除氣體的一真空源、用以在製程室中產生電漿之一電漿產生器、包含複數機器可讀指令之一或多個控制器，且指令係用以操作一或多個氣體入口、真空源與電漿產生器以將介電薄膜層沉積至半導體基板上。控制器所執行之該些指令可包含：用以進行上述ALD操作(i)至(vi)的指令、用以重覆ALD操作(i)至(vi)複數次以形成複數層較少應力之薄膜的指令、及用以在操作(i)至(vi)期間或其子組合期間或連續週期之各種子程序期間變化特定製程條件的指令，以產生具有雙層(結合了低應力層間部分與主要(高應力)薄膜部分)之較少應力薄膜之多層堆疊。下面將更詳細地說明具有用以進行該些方法之該些指令的適合系統控制器。
因此，圖7概略地例示用以進行文中所述之ALD技術之基板製程設備700的一實施例。製程設備700被顯示成具有用以維持低壓環境之一製程室體702，為了簡化圖示，製程室體702被顯示為容納一獨立製程站。然而，應瞭解，在一共同的製程設備環境中—如文中所述之共同反應室內—可包含複數製程站。例如，圖6顯示一多站製程設備之一實施例。又，當明白，在某些實施例中，可藉由一或多個系統控制器以程式方式調整製程設備700的一或多個硬體參數，此些硬體參數包含上面已詳細討論的硬體參數。
再參考圖7，設備700之製程室702在內部體積中具有一單一基板支撐件708，真空泵浦718可使內部體積維持在真空狀態下。亦流體耦合至製程室以輸送例如薄膜前驅物、載氣、及/或吹淨氣體、及/或製程氣體、次要/共反應物等的是氣體輸送系統701及噴淋頭706。在圖7中亦顯示用以在製程室內產生電漿的設備，下文中將更詳細地說明之。在任何情況中，如下面所將詳細說明地，圖7中所概略例示之設備能提供用以在半導體基板上進行薄膜沉積操作（如ALD操作）的基板設備。
製程站700係與反應物（氣體）輸送系統701流體交流，而用以將製程氣體輸送至分散噴淋頭706。反應物輸送系統701包含用以混合及/或調整欲輸送至噴淋頭706之製程氣體的混合容器704。一或多個混合容器入口閥720可控制製程氣體至混合容器704的導入。
某些反應物在蒸發並接著被輸送至製程室702之前可以液態儲存。圖7的實施例包含用以蒸發欲供給至混合容器704之液體反應物的蒸發點703。在某些實施例中，蒸發點703可以是一經加熱的液體注射模組。在某些實施例中，蒸發點703可以是一經加熱的蒸發器。在未採取適當控制(例如在蒸發/原子化液體反應物時未使用氦氣)時，自此類模組/蒸發器所產生的飽和反應物蒸氣可在下游輸送管線中凝結。不匹配之氣體暴露至已凝結的反應物可能會產生小粒子。此些小粒子可阻塞管線、阻礙閥件操作、污染基板等。解決此些問題的某些方法涉及掃除及/或排空輸送管線以移除剩餘的反應物。然而，掃除輸送管線可增加製程站週期時間、不利製程站產量。是以，在某些實施例中，可熱處理蒸發點703下游的輸送管線。在某些實例中，亦可熱處理混合容器704。在一非限制性的實例中，蒸發點703下游的管線具有較高溫度的輪廓自約100°C延伸至混合容器704處的約150°C。
如所述，在某些實施例中，蒸發點703可以是一經加熱的液體注射模組(簡稱「液體注射器」)。此類液體注射器可將液體反應物的脈衝注射至混合容器上游的載氣流中。在一情況中，液體注射器可藉著瞬間使液體自較高壓力變為較低壓力來蒸發反應物。在另一實例中，液體注射器可將液體原子化為分散微滴，此些分散微滴接著在經加熱的輸送管線中蒸發。應明白，較小的液滴比較大的液滴更快蒸發，因此可降低液體注射與完成蒸發之間的延遲。較快蒸發可減少蒸發點703下游之管線的長度。在一情況中，液體注射器可直接架設至混合容器704。在另一情況中，液體注射器可直接架設至噴淋頭706。
在某些實施例中，可提供蒸發點703上游的液流控制器(LFC)以控制蒸發及輸送至製程室702之液體的質量流量。例如，LFC可包含位於LFC下游的一熱質量流量計(MFM)。接著可調整LFC的柱塞閥以回應與MFM電交流之比例-積分-微分(PID)控制器所提供的反饋控制訊號。然而，利用反饋控制可能要花一秒或更久才能穩定液流。這可能會延長液態反應物的給劑時間。是以，在某些實施例中，LFC可動態地在反饋控制模式與直接控制模式之間切換。在某些實施例中，LFC可藉由使LFC與PID控制器的感測管失效來動態地自反饋控制模式切換至直接控制模式。
噴淋頭706朝向製程站處的基板712分散製程氣體及/或反應物(如薄膜前驅物)，製程氣體及/或反應物流係藉由噴淋頭上游的一或多個閥件(如閥件720、720A、705)所控制。在圖7所示的實施例中，基板712係位於噴淋頭706下方且被顯示為座落於平臺708上。應瞭解，噴淋頭可具有任何適合的形狀且可具有任何適合數目與配置的接口以將製程氣體分散至基板。
在某些實施例中，微體積707係位於噴淋頭706下方。在製程站中的微體積中靠近基板進行ALD製程會比在製程站的整個體積中進行ALD製程更能降低反應物暴露與掃除時間、更可降低轉換製程條件(如壓力、溫度等)的所需時間、可限制製程站機器人被暴露至製程氣體等。微體積尺寸的實例可包含但不限於介於0.1升至2升的體積。
在某些實施例中，可舉升或降低平臺708以將基板暴露至微體積707及/或改變微體積707的體積。例如，在一基板傳送階段中，可降低平臺以將基板載於平臺上。在於基板上進行沉積的製程階段中，可舉升平臺以將基板置於微體積707中。在某些實施例中，微體積可完全圍繞基板以及平臺的一部分以於沉積製程期間產生一高流動阻抗區域。
選擇性地，可在部分沉積製程期間降低及/或舉升平臺708以調變微體積707內的製程壓力、反應物濃度等。在製程期間製程室體702被維持在一基礎壓力的一情況中，降低平臺可使微體積被排空。微體積之體積對製程室之體積的例示性比例可包含但不限於介於1：500至1：10。應明白，在某些實施例中，可藉由適合的系統控制器以程式方式調整平臺高度。
在另一情況中，調整平臺的高度可變化例如ALD或CVD製程中所包含之電漿活化期間及/或處理週期期間的電漿密度。在完成沉積製程階段時，可在另一基板傳送階段期間降低平臺以自平臺移除基板。
雖然文中所述之例示性微體積變化係指高度可調整之平臺，但應瞭解，在某些實施例中，可調整噴淋頭706相對於平臺708的位置以變化微體積707的體積。又，應瞭解，在本發明的範疇內可藉由任何適當的機構來變化平臺及/或噴淋頭的垂直位置。在某些實施例中，平臺可包含用以旋轉基板之位向的一旋轉軸。當明白，在某些實施例中，可藉由具有用以施行全部或部分前述操作之機器可讀取指令的一或多個適合的系統控制器以程式方式進行此些例示性調整的一或多者。
回到圖7所示的實施例，噴淋頭706與平臺708可與用以對製程室中所產生之電漿供給能量的射頻電源714與匹配網路716電交流。在某些實施例中，可藉著控制製程站壓力、氣體濃度、射頻功率位準、射頻功率之頻率及電漿功率脈衝時點中的一或多者來控制電漿能量(例如藉由具有適當機器可讀指令之系統控制器)。例如，可在任何適當的功率下操作射頻電源714與匹配網路716以產生具有期望之離子及/或自由基物種組成的電漿。適當之電漿功率的各種實例—電漿功率產生器中所設定的射頻功率位準及製程室中的電漿能量密度—已取決於所使用的特定方法而於上面說明。取決於實施例，射頻電源714可針對所進行的製程方法提供具有任何適當頻率的射頻功率。在某些實施例中，射頻電源714可用以彼此獨立地控制高頻(HF)與低頻(LF)射頻電源。取決於實施例，射頻電源所產生之低頻頻率可介於約50 kHz至500 kHz之間的範圍。取決於實施例，射頻電源所產生之高頻頻率可介於約1.8 MHz至2.45 GHz的範圍。應明白，可以離散或連續的方式調變任何適當的參數以提供表面反應用的電漿能量。在某些實施例中，相較於連續供能的電漿，可間歇地脈衝電漿功率以降低對基板表面的離子轟擊。
在某些實施例中，可藉由一或多個電漿監測器原位監測電漿。在一情況中，可藉由一或多個電壓、電流感測器(如VI探針)監測電漿功率。在另一情況中，可藉由一或多個光發射光譜(OES)感測器量測電漿密度及/或製程氣體濃度。在某些實施例中，可基於來自此類原位電漿監測器的量測值以程式方式調整一或多個電漿參數。例如，可在提供電漿功率之程式化控制的反饋迴路中使用OES感測器。應瞭解，在某些實施例中，可使用其他監測器監測電漿與其他製程特性。此類監測器可包含但不限於紅外線(IR)監測器、聲學監測器及壓力傳感器。
在某些實施例中，可藉由輸入/輸出控制(IOC)序列指令控制電漿。在一實例中，設定電漿活化階段用之電漿條件的指令可被包含在製程配方的對應電漿活化配方階段中。在某些情況中，製程配方階段可依順序配置，故一製程階段的所有指令係與該製程階段同步執行。在某些實施例中，可將用以設定一或多個電漿參數的指令包含於一電漿配方階段之前的一配方階段中。例如，一第一配方階段可包含用以設定惰性氣體(例如氦氣)及/或反應物氣體(如NH3 )之流率的指令、用以將電漿產生器設定至一功率設定點的指令以及第一配方階段用的時間延遲指令。一接續的第二配方階段可包含用以致能電漿產生器的指令以及第二配方階段用的時間延遲指令。一第三配方階段可包含用以使電漿產生器失能的指令以及第三配方階段用的時間延遲指令。應明白，在本發明的範疇內，此些配方階段可以任何適合的方式被更進一步地分割及/或重覆。
在某些沉積製程中，電漿擊發並維持數秒或更久等級的時間。在某些沉積製程中，電漿擊發並維持遠遠較短的時間。選定的持續時間取決於被產生之電漿的本質及目的。上面已針對文中所述之特定薄膜沉積技術說明了適合的電漿持續期間及基板暴露時間。應注意，因此極短的射頻電漿期間需要電漿的極快速穩定。為了達到此目的，可配置電漿產生器俾使阻抗匹配被預設在一特定電壓但允許頻率浮動。在傳統上，高頻電漿係於設定至約13.56 MHz的射頻頻率下產生。但在某些配置中，允許頻率浮動至不同於此標準值的值。藉著允許頻率浮動但將阻抗匹配固定在一預設電壓，可更加快速地穩定電漿，當使用與ALD週期相關的極短電漿持續期間時此結果可能是重要的。
在某些實施例中，可使用標準高頻值13.56 MHz的整數倍產生甚至更高頻的電漿。當使用標準值13.56 MHz時，亦允許在13.56 MHz之整數倍之較高頻率下所產生的高頻輻射在確切的整數倍附近浮動。取決於實施例，可使用之13.56 MHz的整數倍，包含27.12 MHz (= 2*13.56 MHz)、40.68 MHz (= 3*13.56 MHz)、54.24 MHz (= 4*13.56 MHz)等。在13.56 MHz之整數倍附近的頻率可包含約+/- 1 Mhz的頻率變異、或更尤其約+/- 0.5 MHz的頻率變異。較高射頻頻率可造成具有較高密度之更有能量的電漿、較低的片電壓、較少的離子轟擊及方向性，在高深寬比3D結構上沉積時方向性是有利的。
在某些實施例中，平臺708可藉由加熱器710控制其溫度。又，在某些實施例中，製程設備700的壓力控制可藉由一或多個閥操作的真空源（如蝶閥718）所提供。如圖7的實施例所示，蝶閥718 壓抑下游真空泵浦(未顯示)所提供的真空。然而，在某些實施例中，製程設備700的壓力控制亦可藉由變化導入製程室702之一或多種氣體的流率來加以調整。在某些實施例中，該一或多個閥操作的真空源—如蝶閥718—可在適當的ALD操作階段期間用以自圍繞製程站的體積移除薄膜前驅物。
雖然在某些情況中如圖7所示之基板製程設備可能已足夠應付耗時的薄膜沉積操作，但藉著同時在複數半導體基板上平行進行複數沉積操作而增加基板製程產量是有利的。為達此目的，可使用如圖8中所概略例示之多站基板製程設備。圖8之基板製程設備800仍使用單一基板製程室814，但在製程室壁所定義的單一內部體積內有複數基板製程站，每一基板製程站可用以在製程站處之基板支撐件中所支撐的基板上進行製程操作。應注意，在某些實施例中，藉著將複數站點維持在一共同低壓環境中，可避免因在不同站點處進行的薄膜沉積製程之間的破壞真空而造成的缺陷。
在此特定實施例中，多站基板製程設備800被顯示為具有四個製程站801、802、803與804。設備亦使用基板加載裝置(在此例中為基板搬運機器人826)。機器人826係用以移動來自晶圓盒的複數基板，基板係經由艙828藉由大氣接口820而被載入製程室814中、且最後被加載至一或多個製程站(在此例中尤其是製程站801與802)中之一者上。亦存在的是作為基板傳送裝置的基板傳送盤890，在此例中其係用以在不同的製程站801、802、803與804之間傳送基板。
在圖8之實施例中，將基板加載裝置顯示為用以操控基板之具有2臂的基板搬運機器人826，因此其能夠將基板加載至站點801與802處(也許同時加載或依序加載)。接著，加載至站點801與802處之後，基板傳送裝置即圖8中所示之傳送盤890可進行一180度的旋轉(繞著其中心軸，此中心軸係實質上垂直於複數基板的平面(指出紙面)且和複數基板實質上等距)以將兩片基板自站點801與802傳送至站點803與804。此時，搬運機器人826可將2片新的基板載至站點801與802處，完成加載處理。為了卸載，除了下列情況外可逆轉此些步驟：若欲處理複數組4片晶圓，在傳送盤890旋轉180度之前，搬運機器人826一次卸載2片基板伴隨著加載2片新的基板。類似地，在一4步驟加載製程中可使用用以將複數基板放置到單一站點(如站點801)之單臂搬運機器人及傳送盤890的4次90度旋轉，以將複數基板加載至所有4個站點處。應注意，雖然圖8顯示雙臂基板搬運機器人826作為基板加載裝置的實例、並顯示傳送盤890作為基板傳送裝置的實例，但應瞭解，亦可使用其他類型的適合基板加載與傳送裝置。
取決於實施例及例如期望的平行晶圓製程的程度、尺寸/空間的限制、成本限制等，其他類似的多站製程設備可具有更多或更少的製程站。在圖8中亦顯示(後續將更詳細地說明)系統控制器850，其控制基板製程設備之操作以達到文中所述之各種ALD薄膜形成方法。
應注意，使用如圖8中所示之多站基板製程設備可在設備成本與操作費用上達到各種效率。例如，可使用單一真空泵浦(圖8中未顯示但例如是圖5中的518)排空所有4個製程站中用過的製程氣體而產生所有4個製程站用的單一高真空環境。類似地，在某些實施例中，單一製程室內的所有製程站可共用單一噴頭。
雖然在其他實施例中，每一製程站可具有用以氣體輸送的各自專用噴淋頭(見例如圖7中的706)，但在某些此類實施例中可共用相同的氣體輸送系統(如圖7中的701)。在每個製程站有專用噴淋頭的實施例中，每個製程站可獨立調整及/或控制其溫度。例如，每一噴淋頭的溫度可相對於基板或基板支撐件作調整，其中噴淋頭輸送氣體至基板且噴淋頭係與基板支撐件相關。在主動調整/控制基板支撐件之溫度的實施例中，藉著相同的手段，如藉著加熱及/或冷卻，可獨立地調整每一基板支撐件的溫度。
複數製程站之間所共享的其他硬體元件或共同存在、卻各自專用於每一製程站的其他硬體元件包含電漿產生器設備的某些元件。例如所有製程站可共享一共用的電漿電源，但另一方面，若存在專屬的複數噴淋頭且此些噴淋頭係用以施加電漿產生電位，則此些噴淋頭代表各自專屬於不同製程站之電漿產生器硬體的某些元件。再次強調，此些針對特定製程站之複數噴淋頭中的每一噴淋頭可根據例如特定製程站之熱特性及使用的特別ALD製程而獨立調整其溫度。
當然，須瞭解，就某種程度而言此類效率亦可藉著在每一製程室中使用更多或更少數目的製程站來達到。雖然所示的製程室814包含四個製程站，但當瞭解，根據本發明的製程室可具有任何適當數目的站點。例如，在某些實施例中，一製程室可具有1、或2、或3、或4、或5、或6、或7、或8、或9、或10、或11、或12、或13、或14、或15、或16、或更多的製程站(或一系列實施例可被描述為每一反應室可具有數目落在任一對前列數值所定義的範圍內的製程站，例如每一反應室具有2至6個製程站、或每個反應室具有4至8個製程站、或每個反應室具有8至16個製程站等)。
又，應瞭解，取決於實施例可將一共同製程室內的各種製程站使用於重覆的平行製程操作或不同的製程操作。例如在某些實施例中，某些製程站可專用於ALD製程但另一些製程站專用於CVD製程模式，更另一些製程站可在ALD製程模式與CVD製程模式之間切換。系統控制器
圖8亦顯示用以控制製程設備800之製程條件與硬體狀態之系統控制器850的一實施例。系統控制器850可包含一或多個記憶體裝置856、一或多個大量儲存裝置854及一或多個處理器852。處理器852可包含一或多個CPU、ASIC(特殊應用積體電路)、通用電腦(複數電腦)及/或專用電腦(複數電腦)、一或多個類比及/或數位輸入/輸出連接件(複數連接件)、一或多個步進機馬達控制器板(複數控制器板)等。
在某些實施例中，系統控制器850控制製程設備800的部分或所有操作，此些操作包含製程設備800之各別製程站的操作。系統控制器850可在處理器852上執行機器可讀取之系統控制指令858，在某些實施例中系統控制指令858係自大量儲存裝置854載入至記憶體裝置856中。系統控制指令858可包含用以控制下列者的複數指令：時序、氣態與液態反應物的混合物、製程室及/或站點的壓力、製程室及/或站點的溫度、晶圓溫度、目標的功率位準、射頻功率位準、射頻曝露時間、基板平臺、夾頭及/或支撐件的位置、及製程設備800所進行之特定製程的其他參數。此些製程可包含各種類型的製程，其包含但不限於：和在基板上沉積薄膜相關的製程。是以，系統控制器850所執行之機器可讀指令858可包含用以進行上述ALD操作(i)至(vi)之指令、用以重覆ALD操作(i)至(vi)複數次之指令、及用以變化週期之特定程序內之製程條件以形成多層較少應力之薄膜的指令。
又，為了完成文中所述之較少應力之薄膜的形成方法，系統控制器850所執行之機器可讀指令858可包含用以沉積介電薄膜之第一較少應力之雙層的指令。
在某些實施例中，用以沉積較少應力之雙層的指令可包含用以沉積具有厚度tm 與應力位準sm 之主要部分的指令；及用以沉積具有厚度tl 與應力位準sl 之低應力部分的指令，其中sl ＜sm ，第一較少應力之雙層的特徵在於總應力位準stot ，其中stot ＜ 90% * (sm *tm +sl *t l )/(tm +tl )。
在某些實施例中，用以沉積較少應力之雙層的指令可包含用以沉積具有厚度tm 與應力位準sm 之主要部分的指令；及用以沉積具有厚度tl 與應力位準sl 之低應力部分的指令，其中sl ＜sm ，第一較少應力之雙層的特徵在於總應力位準stot ＜ 90% *sm 。較少應力之雙層的主要部分與低應力部分具有實質上相同的化學組成，兩部分針對每一獨立元素成分的差異落在每單位體積5.0莫耳百分比的容裕內。
在某些實施例中，用以沉積較少應力之雙層的指令可包含用以沉積具有厚度tm 、應力位準sm 、漏電流Im 及崩潰電壓Vm ;之主要部分的指令；及用以沉積具有厚度tl 與應力位準sl 、漏電流Il 與崩潰電壓Vl 之低應力部分的指令，其中sl ＜sm ，較少應力之雙層的特徵在於總應力位準stot 、總漏電流Itot 與總崩潰電壓Vtot ；其中stot ＜ 90% *sm 且其中Itot ＜ 90% * (Im *tm +Il *t l )/(tm +tl )、或Vtot ＞ 110% * (Vm *tm +Vl *t l )/(tm +tl )、或兩者皆滿足。
系統控制指令858可以任何適當的方式配置。例如，可撰寫各種製程設備元件的子程式或控制物件以控制施行各種製程設備製程所需之製程設備元件的操作。可以任何適當的電腦可讀程式語言編碼系統控制指令858。在某些實施例中以軟體實施系統控制指令858，在其他的實施例中可以硬體實施統控制指令858—例如在ASIC(特殊應用積體電路)中的硬體編碼邏輯，在其他實施例中以軟體與硬體的組合實施系統控制指令858。
在某些實施例中，系統控制軟體858可包含用以控制上述各種參數的輸入/輸出(IOC)序列指令。例如，一沉積製程或複數製程的每一階段可包含用以被系統控制器850執行的一或多個指令。用以設定薄膜沉積製程階段之製程條件的複數指令可被例如包含於對應的沉積配方階段中。在某些實施例中，可依序配置複數配方階段，俾使一製程階段的所有指令係與該製程階段同時執行。
在某些實施例中，可施行被儲存在與系統控制器850相關之大量儲存裝置854及/或記憶體裝置856上的其他電腦可讀指令及/或程式。程式或程式段落的實例包含基板定位程式、製程氣體控制程式、壓力控制程式、加熱器控制程式及電漿控制程式。
基板定位程式可包含製程設備元件用的指令，此些指令係用以將基板載至平臺(見圖7之708)上並控制基板與圖7之製程設備700之其他部件之間的距離。定位程式可包含複數指令，此些指令係用以在必要時適當地將基板移入與移出反應室以沉積薄膜於基板上。
製程氣體控制程式可包含用以控制氣體組成與流率的指令、並選擇性地包含在沉積前流入圍繞一或多個製程站之體積的氣體，以穩定該等體積中壓力的指令。在某些實施例中，製程氣體控制程式可包含在將薄膜沉積至基板上時，用以將特定氣體導入製程室內圍繞一或多個製程站之體積中的指令。製程氣體控制程式亦可包含依據正在沉積之薄膜之組成而以相同流率輸送此些氣體相同時間或以不同流率輸送此些氣體及/或不同時間的指令。製程氣體控制程式亦可包含在經加熱之注射模組中，於氦氣或某些其他載氣的存在下用以原子化/蒸發液體反應物的指令。
壓力控制程式可包含藉由調節例如製程站之排放系統中的節流閥、流入製程站的氣體流等而控制製程站中之壓力的指令。壓力控制程式可包含用以在將各種類型薄膜沉積至基板上時維持相同或不同壓力的指令。
加熱器控制程式可包含用以控制流至用以加熱基板之加熱單元之電流的指令。或者或額外地，加熱器控制程式可控制輸送至基板之加熱傳輸氣體(如氦氣)的輸送。加熱器控制程式可包含用以在將各種類型薄膜沉積至基板上時，在反應室及/或圍繞製程站之體積中維持相同或不同溫度的指令。
電漿控制程式可包含用以根據文中實施例設定一或多個製程站中之射頻功率位準、頻率與暴露時間的指令。在某些實施例中，電漿控制程式可包含在沉積薄膜至基板上時使用相同或不同的射頻功率位準、及/或頻率、及/或暴露時間的指令。
在某些實施例中，可具有與系統控制器850相關的使用者介面。使用者介面可包含顯示螢幕、該設備及/或製程條件的圖形化軟體顯示、及使用者輸入裝置如指向裝置、鍵盤、觸控螢幕、麥克風等。
在某些實施例中，系統控制器850所調整的參數可與製程條件相關。非限制性實例包含製程氣體組成與流率、溫度(如基板支撐件與噴淋頭的溫度)、壓力、電漿條件(如射頻偏壓功率位準與曝露時間)等。此些參數可以配方的形式提供予使用者，使用者可利用使用者介面輸入此些參數。
用以監測製程的訊號可來自各種製程設備感測器，並藉由系統控制器850的類比及/或數位輸入連接件所提供。用以控制製程的訊號可在製程設備800的類比及/或數位輸出連接件上輸出。可被監控之製程設備感測器的非限制性實例包含質量流量控制器(MFC)、壓力感測器(如壓力計)、溫度感測器如熱電偶等。適當程式化的反饋與控制演算法可與來自此些感測器的數據一起使用以維持製程條件。
系統控制器850可提供用以實施上述沉積製程的機器可讀指令。指令可控制各種製程參數如DC功率位準、射頻偏壓功率位準、壓力、溫度等。指令可如文中所述控制參數以進行薄膜沉積操作。
是以，系統控制器通常包含一或多個記憶體裝置以及一或多個用以執行機器可讀指令的處理器，俾使設備能根據文中所述的製程進行操作。可使包含用以根據文中所述之基板製程操作控制操作之指令的機器可讀非暫態媒體和系統控制器耦合。
上文中所述的各種設備與方法可與微影圖案化設備及/或製程一起使用，例如用以製造半導體裝置、顯示器、LEDs、光伏面板等的微影圖案化設備及/或製程。一般而言，雖然沒有必要，但此些設備或製程會在一共同的製造廠房中一起及/或同時使用或進行。
在某些實施例中，控制器為系統的一部分，其為上述實例的一部分。此類系統可包含半導體製程設備，半導體製程設備包含一處理工具或複數工具、一製程室或複數製程室、一製程平臺或複數製程平臺、及/或複數的特定製程元件(晶圓座臺、氣體流動系統等)。此些系統係與一些電子裝置整合，此些電子裝置係用以在半導體晶圓或基板處理之前、期間及之後控制系統的操作。此些電子裝置可被稱為「控制器」，其可控制一系統或複數系統的各種元件或子部件。取決於製程需求及/或系統類型，控制器可被程式化以控制文中所揭露的任何製程包含輸送製程氣體、溫度設定(如加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻產生器設定、射頻匹配電路設定、頻率設定、流率設定、流體輸送設定、位置與操作設定、晶圓傳輸進入或離開設備與連接至特定系統或與特定系統具有界面的其他傳輸設備及/或裝載互鎖機構。
概括地說，控制器可被定義為具有各種積體電路、邏輯、記憶體及/或軟體的電子裝置，其可接收指令、發佈指令、控制操作、致能清理操作、致能終點量測等。積體電路可包含儲存了程式指令之具有韌體形式的晶片、數位訊號處理器(DSP)、被定義為特殊應用積體電路(ASIC)的晶片、及/或能執行程式指令(如軟體)的一或多個微處理器或微控制器。程式指令可為與控制器通訊之具有各種獨立設定(或程式檔案)形式的指令，其定義為了在半導體晶圓上或針對半導體晶圓、或對一系統進行特定處理所用的操作參數。在某些實施例中，操作參數為處理工程師為了完成一或多膜層、材料、金屬、氧化物、矽、二氧化矽、表面、電路及/或晶圓之晶粒之製造期間的一或多個製程步驟所定義之配方的一部分。
在某些實施例中控制器為整合至系統、耦合至系統、藉由網路連接至系統、或其組合的電腦的一部分或控制器耦合至電腦。例如，控制器係位於雲端中或工廠主機電腦系統的全部或部分中，這允許使用者遠端接取晶圓製程。電腦可致能遠端接取系統以監控製造操作的目前進展、檢視過去製造操作的歷程、自複數製造操作檢視驅勢或效能度量、改變現有製程的參數、設定製程步驟以符合現有處理、或開始一新的處理。在某些實例中，遠端電腦(或伺服器)可經由電腦網路對系統提供製程配方，電腦網路包含區域網路或網際網路。遠端電腦可包含使用者介面，使用者介面讓使用者能進入或程式化參數及/或設定，然後自遠端電腦與系統通訊。在某些實例中，控制器接收數據形式的指令，其明確定義了在一或多個操作期間欲進行之每一製程步驟的參數。應瞭解，參數可特別針對欲施行之製程的類型及控制器用以交界或控制之設備的類型。因此如上所述，可分散控制器如藉著包含一或多個藉由網路互連並朝向共同目的如文中所述之製程與控制工作的離散控制器。為了此類目的的分散控制器的實例為處理室上的一或多個積體電路，其係與一或多個位於遠端(例如位於平臺位準或遠端電腦的一部分)的積體電路通訊而共同控制製程室中的製程。
不受限地，例示性的系統可包含電漿蝕刻室或模組、沉積室或模組、旋轉沖洗室或模組、金屬鍍室或模組、清理室或模組、邊緣蝕刻室或模組、物理氣相沉積(PVD)室或模組、化學氣相沉積(CVD)室或模組、原子層沉積(ALD)室或模組、原子層蝕刻(ALE)室或模組、離子植入室或模組、軌道室或模組、及和半導體晶圓之製造相關或用於製造半導體晶圓的任何其他半導體製程系統。
如上所述，取決於設備所欲進行的製程步驟或複數步驟，控制器可與下列的一或多者通訊交流：其他設備的電路或模組、其他設備的元件、叢集設備、其他設備的界面、相鄰設備、鄰近設備、位於工廠內的設備、主電腦、另一控制器、或半導體製造工廠中用以將晶圓容器載入與載出設備位置及/或裝載接口的材料運輸用設備。微影圖案化
薄膜的微影圖案化通常包含下列步驟的部分者或全部，每一步驟可由許多可能的設備達成：(1)利用旋塗或噴塗設備將光阻施加至基板，如其上形成有氮化矽膜的基板上；(2)利用熱板、爐管或其他適合的固化設備固化光阻；(3)利用一設備（如晶圓步進機）將光阻曝露至可見光或UV光或X射線；(4)利用一設備（如濕式槽或噴塗顯影設備）顯影光阻以選擇性地移除光阻，藉此將其圖案化；(5)利用一乾式或電漿輔助蝕刻設備將光阻圖案轉移至下方膜層或基板中；及(6)利用一設備（如射頻或微波電漿光阻剝除設備）移除光阻。在某些實施例中，在施加光阻之前可沉積可灰化的硬遮罩層(如非晶碳層)及另一適合的硬遮罩(如抗反射層)。其他實施例
雖然為了清楚瞭解的目的已詳細地說明特定實施例之文義中的前述技術、操作、製程、方法、系統、設備、工具、薄膜、化學與組成，但熟知此項技藝者應明白，在本發明的精神與範疇內有許多能施行前述實施例的替代性方案。因此，文中所揭露之實施例應被視為說明性說明文中所揭露之發明概念而非限制性不合理地限制申請專利範圍最終所主張之請求標的的範疇。
600‧‧‧方法
611‧‧‧操作
612‧‧‧操作
613‧‧‧操作
614‧‧‧操作
620‧‧‧操作
700‧‧‧基板製程設備
701‧‧‧氣體輸送系統
702‧‧‧製程室
703‧‧‧蒸發點
704‧‧‧混合容器
705‧‧‧閥件
706‧‧‧噴淋頭
707‧‧‧微體積
708‧‧‧平臺
710‧‧‧加熱器
712‧‧‧基板
714‧‧‧RF電源
716‧‧‧匹配網路
718‧‧‧真空泵浦
720‧‧‧混合容器入口閥
720A‧‧‧閥件
800‧‧‧基板製程設備
801‧‧‧製程站
802‧‧‧製程站
803‧‧‧製程站
804‧‧‧製程站
814‧‧‧基板製程室
820‧‧‧大氣接口
826‧‧‧基板搬運機器人
850‧‧‧系統控制器
852‧‧‧處理器
854‧‧‧大量儲存裝置
856‧‧‧記憶體裝置
858‧‧‧系統控制指令
890‧‧‧基板傳送盤
圖1A針對單層薄膜繪示壓縮應力、沉積速率與非均勻性對電漿射頻功率的關係。
圖1B針對單層薄膜繪示崩潰電壓對電漿射頻功率的關係。
圖1C針對單層薄膜繪示漏電流對電漿射頻功率的關係。
圖1D與1E分別繪示針對利用500 W與2500 W射頻電漿功率所沉積之單層薄膜，在順掃方向與逆掃方向下電容對電壓的關係。
圖1F繪示針對利用一範圍內之複數射頻電漿功率位準所沉積之單層薄膜，在順掃方向下電容對電壓的關係。
圖1G繪示針對利用一範圍內之複數射頻電漿功率位準所沉積之單層薄膜的電流對電壓的關係，其例示漏電流位準與崩潰電壓。
圖2A概略地例示具有四對較少應力之雙層的一多層薄膜堆疊。
圖2B針對圖2A中所概略例示之4-雙層薄膜繪示壓縮應力對厚度比值(低應力層間層厚度對總薄膜厚度的比值)的關係。
圖2C與2D針對圖2A之4-雙層薄膜分別繪示崩潰電壓與漏電流對厚度比值的關係。
圖2E(i)至2E(v)針對圖2A之4-雙層薄膜在一範圍之複數增加厚度比值內，繪示於順掃方向與逆掃方向下電容對電壓的關係。
圖2F與2G針對在一範圍之複數厚度比值內所沉積之圖2A之4-雙層薄膜，分別繪示電流對電壓的關係及電容對電壓的關係。
圖3A概略地例示具有主膜部分但無低應力層間薄膜部分的一高應力薄膜。
圖3B與3C概略地例示兩不同的4-雙層薄膜配置，其中每一雙層皆包含一主要部分與一低應力層間部分。
圖3D與3E概略地例示具有2雙層(每一雙層包含一主要部分與一低應力層間部分)及高應力薄膜之額外另一單層之兩不同薄膜配置。
圖3F概略地例示一單一雙層薄膜，其中低應力層間部分係比雙層的主要部分先沉積(位於下方)。
圖4A針對圖3B與3C中概略例示的2-雙層配置繪示電流對電壓的關係，該2-雙層配置係利用電漿功率位準的兩不同組合所沉積。
圖4B針對圖3B與3C中概略例示的2-雙層配置繪示在順掃方向下電容對電壓的關係，該2-雙層配置係利用電漿功率位準的兩不同組合所沉積。
圖4C針對圖3B之4-雙層配置相較於圖3F之1-雙層配置繪示電流對電壓的關係，其中每一配置係以2厚度比值沉積。
圖4D針對圖3B之4-雙層配置相較於圖3F之1-雙層配置繪示電容對電壓的關係，其中每一配置係以2厚度比值沉積。
圖4E與4F分別針對以11%與33%厚度比值之圖4F的1-雙層配置繪示順掃方向與逆掃方向下的電容對電壓的關係。
圖5A繪示殘留薄膜應力對用以沉積低應力層間層之電漿射頻功率的關係。
圖5B與5C分別繪示崩潰電壓與漏電流對用以沉積低應力層間層之電漿射頻功率的關係。
圖5D針對利用沉積低應力層間層用之各種電漿射頻功率位準所形成之不同薄膜繪示電流對電壓的關係。
圖5E針對利用沉積低應力層間層用之各種電漿射頻功率位準所形成之不同薄膜繪示在順掃方向下的電容對電壓的關係。
圖6顯示沉積介電薄膜用之一週期性ALD製程的流程圖。
圖7顯示一基板製程設備，其包含根據文中所述之各種技術與操作沉積較少應力之介電薄膜用之反應室。
圖8顯示一多站基板製程設備，其包含根據文中所述之各種技術與操作沉積較少應力之介電薄膜用之控制器。

Claims (22)

  1. 一種在半導體基板上形成較少應力之介電薄膜的方法，包含： 藉由下列操作沉積該介電薄膜之一第一較少應力之雙層： (i) 沉積一主要部分，該主要部分具有一厚度tm 與一應力位準sm ；及 (ii) 沉積一低應力部分，該低應力部分具有一厚度tl 與一應力位準sl ，其中sl ＜sm ； 其中根據操作(i)-(ii)所沉積之該第一較少應力之雙層的特徵在於一總應力位準stot ，其中stot ＜ 90% * (sm *tm +sl *t l )/(tm +tl )。
  2. 如申請專利範圍第1項之在半導體基板上形成較少應力之介電薄膜的方法，其中對應至該第一較少應力之雙層的stot 與sl 係俾使stot ＜sl 。
  3. 如申請專利範圍第1項之在半導體基板上形成較少應力之介電薄膜的方法，更包含： 根據操作(i)-(ii)沉積該介電薄膜之一第二較少應力之雙層； 其中根據操作(i)-(ii)所沉積之該第二較少應力之雙層的特徵亦在於一總應力位準stot ，其中stot ＜ 90% * (sm *tm +sl *t l )/(tm +tl )。
  4. 如申請專利範圍第3項之在半導體基板上形成較少應力之介電薄膜的方法，其中對應至該第一較少應力之雙層的stot 與sl 俾使stot ＜sl 且類似地對應至該第二較少應力之雙層的stot 與sl 俾使stot ＜sl 。
  5. 如申請專利範圍第1項之在半導體基板上形成較少應力之介電薄膜的方法，其中對應至該第一較少應力之雙層之stot 、sm 、sl 俾使sm ＞ 200 MPa壓縮應力、sl ＜ 200 MPa壓縮應力、stot ＜ 200 MPa壓縮應力。
  6. 如申請專利範圍第1項之在半導體基板上形成較少應力之介電薄膜的方法，其中對應至該第一較少應力之雙層之stot 、sm 、sl 俾使sm ＞ 200 MPa伸張應力、sl ＜ 200 MPa伸張應力、stot ＜ 200 MPa伸張應力。
  7. 如申請專利範圍第1項之在半導體基板上形成較少應力之介電薄膜的方法，其中該第一較少應力之雙層之該主要部分及該低應力部分具有實質上相同的化學組成，該主要部分及該低應力部分針對每一獨立元素成分的差異落在每單位體積5.0莫耳百分比的容裕內。
  8. 如申請專利範圍第7項之在半導體基板上形成較少應力之介電薄膜的方法，其中該介電薄膜包含矽的氧化物、氮化物、及/或碳化物。
  9. 如申請專利範圍第1項之在半導體基板上形成較少應力之介電薄膜的方法，其中在操作(i)中沉積該第一較少應力之雙層之該主要部分及在操作(ii)中沉積該低應力部分皆包含： (a) 使一薄膜前驅物吸附至一製程室中的該基板上俾使該薄膜前驅物在該基板上形成該薄膜前驅物的一吸附限制層； (b) 自該製程室內圍繞已吸附之該薄膜前驅物的一體積移除至少部分未吸附之該薄膜前驅物；及 (c) 在操作(b)移除未吸附之該薄膜前驅物後，藉著將已吸附之該薄膜前驅物暴露至一電漿而使其反應以在該基板上形成一介電薄膜層。
  10. 如申請專利範圍第1項之在半導體基板上形成較少應力之介電薄膜的方法，更包含藉由操作(i)或操作(ii)任一者沉積一額外單層薄膜。
  11. 如申請專利範圍第1項之在半導體基板上形成較少應力之介電薄膜的方法，在操作(i)中沉積該第一較少應力之雙層之該主要部分及在操作(ii)中沉積該低應力部分皆包含一PVD製程或一CVD製程。
  12. 一種在半導體基板上形成較少應力之介電薄膜的方法，包含： 藉由下列操作沉積該介電薄膜之一第一較少應力之雙層： (i) 沉積一主要部分，該主要部分具有一厚度tm 與一應力位準sm ；及 (ii) 沉積一低應力部分，該低應力部分具有一厚度tl 與一應力位準sl ，其中sl ＜sm ； 其中根據操作(i)-(ii)所沉積之該第一較少應力之雙層的特徵在於一總應力位準stot ＜ 90%*sm ，且其中該第一較少應力之雙層之該主要部分及該低應力部分具有實質上相同的化學組成，該主要部分及該低應力部分針對每一獨立元素成分的差異落在每單位體積5.0莫耳百分比的容裕內。
  13. 如申請專利範圍第12項之在半導體基板上形成較少應力之介電薄膜的方法，其中操作(i)中該第一較少應力之雙層的該主要部分係於操作(ii)中該低應力部分之前沉積。
  14. 如申請專利範圍第12項之在半導體基板上形成較少應力之介電薄膜的方法，其中操作(i)中該第一較少應力之雙層的該主要部分係於操作(ii)中該低應力部分之後沉積。
  15. 如申請專利範圍第12項之在半導體基板上形成較少應力之介電薄膜的方法，更包含藉由操作(i)或操作(ii)任一者沉積一額外單層薄膜。
  16. 如申請專利範圍第12項之在半導體基板上形成較少應力之介電薄膜的方法，其中該第一較少應力之雙層具有一厚度比值tl /tm ＞ 33%。
  17. 如申請專利範圍第12項之在半導體基板上形成較少應力之介電薄膜的方法，其中在操作(i)中沉積該第一較少應力之雙層之該主要部分及在操作(ii)中沉積該低應力部分皆包含： (a) 使一薄膜前驅物吸附至一製程室中的該基板上，俾使該薄膜前驅物在該基板上形成該薄膜前驅物的一吸附限制層； (b) 自該製程室內圍繞已吸附之該薄膜前驅物的一體積移除至少部分未吸附之該薄膜前驅物；及 (c) 在操作(b)移除未吸附之該薄膜前驅物後，藉著將已吸附之該薄膜前驅物暴露至一電漿而使其反應，以在該基板上形成一介電薄膜層。
  18. 一種在半導體基板上形成較少應力之介電薄膜的方法，包含： 藉由下列操作沉積該介電薄膜之一第一較少應力之雙層： (i) 沉積一主要部分，該主要部分具有一厚度tm 、一應力位準sm 、一漏電流Im 、及一崩潰電壓Vm ；及 (ii) 沉積一低應力部分，該低應力部分具有一厚度tl 、一應力位準sl 、漏電流Il 、及一崩潰電壓Vl ，其中sl ＜sm ； 其中根據操作(i)-(ii)所沉積之該第一較少應力之雙層的特徵在於一總應力位準stot 、一總漏電流Itot 、及一總崩潰電壓Vtot ；且 其中stot ＜ 90% *sm ；及 其中Itot ＜ 90% * (Im *tm +Il *t l )/(tm +tl )、或Vtot ＞ 110% * (Vm *tm +Vl *t l )/(tm +tl )、或 兩者皆成立。
  19. 如申請專利範圍第18項之在半導體基板上形成較少應力之介電薄膜的方法，其中該第一較少應力之雙層的stot 與sm 俾使stot ＜ 80% *sm 。
  20. 如申請專利範圍第18項之在半導體基板上形成較少應力之介電薄膜的方法，其中Itot ＜ 80% * (Im *tm +Il *t l )/(tm +tl )、或Vtot ＞ 120% * (Vm *tm +Vl *t l )/(tm +tl )、或 兩者皆成立。
  21. 如申請專利範圍第18項之在半導體基板上形成較少應力之介電薄膜的方法，其中在操作(i)中沉積該第一較少應力之雙層之該主要部分及在操作(ii)中沉積該低應力部分皆包含： (a) 使一薄膜前驅物吸附至一製程室中的該基板上，俾使該薄膜前驅物在該基板上形成該薄膜前驅物的一吸附限制層； (b) 自該製程室內圍繞已吸附之該薄膜前驅物的一體積移除至少部分未吸附之該薄膜前驅物；及 (c) 在操作(b)中移除未吸附之該薄膜前驅物後，藉著將已吸附之該薄膜前驅物暴露至一電漿而使其反應，以在該基板上形成一介電薄膜層。
  22. 如申請專利範圍第21項之在半導體基板上形成較少應力之介電薄膜的方法，其中該介電薄膜包含矽的氧化物、氮化物、及/或碳化物。
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