KR101211043B1 - 매립게이트를 구비한 반도체 장치 제조방법 - Google Patents

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Abstract

상술한 본 발명은 저저항 매립게이트를 구비한 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 상기 기판 상에 제1사염화티타늄 소스와 환원가스를 이용하여 티타늄질화막을 형성하는 단계; 암모니아를 이용하여 상기 티타늄질화막에 대해 후처리를 실시하는 단계; 및 상기 후처리가 실시된 티타늄질화막에 대해 제2사염화티타늄 소스를 이용하여 플라즈마처리를 실시하는 단계를 포함하는 반도체 장치의 매립게이트 제조방법을 제공한다.

Description

매립게이트를 구비한 반도체 장치 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체 장치 제조방법에 관한 것으로서, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치 제조방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀트랜지스터의 집적도를 증가시킴과 동시에 동작특성을 확보하기 위해서는 매립게이트(Buried Gate)를 형성하는 것이 필수적이다. 매립게이트는 기판에 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 기생캐패시턴스(Parastic Capacitance)를 획기적으로 감소시킬수 있는 장점이 있다.
도 1은 종래기술에 따른 매립게이트를 구비하는 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 매립게이트를 구비한 반도체 장치를 살펴보면, 기판(11)에 형성된 트렌치(12), 트렌치(12) 표면에 형성된 게이트절연막(13), 게이트절연막(13) 상에서 트렌치(12)를 일부 매립하는 게이트전극(14) 및 게이트전극(14) 상에서 나머지 트렌치(12)를 매립하는 실링막(15)을 포함한다.
여기서, 매립게이트는 트렌치(12) 내부에 게이트전극(14)을 형성하기 때문에 게이트전극(14)의 비저항특성 및 매립특성이 매우 중요하다. 따라서, 종래기술에서는 비저항특성 및 매립특성을 확보하기 위해서 게이트전극(14)으로 티타늄질화막(TiN)과 텅스텐막(W)이 적층된 이중구조(Bilayer)를 적용하고 있다.
하지만, 텅스텐막(CVD-W)의 경우 기본적으로 불소 어택(Fluorine Attack)방지를 위해 벌크 텅스텐막(Bulk W) 대비 비저항이 매우 높은 배리어메탈(Barrier Metal) 및 핵생성층(Nucleation Layer)이 필요하다. 이에 따라 벌크 텅스텐막의 면적이 감소하기 때문에 선폭 감소에 따른 저항특성 확보가 매우 곤란하다는 단점이 있다. 또한, 기본적으로 배리어메탈을 적용하기 때문에 텅스텐막의 면적이 감소하는 단점이 있다.
최근, 상술한 단점을 극복하고자 사염화티타늄(TiCl4)을 사용하는 저저항 티타늄질화막 단일층(TiN Single Layer)을 매립게이트의 게이트전극(14)으로 적용하는 방법이 제안되고 있다. 사염화티타늄(TiCl4)을 이용한 티타늄질화막(TiCl4-TiN)의 경우 우수한 단차피복성(Step-Coverage) 특성을 나타내어 트렌치(12) 내부에 매립되는 게이트전극(14)의 배선재료로 적합한 장점이 있다.
사염화티타늄(TiCl4) 소스를 이용하여 증착된 티타늄질화막(TiN)의 경우, 막내에 염소(Cl) 함유되는데, 염소의 경우 주기율표상 전기음성도 및 전자친화도가 매우 높은 물질로 막 내에 미량 존재하더라도 전자트랩사이트(Electron Trapping Site)로 작용하는 문제점이 있다. 따라서, 저저항 특성을 확보하기 위해서는 막내 염소의 농도를 낮추어야 한다. 염소 농도를 낮추는 방법으로 일반적으로 제안되는 방법은 원자층증착법(ALD) 또는 원자층증착법과 유사한 증착법(ALD-Like)을 사용하여 얇은두께(예컨대, 수 mono layer) 증착후 후처리를 진행하여 막내 염소 제거효율을 높이는 방법과 같은 증착방법을 사용하면서 증착온도를 높여 막내 염소 탈리속도를 증가시키는 방법이 있으나, 증착 온도 증가시 단차피복성이 열화되는 단점이 있다. 참고로, 매립게이트는 트렌치(12) 내부에 게이트전극(14)이 위치하기 때문에 단차피복성의 열화는 게이트전극(14)의 특성을 열화시키는 치명적인 요인으로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저저항 매립게이트를 구비한 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 단차피복성이 우수하고 막내 불순물 함량이 적은 매립게이트를 구비한 반도체 장치 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 트렌치 상에 제1소스가스와 제1환원가스를 이용하여 박막을 형성하는 단계; 제2환원가스를 이용하여 제1후처리를 실시하는 단계; 및 제2소스가스를 이용하여 제2후처리를 실시하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 제1소스가스와 상기 제2소스가스는 동일한 가스를 사용할 수 있다. 그리고, 상기 제1환원가스와 상기 제2환원가스는 동일한 가스를 사용할 수 있다.
상기 제1후처리를 실시하는 단계는, 열방식 또는 플라즈마방식으로 진행할 수 있고, 상기 제2후처리를 실시하는 단계는, 플라즈마방식으로 진행할 수 있다.
상기 박막을 형성하는 단계, 상기 제1후처리를 실시하는 단계 및 상기 제2후처리를 실시하는 단계를 단위사이클로 할 수 있으며, 상기 단위사이클을 반복 진행하여 상기 트렌치를 매립하는 도전막을 형성할 수 있다. 이때, 도전막은 콘택 또는 매립게이트를 포함할 수 있다. 즉, 도전막은 콘택 또는 매립게이트로 사용될 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 상기 기판 상에 제1소스가스와 제1환원가스를 이용하여 티타늄질화막(TiN)을 형성하는 단계; 상기 티타늄질화막에 대해 제2환원가스를 이용하여 제1후처리를 실시하는 단계; 및 상기 제1후처리가 실시된 티타늄질화막에 대해 제2소스가스를 이용하여 제2후처리를 실시하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 제1소스가스와 상기 제2소스가스는 동일한 가스를 사용할 수 있다. 상기 제2소스가스는 티타늄(Ti)을 함유하는 가스를 사용할 수 있다. 구체적으로, 상기 제1소스가스와 상기 제2소스가스는 사염화티타늄(TiCl4)을 포함할 수 있다.
상기 제1환원가스와 상기 제2환원가스는 동일한 가스를 사용할 수 있다. 구체적으로, 상기 제1환원가스와 상기 2환원가스는 암모니아(NH3)를 포함할 수 있다.
상기 제1후처리를 실시하는 단계는, 열방식 또는 플라즈마방식으로 진행할 수 있고, 상기 제2후처리를 실시하는 단계는, 플라즈마방식으로 진행할 수 있다.
상기 제2후처리를 실시하는 단계는, 상기 제2소스가스와 더불어서 수소가스를 사용하여 실시할 수 있다.
상기 티타늄질화막을 형성하는 단계, 상기 제1후처리를 실시하는 단계 및 상기 제2후처리를 실시하는 단계를 단위사이클로 할 수 있으며, 상기 단위사이클을 반복 진행하여 상기 트렌치를 매립하는 벌크 티타늄질화막을 형성할 수 있다. 이때, 상기 벌크 티타늄질화막은 콘택 또는 매립게이트를 포함할 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 상기 기판 상에 제1사염화티타늄 소스와 환원가스를 이용하여 티타늄질화막을 형성하는 단계; 암모니아를 이용하여 상기 티타늄질화막에 대해 후처리를 실시하는 단계; 및 상기 후처리가 실시된 티타늄질화막에 대해 제2사염화티타늄 소스를 이용하여 플라즈마처리를 실시하는 단계를 포함하는 반도체 장치의 매립게이트 제조방법을 제공한다.
또한, 본 발명은 상기 티타늄질화막을 형성하는 단계, 상기 후처리를 실시하는 단계 및 상기 플라즈마처리를 실시하는 단계를 단위사이클로 하고, 상기 단위사이클을 반복 진행하여 상기 트렌치를 매립하는 게이트도전막을 형성하는 단계; 및 전면식각공정으로 상기 게이트도전막을 식각하여 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계를 더 포함할 수 있다.
상기 환원가스는 암모니아를 포함할 수 있다.
상기 후처리를 실시하는 단계는, 열방식 또는 플라즈마방식으로 진행할 수 있다.
상기 플라즈마처리를 실시하는 단계는, 상기 제2사염화티타늄 소스와 더불어서 수소가스를 사용하여 실시하는 반도체 장치 제조방법.
상술한 과제 해결 수단을 바탕으로하는 본 발명은 제1후처리를 통해 티타늄질화막 내 불순물을 제거함으로써, 매립게이트의 저저항 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 제2후처리를 통해 티타늄질화막의 막밀도를 증가시킴으로써, 매립게이트의 저저항 특성을 더욱더 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 제1 및 제2후처리를 통해 매립게이트의 저저항 특성을 향상시킴으로써, 기존 공정 대비 저온에서 공정을 실시할 수 있으며, 이를 통해 티타늄질화막의 단차피복성을 향상시킬 수 있는 효과가 있다. 이를 통해, 단차피복성 열화에 따른 심 발생을 방지하여 매립게이트의 저저항 특성을 더욱더 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 제2후처리를 통해 티타늄질화막의 거칠기특성을 개선함으로써, 매립게이트의 저저항 특성을 더욱더 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 공정단면도.
도 3은 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치에서 게이트도전막을 형성하기 위한 단위사이클을 도시한 도면.
도 4a는 종래기술에 따라 형성된 티타늄질화막을 나타낸 이미지.
도 4b는 본 발명의 일실시예에 따라 형성된 티타늄질화막을 나타낸 이미지.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
종래기술에 따른 사염화티타늄(TiCl4)을 이용한 티타늄질화막(TiN) 형성공정의 경우, 저저항 특성을 확보하기 위해 증착온도를 증가시킬 경우에 막내 염소(Cl)의 농도는 감소하나, 단차피복성(Step Coverage)이 열화되는 문제점이 발생하며, 단차피복성 열화로 인해 매립게이트내 심(Seam)이 발생하여 게이트 저항 특성을 열화시킨다. 아울러, 증착온도 증가 및 가스플로우(Gas Flow) 조건과 같은 공정조건의 튜닝(Tuning)으로 매립게이트 내 심 발생을 억제하더라도 반도체 장치의 집적도 증가에 따른 영향으로 추가적인 비저항특성 개선이 요구되어 진다.
후술할 본 발명의 경우 기존 공정 대비 저온 공정을 적용하여 매립게이트 트렌치(Trench) 내부에서의 단차피복성이 우수하고, 티타늄질화막의 막밀도를 증가시킴으로써, 저저항 특성을 확보한다.
매립게이트 트렌치 내부에 증착되어지는 티타늄질화막의 경우 매립게이트 CD의 50% 정도의 두께를 가지는 관계로 결정립(Grain)이 매우 미세하다. 이처럼, 결정립의 크기가 작은 관계로 박막내에서 결정립계(Grain Boundary)가 차지하는 면적이 크며, 결정립계 내에 티타늄(Ti)을 주입할 경우 막 밀도를 증가시켜 저온 공정을 적용함에 따라 박막내의 염소 농도를 낮추지 않아도 비저항 개선이 가능하다. 또한 이 방법을 고온 공정에 적용할 경우 추가적인 비저항 개선이 가능하다.
[실시예]
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이고, 도 3은 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치에서 게이트도전막을 형성하기 위한 단위사이클을 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(21)에 트렌치(22)를 형성한다. 기판(21)으로는 실리콘 기판(Silicon substrate)을 사용할 수 있다.
트렌치(22)는 기판(21) 상에 하드마스크막패턴(미도시)을 형성한 후, 하드마스크막패턴을 식각장벽(etch barrier)으로 기판(21)을 일정 깊이 식각하여 형성할 수 있다. 트렌치(22)는 후속의 게이트전극이 매립될 구조물로서, 그 형태는 라인(Line) 형태일 수 있다.
트렌치(22)를 형성하기 위한 하드마스크막패턴은 산화막, 질화막 또는 폴리실리콘막 중 어느 하나일 수 있다. 하드마스크막패턴을 형성하기 위해 감광막을 이용한 매립게이트 마스크 공정이 적용될 수 있다.
다음으로, 트렌치(22) 표면에 게이트절연막(23)을 형성한다. 게이트절연막(23)은 산화막 예컨대, 실리콘산화막(SiO2)을 포함할 수 있으며, 게이트절연막(23)으로 사용되는 실리콘산화막은 열산화법(Thermal Oxidation)으로 형성할 수 있다.
도 2b 내지 도 2f, 그리고 도 3에 도시된 바와 같이, 게이트절연막(23) 상에 트렌치(22)를 매립하는 게이트도전막(25)을 형성한다. 이때, 게이트도전막(25)은 원자층증착법(ALD)으로 형성할 수 있다. 이하, 본 발명의 일실시예에 따른 게이트도전막(25) 형성방법을 구체적으로 설명하면 다음과 같다.
도 2b 및 도 3에 도시된 바와 같이, 트렌치(22)를 포함한 기판(21) 상에 제1소스가스와 제1환원가스를 이용하여 박막(24)을 증착하는 박막증착공정(100)을 실시한다. 이때, 제1소스가스는 박막(24)을 구성하는 원소를 포함하는 가스로 사염화티타늄(TiCl4)을 포함할 수 있다. 그리고, 제1환원가스는 제1소스가스와 반응하여 박막(24)을 형성하는 가스로 암모니아(NH3)를 포함할 수 있다. 따라서, 사염화티타늄과 암모니아가 반응하여 형성된 박막(24)은 티타늄질화막(TiN)일 수 있다. 참고로, 미설명 도면부호 'GB'는 박막(24) 내 결정립계(Grain Boundary)를 도시한 것이다.
여기서, 박막증착(100)시 제1소스가스와 제1환원가스를 챔버로 이송하기 위한 운반가스(carrier gas) - 또는 퍼지가스(puge gas) - 를 사용할 수 있으며, 운반가스로는 아르곤가스(Ar) 또는 수소가스(H2)를 단독으로 사용하거나, 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용할 수 있다.
도 2c 및 도 3에 도시된 바와 같이, 증착된 박막(24)에 대하여 제2환원가스를 사용하여 제1후처리(101)를 실시한다. 이하, 제1후처리된 박막(24)의 도면부호를 '24A'로 변경하여 표기한다.
제1후처리(101)는 박막(24A) 내 불순물을 제거하여 박막(24A)의 비저항특성을 향상시키는 역할을 수행하는 것으로, 열방식 또는 플라즈마방식을 사용하여 실시할 수 있다. 이때, 제2환원가스로는 제1환원가스와 동일한 가스를 사용할 수 있다. 즉, 제2환원가스는 암모니아를 포함할 수 있다. 구체적으로, 사염화티타늄과 암모니아를 사용하여 형성된 박막(24A) 즉, 티타늄질화막은 막내 염소(Cl)를 포함하고 있는데, 제2환원가스 즉, 암모니아를 이용하여 제1후처리(101)를 실시하면 티타늄질화막 내 염소를 제거할 수 있다. 이때, 티타늄질화막 내 염소는 암모니아의 수소와 결합하여 염화수소(HCl)를 생성하고, 생성된 염화수소가 챔버 외부로 배기되는 일련의 과정을 통해 티타늄질화막 내 염소를 제거할 수 있다.
여기서, 제2환원가스의 챔버 주입 및 배기, 그리고 반응부산물인 염화수소의 배기가 용이하도록 제1후처리(101)시 운반가스를 사용할 수 있으며, 운반가스로는 아르곤가스(Ar) 또는 수소가스(H2)를 단독으로 사용하거나, 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용할 수 있다.
도 2d, 도 2e 및 도 3에 도시된 바와 같이, 제1후처리된 박막(24A)에 대해 제2소스가스를 사용하여 제2후처리(102)를 실시한다. 이때, 제2후처리(102)는 박막(24A)의 막밀도를 증가시켜 박막(24A)의 비저항특성을 향상시키는 역할을 수행함과 동시에 박막(24A)의 거칠기특성(Roughness)을 개선하는 역할을 수행하는 것으로, 플라즈마처리를 사용하여 실시할 수 있다.
제2소스가스로는 박막(24A)을 구성하는 원소를 포함하는 가스 즉, 티타늄(Ti)을 포함하는 가스를 사용할 수 있다. 또한, 제2소스가스로는 제1소스가스와 동일한 가스를 사용할 수 있다. 따라서, 제2소스가스는 사염화티타늄을 포함할 수 있다. 그리고, 제2후처리(102)시 제2소스가스의 주입 및 배기를 위해 운반가스로 수소가스(H2)를 단독으로 사용하거나, 또는 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용할 수 있다.
여기서, 제2후처리(102)는 플라즈마에 의하여 제2소스가스가 이온화된 소스이온이 박막(24A)을 선택적으로 식각하는 단계(도 2d 참조)와 식각된 박막(24A)의 결정립계(GB)를 통해 제2소스가스에 함유된 원소 - 이는 박막(24A)을 구성하는 원소를 의미함 - 가 식각된 박막(24A)에 주입되는 단계(도 2e 참조)로 구분할 수 있다. 이하, 제2후처리(102)시 기형성된 박막(24A)이 변화하는 과정에 대하여 구체적으로 설명하면 다음과 같다.
먼저, 도 2d 및 도 3을 참조하면 제2후처리(102)시 제2소스가스 즉, 사염화티타늄이 플라즈마에 의해 이온화되에 사염화티타늄이온(TiClx)이 형성되고, 사염화티타늄이온에 의하여 박막(24A) 즉, 티타늄질화막이 선택적으로 식각된다. 이하, 선택적으로 식각된 박막(24A)의 도면부호를 '24B'로 변경하여 표기한다.
여기서, 사염화티타늄이온에 의한 티타늄질화막의 식각은 결정립보다 결정립계(GB)에서 선택적으로 더 빨리 식각된다. 따라서, 제2후처리(102)시 박막(24B)에 결정립계(GB)를 따라 홈(103)이 형성된다.
다음으로, 도 2e 및 도 3을 참조하면 제2소스가스에 함유된 원소 - 이는 박막(24B)을 구성하는 원소를 의미함 - 즉, 티타늄이 박막(24B)의 결정립계(GB)를 따라 형성된 홈(103)을 매립하는 것과 같이 박막(24B)의 결정립계(GB)를 따라 형성된 홈(103)을 통해 박막(24B)의 결정립 내부로 주입된다(도면부호 '104' 참조). 이하, 제2소스가스에 함유된 원소가 주입된 박막(24B)의 도면부호를 '24C'로 변경하여 표기한다.
여기서, 박막(24C)에 주입되는 티타늄은 제2소스가스 즉, 사염화티타늄이 플라즈마에 의해 이온화되어 생성된 사염화티타늄이온이 운반가스로 사용하는 수소가스와 반응(TiClx + H2 -> Ti + HCl↑)통해 만들어낼 수 있다. 이처럼, 제2소스가스에 함유된 원소가 박막(24C)에 주입됨으로써, 주입된 원소에 의해 박막(24C)의 막밀도가 증가한다. 또한, 제2후처리(102)시 박막(24C)의 선택적 식각 및 원소의 주입으로 인해 박막(24C)의 거칠기특성을 개선할 수 있다.
도 2f에 도시된 바와 같이, 박막증착공정(100), 제1후처리(101) 및 제2후처리(102)를 단위사이클로 하고, 단위사이클을 반복 진행하여 트렌치(22)를 매립하는 게이트도전막(25)을 형성한다. 이때, 게이트도전막(25)은 박막증착공정(100), 제1후처리(101) 및 제2후처리(102)을 통해 형성된 박막(24C) 즉, 박막형태의 티타늄질화막이 다수 적층되어 형성된 벌크(또는 후막)형태의 티타늄질화막일 수 있다.
여기서, 단위사이클을 반복 진행하여 게이트도전막(25)을 형성하는 공정은 450℃ 내지 550℃ 범위의 온도에서 실시할 수 있다.
도 2g에 도시된 바와 같이, 전면식각공정 예컨대, 에치백으로 게이트도전막(25)을 식각하여 트렌치(22)를 일부 매립하는 게이트전극(25A) 즉, 매립게이트를 형성한다.
다음으로, 게이트전극(25A) 상에 나머지 트렌치(22)를 매립하는 실링막(26)을 형성한다. 실링막(26)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막(미도시)을 얇게 실링한 후에 스핀온절연막(Spin On Dielectric, SOD)등의 실링산화막(미도시)을 갭필하여 형성할 수 있다.
상술한 바와 같이, 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법에 따르면, 제1후처리(101)를 통해 티타늄질화막 내 불순물을 제거함으로써, 매립게이트의 저저항 특성을 향상시킬 수 있다. 아울러, 제2후처리(102)를 통해 티타늄질화막의 막밀도를 증가시킴으로써, 매립게이트의 저저항 특성을 더욱더 향상시킬 수 있다.
또한, 제1 및 제2후처리(101, 102)를 통해 매립게이트의 저저항 특성을 향상시킴으로써, 기존 공정 대비 저온 공정을 적용할 수 있으며, 이를 통해 티타늄질화막의 단차피복성을 향상시킬 수 있다. 이를 통해, 단차피복성 열화에 따른 심 발생을 방지하여 매립게이트의 저저항 특성을 더욱더 향상시킬 수 있다.
또한, 제2후처리(102)를 통해 티타늄질화막의 거칠기특성을 개선함으로써, 매립게이트의 저저항 특성을 더욱더 향상시킬 수 있다.
[비교예]
이하, 종래기술에 따라 형성된 티타늄질화막을 나타낸 이미지(도 4a 참조)와 본 발명의 일실시예에 따라 형성된 티타늄질화막을 나타낸 이미지(도 4b 참조), 그리고 이들의 특성을 정리한 표 1을 참조하여 상술한 본 발명의 효과에 대하여 구체적으로 설명한다.
도 4a는 종래기술에 따라 형성된 티타늄질화막을 나타낸 이미지로, 원자층증착법 즉, 소스가스주입, 퍼지, 반응가스주입 및 퍼지를 단위사이클로 하여 형성된 티타늄질화막을 나타낸 것이고, 도 4b는 본 발명의 일실시예에 따라 박막증착공정, 제1후처리 및 제2후처리를 단위사이클로 하여 형성된 티타늄질화막을 나타낸 것이다. 그리고, 표 1은 종래기술에 따라 형성된 티타늄질화막과 본 발명의 일실시예에 따라 형성된 티타늄질화막의 특성을 정리한 것이다.
먼저, 도 4a 및 도 4b에서 'in line THK(XRF)'는 X-Ray Flourescence Spectrometry 장비로 측정된 두께를 의미하며, 'CNT THK(TEM)'는 Transmission Electron Microscope 장비를 사용하여 웨이퍼 중심부(CNT)에서 측정된 두게를 의미한다.

구분
공정온도
(℃)
두께
(Å)
비저항
(uΩ/cm)
거칠기
(nm)
막밀도
(g/cm3)
Ti/N
Ratio

종래기술
600
120
112
1.347
5.25
1.01

본 발명
500
120
80
0.4683
5.8
1
도 4a 및 도 4b, 그리고 위 표 1을 참조하면, 종래기술 대비 본 발명이 상대적으로 낮은 저온 공정으로 티타늄질화막을 형성할 수 있음을 확인할 수 있다. 이처럼, 티타늄질화막을 상대적으로 낮은 온도에서 증착하면 티타늄질화막의 단차피복성 특성을 향상시킬 수 있다. 따라서, 트렌치와 같은 구조물에 티타늄질화막을 매립하는 경우에 막내 심과 같은 결함이 발생하는 것을 방지할 수 있다.
다음으로, 티타늄질화막을 동일한 두께로 형성하는 경우에 종래기술은 비저항이 112 uΩ/cm 이지만, 본 발명은 종래기술보다 낮은 80 uΩ/cm 임을 확인할 수 있다. 따라서, 종래기술 대비 본 발명에 따른 티탄늄질화막의 도전특성이 더욱더 우수한 것을 확인할 수 있다.
다음으로, 종래기술에 따라 형성된 티타늄질화막의 표면거칠기는 1.347nm 이지만, 본 발명은 종래기술보다 낮은 0.4683nm 임을 확인할 수 있다. 아울러, 도 4a 및 도 4b를 통해서도 종래기술에 따라 티타늄질화막보다 본 발명에 따른 티타늄질화막의 표면이 보다 평탄한 것을 확인할 수 있다. 따라서, 트렌치와 같은 구조물에 티타늄질화막을 매립하는 경우에 본 발명이 종래기술보다 막내 심과 같은 결함이 발생하는 것을 보다 효과적으로 방지할 수 있다.
다음으로, 종래기술에 따라 형성된 티타늄질화막은 막밀도가 5.25 g/cm3 이지만, 본 발명은 종래기술보다 높은 5.8 g/cm3 임을 확인할 수 있다. 이처럼, 티타늄질화막의 막밀도가 증가할수록 티타늄질화막의 비저항특성을 향상시킬 수 있는 바, 종래기술보다 본 발명에 따른 티타늄질화막의 도전특성이 더욱더 우수한 것을 확인할 수 있다.
상술한 본 발명의 실시예에서는 매립게이트 제조방법을 예시하여 본 발명의 기술사상을 설명하였으나, 본 발명의 기술사상은 다양한 분야에 적용이 가능하다. 일례로, 본 발명의 기술사항은 콘택 형성공정에도 적용이 가능하다. 이 경우, 트렌치는 콘택(또는 콘택플러그)이 형성될 공간을 제공하는 구조물이 되고, 트렌치를 매립하는 게이트도전막은 콘택으로 작용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 22 : 트렌치
23 : 게이트절연막 24, 24A, 24B : 박막
25 : 게이트도전막 25A : 게이트전극
26 : 실링막 100 : 박막증착공정
101 : 제1후처리 102 : 제2후처리

Claims (25)

  1. 트렌치 상에 제1소스가스와 제1환원가스를 이용하여 박막을 형성하는 단계;
    제1운반가스 및 제2환원가스를 이용한 제1후처리를 실시하여 상기 박막 내 불순물을 제거하는 단계; 및
    제2운반가스 및 제2소스가스를 이용한 제2후처리를 실시하여 상기 불순물이 제거된 박막의 막밀도를 증가시키는 단계를 포함하고,
    상기 제2후처리는 상기 제2소스가스가 상기 불순물이 제거된 박막을 선택적으로 식각하는 단계 및 상기 제2소스가스에 함유된 원소가 식각된 상기 박막에 주입되는 단계를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 제1소스가스와 상기 제2소스가스는 동일한 가스를 사용하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 제1환원가스와 상기 제2환원가스는 동일한 가스를 사용하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 제1후처리를 실시하는 단계는,
    열방식 또는 플라즈마방식으로 진행하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 제2후처리를 실시하는 단계는,
    플라즈마방식으로 진행하는 반도체 장치 제조방법.
  6. 제1항에 있어서,
    상기 박막을 형성하는 단계, 상기 제1후처리를 실시하는 단계 및 상기 제2후처리를 실시하는 단계를 단위사이클로 하는 반도체 장치 제조방법.
  7. 제6항에 있어서,
    상기 단위사이클을 반복 진행하여 상기 트렌치를 매립하는 도전막을 형성하는 반도체 장치 제조방법.
  8. 제1항에 있어서,
    상기 제1운반가스는 아르곤가스(Ar), 수소가스(H2) 또는 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용하고,
    상기 제2운반가스는 수소가스(H2) 또는 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용하는 반도체 장치 제조방법.
  9. 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 기판상에 제1소스가스와 제1환원가스를 이용하여 티타늄질화막(TiN)을 형성하는 단계;
    제1운반가스 및 제2환원가스를 이용한 제1후처리를 실시하여 상기 티타늄질화막 내 불순물을 제거하는 단계; 및
    제2운반가스 및 제2소스가스를 이용한 제2후처리를 실시하여 상기 불순물이 제거된 티타늄질화막의 막밀도를 증가시키는 단계를 포함하고,
    상기 제2후처리는 상기 제2소스가스가 상기 불순물이 제거된 티타늄질화막을 선택적으로 식각하는 단계 및 상기 제2소스가스에 함유된 원소가 식각된 상기 티타늄질화막에 주입되는 단계를 포함하는 반도체 장치 제조방법.
  10. 제9항에 있어서,
    상기 제1소스가스와 상기 제2소스가스는 동일한 가스를 사용하는 반도체 장치 제조방법.
  11. 제9항에 있어서,
    상기 제2소스가스는 티타늄(Ti)을 함유하는 가스를 사용하는 반도체 장치 제조방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1소스가스와 상기 제2소스가스는 사염화티타늄(TiCl4)을 포함하는 반도체 장치 제조방법.
  13. 제9항에 있어서,
    상기 제1환원가스와 상기 제2환원가스는 동일한 가스를 사용하는 반도체 장치 제조방법.
  14. 제9항에 있어서,
    상기 제1환원가스와 상기 2환원가스는 암모니아(NH3)를 포함하는 반도체 장치 제조방법.
  15. 제9항에 있어서,
    상기 제1후처리를 실시하는 단계는,
    열방식 또는 플라즈마방식으로 진행하는 반도체 장치 제조방법.
  16. 제9항에 있어서,
    상기 제2후처리를 실시하는 단계는,
    플라즈마방식으로 진행하는 반도체 장치 제조방법.
  17. 제9항에 있어서,
    상기 제2후처리를 실시하는 단계는,
    상기 제2소스가스와 더불어서 수소가스를 사용하여 실시하는 반도체 장치 제조방법.
  18. 제9항에 있어서,
    상기 티타늄질화막을 형성하는 단계, 상기 제1후처리를 실시하는 단계 및 상기 제2후처리를 실시하는 단계를 단위사이클로 하는 반도체 장치 제조방법.
  19. 제18항에 있어서,
    상기 단위사이클을 반복 진행하여 상기 트렌치를 매립하는 티타늄질화막을 형성하는 반도체 장치 제조방법.
  20. 제9항에 있어서,
    상기 제1운반가스는 아르곤가스(Ar), 수소가스(H2) 또는 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용하고,
    상기 제2운반가스는 수소가스(H2) 또는 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용하는 반도체 장치 제조방법.
  21. 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 기판상에 사염화티타늄 소스가스와 암모니아를 이용하여 티타늄질화막을 형성하는 단계;
    제1운반가스 및 암모니아를 이용한 후처리를 실시하여 상기 티타늄질화막 내 염소를 제거하는 단계; 및
    제2운반가스 및 사염화티타늄 소스가스를 이용한 플라즈마처리를 실시하여 상기 염소가 제거된 티타늄질화막의 막밀도를 증가시키는 단계를 포함하고,
    상기 플라즈마처리는 상기 사염화티타늄 소스가스가 상기 염소가 제거된 티타늄질화막을 선택적으로 식각하는 단계 및 상기 사염화티타늄 소스가스에 함유된 티타늄이 식각된 상기 티타늄질화막에 주입되는 단계를 포함하는 반도체 장치의 매립게이트 제조방법.
  22. 제21항에 있어서,
    상기 티타늄질화막을 형성하는 단계, 상기 후처리를 실시하는 단계 및 상기 플라즈마처리를 실시하는 단계를 단위사이클로 하고, 상기 단위사이클을 반복 진행하여 상기 트렌치를 매립하는 게이트도전막을 형성하는 단계; 및
    전면식각공정으로 상기 게이트도전막을 식각하여 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계
    를 더 포함하는 반도체 장치의 매립게이트 제조방법.
  23. 제21항에 있어서,
    상기 제1운반가스는 아르곤가스(Ar), 수소가스(H2) 또는 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용하고,
    상기 제2운반가스는 수소가스(H2) 또는 아르곤가스와 수소가스가 혼합된 혼합가스(Ar/H2)를 사용하는 반도체 장치 제조방법.
  24. 제21항에 있어서,
    상기 후처리를 실시하는 단계는,
    열방식 또는 플라즈마방식으로 진행하는 반도체 장치의 매립게이트 제조방법.
  25. 제21항에 있어서,
    상기 플라즈마처리를 실시하는 단계는,
    상기 사염화티타늄 소스가스와 더불어서 수소가스를 사용하여 실시하는 반도체 장치의 매립게이트 제조방법.
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