KR20050115822A - 트랜지스터의 매몰 게이트 전극 및 그 형성방법 - Google Patents

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KR20050115822A
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손웅희
윤선필
유종렬
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Abstract

트랜지스터의 매몰 게이트 전극 및 그 형성방법을 제공한다. 이 게이트 전극은 기판에 형성된 트렌치와, 상기 트렌치의 내벽을 콘포말하게 덮으며 중앙에 갭 영역을 가지는 실리콘 패턴을 포함한다. 텅스텐 패턴이 상기 실리콘 패턴의 갭 영역에 채워지고, 상기 실리콘 패턴 및 상기 텅스텐 패턴 사이에 접착층 패턴이 개재되어 있다. 상기 실리콘 패턴 및 상기 텅스텐 패턴의 상부를 캐핑층이 덮는다. 따라서, 상기 실리콘 패턴 및 상기 텅스텐 패턴 계면의 단부는 상기 캐핑층에 의해 덮여질 수 있다. 상기 실리콘 패턴은 기판면으로 부터 수직으로 신장된 측벽을 가질 수 있다. 상기 실리콘 패턴의 측벽은 상기 캐핑층의 측벽에 정렬된다. 상기 실리콘 패턴의 신장된 측벽에 게이트 폴리 산화막이 형성될 수 있다.

Description

트랜지스터의 매몰 게이트 전극 및 그 형성방법{BURIED GATE ELECTRODE OF TRANSISTOR AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로는 트랜지스터의 게이트 전극 및 그 형성방법에 관한 것이다.
트랜지스터의 게이트 선폭이 줄어듦에 따라 동작속도를 향상시키기 위하여 게이트 전극을 형성하는 물질로 저저항의 금속이 도입되고 있다. 저저항 금속 중에서도 후속의 열공정에서 변형이 일어나지 않고 절연막을 통한 금속의 확산이 우려되지 않는 장점을 지니는 텅스텐은 차세대 저저항 게이트에 채택되기에 적합하다.
현재 사용되고 있는 폴리사이드 게이트 전극에 비해서, 텅스텐이 채택된 폴리메탈 게이트는 비저항이 낮고 선폭에 대한 의존이 적은 이점이 있어 일반적인 폴리사이드 게이트 전극 형성공정에 적용될 것이 기대된다.
도 1 내지 도 3은 종래의 트랜지스터 및 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 소자분리막(12)을 형성하여 활성영역을 한정한다. 통상의 디램소자를 예로 들면, 상기 소자분리막(12)은 복수개의 고립된 활성영역을 한정하고, 상기 활성영역들은 셀 어레이 내에 종횡으로 배열된다. 상기 활성영역의 상부에 게이트 절연막(16)을 개재하여 게이트 전극(28)이 가로지른다. 상기 게이트 전극(28)은 하부의 실리콘막(18)과 상부의 텅스텐막(22)으로 구성되고, 상기 실리콘막(18) 및 상기 텅스텐막(22) 사이에 금속질화막으로 이루어진 접착층(22)이 개재될 수 있다. 상기 실리콘막(18)은 폴리실리콘 또는 비정질실리콘일 수 있다. 상기 접착층(22)은 실리콘과 텅스텐 사이의 접착성을 높이고, 오믹층의 기능을 가질 수도 있다. 상기 텅스텐막(22) 상부에 캐핑층(24)이 형성된다.
도 2를 참조하면, 상기 게이트 전극(28)은 기판 상에 순차적으로 적층된 실리콘막, 접착층(22), 텅스텐막(22) 및 캐핑층(24)을 패터닝하여 형성된다. 따라서, 상기 실리콘막(18)을 식각하는 동안 표면에 손상을 입을 수 있다. 따라서, 통상의 트랜지스터 형성공정에서는 게이트 전극을 형성한 후 실리콘막의 표면 결함을 큐어링하기 위하여 열산화공정을 실시한다. 결과적으로, 상기 실리콘막(18)의 표면이 산화되어 열산화막(26)이 형성된다.
도 3을 참조하면, 상기 결함 큐어링을 실시하고 이온주입 공정을 적용하여 게이트 전극 양측의 기판 내에 LDD층(도시 안함)을 형성하고, 상기 게이트 전극의 측벽에 측벽 스페이서(30)를 형성한다. 상기 측벽스페이서(30)를 형성한 이후에 상기 기판 내에 불순물을 주입하여 고농도의 소오스/드레인(도시 안함)을 형성한다.
이상과 같이 트랜지스터 제조공정에 실리콘막과 금속막을 포함하는 폴리메탈 게이트 전극을 채택하는 경우 종래의 텅스텐실리사이드를 텅스텐 또는 접착층과 텅스텐의 적층층을 치환함으로써 통상적인 트랜지스터 제조공정을 적용할 수 있다.
앞서 언급한 바와 같이, 게이트 전극을 패터닝하는 동안 실리콘막 측벽의 식각 손사을 큐어링하기 위하여 열산화 공정을 실시한다. 이 때, 종래와 같은 게이트 구조에서는 실리콘막(18)과 텅스텐막(22)의 계면이 노출되어 있기 때문에, 이들 계면을 통하여 산소가 확산되어 계면 산화가 발생될 우려가 있다. 게이트 전극을 구성하는 도전막의 계면이 산화되는 경우 기생커패시턴스 및 기생 저항이 증가하여 트랜지스터의 성능을 저하되는 결과를 가져온다.
본 발명이 이루고자 하는 기술적 과제는 폴리메탈 게이트를 도입함에 있어서, 실리콘막 및 텅스텐막의 계면 산화를 방지할 수 있는 구조를 가지는 트랜지스터의 게이트 전극 및 그 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 기판 내에 매몰된 게이트 전극 및 그 형성 방법을 제공한다. 이 게이트 전극은 기판에 형성된 트렌치와, 상기 트렌치의 내벽을 콘포말하게 덮으며 중앙에 갭 영역을 가지는 실리콘 패턴을 포함한다. 텅스텐 패턴이 상기 실리콘 패턴의 갭 영역에 채워지고, 상기 실리콘 패턴 및 상기 텅스텐 패턴 사이에 접착층 패턴이 개재되어 있다. 상기 실리콘 패턴 및 상기 텅스텐 패턴의 상부를 캐핑층이 덮는다. 따라서, 상기 실리콘 패턴 및 상기 텅스텐 패턴 계면의 단부는 상기 캐핑층에 의해 덮여질 수 있다. 상기 실리콘 패턴은 기판면으로 부터 수직으로 신장된 측벽을 가질 수 있다. 상기 실리콘 패턴의 측벽은 상기 캐핑층의 측벽에 정렬된다. 상기 실리콘 패턴의 신장된 측벽에 게이트 폴리 산화막이 형성될 수 있다.
구체적으로, 상기 기판에는 소자분리막이 형성되어 활성영역이 한정되어 있고, 상기 트렌치는 상기 활성영역 및 상기 소자분리막을 가로질러 형성될 수 있다. 또한, 상기 실리콘 패턴 양측의 기판 상에 측벽 스페이서가 형성될 수 있다. 상기 측벽 스페이서는 상기 캐핑층의 측벽에 내벽이 정렬된다.
이 게이트 전극의 형성 방법은, 기판을 식각하여 트렌치를 형성하고, 상기 기판 상에 상기 트렌치의 내벽을 콘포말하게 덮는 실리콘막을 형성하는 단계를 포함한다. 상기 실리콘막은 상기 트렌치의 중앙부에 갭 영역을 가진다. 상기 실리콘막 상에 접착층을 콘포말하게 형성하고, 상기 접착층 상에 갭 영역을 채우는 텅스텐막을 형성한다. 상기 텅스텐막 및 상기 접착층을 리세스시키어 상기 실리콘막을 노출시킴과 동시에 상기 갭 영역에 채워진 텅스텐 패턴을 형성한다. 상기 텅스텐막이 형성된 기판의 전면에 캐핑층을 형성한다. 상기 캐핑층 및 상기 실리콘막을 순차적으로 패터닝한다. 그 결과, 상기 캐핑층 하부에 위치하고, 중앙에 텅스텐 패턴이 형성된 실리콘 패턴이 형성된다. 상기 실리콘 패턴을 형성한 후, 상기 기판면으로 부터 수직으로 신장된 실리콘 패턴의 측벽을 열산화하여 열산화막을 형성하는 것을 더 포함할 수도 있다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 구조물이 다른 구조물 또는 기판에 "인접하여" 있다고 언급되어지는 경우에 그것을 다른 구조물 또는 기판에 직접 인접하여 형성될 수 있거나 또는 그들 사이에 제 3의 구조물이 개재될 수도 있다.
도 4는 본 발명의 바람직한 실시예에 따른 트랜지스터를 나타낸 단면도이다.
도 4를 참조하면, 기판(10) 상에 소자분리막(52)이 형성되어 활성영역을 한정한다. 상기 활성영역 및 상기 소자분리막(52)을 가로질러 복수의 트렌치(54)가 형성된다. 상기 트렌치(54)의 내벽에 콘포말한 실리콘 패턴(58p)이 형성되어 있다. 상기 실리콘 패턴(58p)은 중앙에 갭 영역을 가지고, 상기 갭 영역에 텅스텐 패턴(62p)이 채워진다. 상기 텅스텐 패턴(62p)과 상기 실리콘 패턴(58p) 사이에는 접착층 패턴(60p)이 개재되고, 상기 실리콘 패턴과 상기 기판(10) 사이에는 게이트 절연막(56)이 개재된다. 상기 실리콘 패턴(58p) 및 상기 텅스텐 패턴(62p) 상부에 캐핑층(64)이 형성되어 있다. 따라서, 상기 실리콘 패턴(58p) 및 상기 접착층 패턴(60p) 사이의 계면과, 상기 텅스텐 패턴(62p) 및 상기 접착층 패턴(60p) 사이의 계면의 단부는 상기 캐핑층(64)으로 덮인다. 상기 실리콘 패턴(58p)은 상기 기판면으로 부터 수직으로 신장된 측벽을 가지고, 상기 측벽에 게이트 폴리 산화막(66)이 형성되어 있다. 상기 캐핑층(64)의 측벽에 정렬된 내측벽을 가지는 측벽 산화막이 상기 실리콘 패턴(58p) 양측의 기판 상에 형성되어 있다. 상기 실리콘 패턴(58p), 상기 접착층 패턴(60p) 및 상기 텅스텐 패턴(62p)은 게이트 전극(68)을 이룬다. 상기 트렌치(54)는 상기 활성영역 뿐만 아니라 상기 소자분리막까지 신장되어 형성되기 때문에 상기 게이트 전극(68)은 상기 트렌치(54)에 대응되어 상기 활성영역 및 상기 소자분리막의 상부를 가로지를 수 있다.
상기 게이트 전극(68)과 상기 기판(10) 사이에 게이트 절연막(56)이 개재된다. 상기 게이트 절연막(56)은 실리콘 산화막이거나, 고 유전상수의 유전막일 수 있다. 예컨대, 상기 게이트 절연막(56)은 실리콘 산화막, 하프늄산화막(HfO), 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO), 탄탈룸산화막(Ta2O5), 티타늄산화막(TiO2), 및 하프늄실리콘산화막(HfSiO) 가운데 선택된 하나 또는 이들의 복합막일 수 있다.
도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(10)에 소자분리막(52)을 형성하여 활성영역을 한정한다. 상기 활성영역의 기판 및 상기 소자분리막(52)을 식각하여 상기 활성영역 및 상기 소자분리막(52)을 가로지르는 트렌치(54)를 형성한다. 상기 활성영역은 셀 어레이 영역에 복수개가 존재하며 종횡으로 배열된다. 따라서, 상기 트렌치(54)는 복수의 활성영역 및 복수의 소자분리막을 가로지르게 된다. 또한, 상기 트렌치(54)는 셀 어레이에 배치되는 게이트 전극에 대응된 위치에 형성된다.
도 6을 참조하면, 상기 기판의 전면에 게이트 절연막(56), 실리콘막(58), 접착층(60) 및 텅스텐막(62)을 형성한다. 상기 게이트 절연막(56)을 형성하기 전에 상기 기판의 전면에 희생 열산화막을 형성하고 제거함으로써, 트렌치를 형성하는 동안 입은 손상을 큐어링하는 공정을 추가할 수도 있다. 상기 게이트 절연막(56), 상기 실리콘막(58) 및 상기 접착층(60)은 콘포말하게 형성한다. 따라서, 상기 실리콘막(58)은 상기 트렌치의 중앙에 갭 영역을 가질 수 있다. 상기 게이트 절연막(56)은 실리콘 산화막으로 형성하거나, 고 유전상수의 유전막으로 형성할 수도 있다. 예컨대, 상기 게이트 절연막(56)은 실리콘 산화막, 하프늄산화막(HfO), 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO), 탄탈룸산화막(Ta2O5), 티타늄산화막(TiO2), 및 하프늄실리콘산화막(HfSiO) 가운데 선택된 하나 또는 이들의 복합막으로 형성할 수 있다.
상기 텅스텐막(62)은 상기 갭 영역을 채우도록 형성한다. 상기 실리콘막(58)은 비정질 실리콘 또는 폴리실리콘으로 형성할 수 있다. 상기 실리콘막은 실리콘게르마늄막 또는 게르마늄막으로 대체될 수도 있다. 또한, 필요에 따라서, n형 또는 n형 불순물이 도우핑될 수도 있다.
도 7을 참조하면, 상기 텅스텐막(62) 및 상기 접착층(60)을 순차적으로 리세스시킨다. 이 때, 화학적 기계적 연마공정을 적용하여 상기 실리콘막(58)이 드러나도록 상기 텅스텐막(62) 및 상기 접착층(60)을 연마하여 상기 실리콘막(58)의 갭 영역에 채워진 텅스텐 패턴(62p)과, 상기 텅스텐 패턴(62p)과 상기 실리콘막(58) 사이에 개재된 접착층 패턴(60p)을 형성할 수 있다.
도 8을 참조하면, 상기 트렌치 상부에 각각 캐핑층(64)을 형성한다. 상기 캐핑층(64)은 기판의 전면에 캐핑층이 되는 절연막을 형성하고, 상기 절연막을 패터닝하여 형성할 수 있다.
도 9를 참조하면, 상기 캐핑층(64)을 형성한 후 계속해서 상기 실리콘막(58)을 패터닝하여 각 트렌치(54)에 정렬된 실리콘 패턴(58p)을 형성한다. 상기 캐핑층(64) 및 상기 실리콘 패턴(58p)은 한번의 사진공정을 통해 연속적으로 형성거나, 상기 캐핑층(64)을 형성한 후 상기 캐핑층을 식각마스크로 사용하여 실리콘 패턴을 형성할 수도 있다. 그 결과, 상기 실리콘 패턴(58p), 상기 접착층 패턴(60p) 및 상기 텅스텐 패턴(62p)으로 이루어진 매몰 게이트 전극(68)이 형성된다. 상기 매몰 게이트 전극(68)은 각각 트렌치에 대응하여 상기 활성영역 및 상기 소자분리막의 상부를 가로지른다.
상기 실리콘 패턴(58p)을 형성하는 동안 입은 손상으로 인해, 기판면 상부로 수직으로 신장된 상기 실리콘 패턴의 측벽에는 결함이 발생될 수 있다. 따라서, 통상의 게이트 형성기술과 마찬가지로, 상기 기판을 열처리하여 상기 실리콘 패턴의 측벽에 게이트 폴리 산화막(66)을 형성한다. 이 때, 종래와 같은 게이트 구조에서는 실리콘 패턴과 접착층 및 텅스텐 패턴과 접착층 사이의 계면이 외부로 노출되기 때문에 산소가 이들 계면을 통해 확산되어 실리콘 패턴의 계면에 산화막을 형성하는 문제가 있었다. 그러나, 도 9에 도시된 것과 같이 본 발명에 따르면, 실리콘 패턴(58p)과 접착층 패턴(60p) 및 텅스텐 패턴(62p)과 접착층 패턴(60p) 사이의 계면은 캐핑층(64)에 의해 덮여져 있고, 이들 계면의 단부 또한 상기 캐핑층으로 덮여져 산소 확산으로 부터 보호되는 구조를 가진다. 따라서, 상기 게이트 폴리 산화막(66)이 형성되는 동안 실리콘 패턴의 계면 산화를 방지할 수 있다.
계속해서, 상기 활성영역의 기판 내에 불순물을 주입하여 LDD영역(도시 안함)을 형성하고, 상기 캐핑층(64)의 측벽에 정렬된 측벽 스페이서(도 4의 70)를 상기 실리콘 패턴 양측의 기판 상에 형성하고, 상기 활성영역의 기판 내에 불순물을 주입하여 고농도의 소오스/드레인을 형성하는 통상의 트랜지스터 제조공정을 실시할 수 있다.
상술한 것과 같이 본 발명에 따르면, 실리콘 패턴과 접착층 사이의 계면의 단부는 캐핑층으로 덮여져 보호된다. 따라서, 게이트 폴리 산화막이 형성되는 동안 상기 실리콘 패턴의 계면으로 산소가 확산되는 것이 억제되어 실리콘 패턴의 계면 산화를 방지할 수 있다. 따라서, 실리콘 패턴의 계면 산화로 인해 기생저항 및 기생 커패시턴스가 증가하는 것이 예방되어 게이트 전극의 신호전송 속도가 향상되고, 빠른 동작 속도를 가지는 트랜지스터가 제공될 수 있다.
도 1 내지 도 3은 종래의 트랜지스터 및 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 바람직한 실시예에 따른 트랜지스터를 나타낸 단면도이다.
도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.

Claims (13)

  1. 기판에 형성된 트렌치;
    상기 트렌치의 내벽을 콘포말하게 덮으며 중앙에 갭 영역을 가지는 실리콘 패턴;
    상기 갭 영역에 채워진 텅스텐 패턴;
    상기 실리콘 패턴 및 상기 텅스텐 패턴 사이에 개재된 접착층 패턴; 및
    상기 실리콘 패턴 및 상기 텅스텐 패턴의 상부를 덮는 캐핑층을 포함하는 트랜지스터의 게이트 전극.
  2. 제 1 항에 있어서,
    상기 실리콘 패턴은 기판면으로 부터 수직으로 신장되고, 상기 캐핑층의 측벽에 정렬된 측벽을 가지는 것을 특징으로 하는 트랜지스터의 게이트 전극.
  3. 제 2 항에 있어서,
    상기 실리콘 패턴의 신장된 측벽에 형성된 게이트 폴리 산화막을 더 포함하는 것을 특징으로 하는 트랜지스터의 게이트 전극.
  4. 제 1 항에 있어서,
    상기 기판은 활성영역을 한정하는 소자분리막을 더 포함하되,
    상기 트렌치는 상기 활성영역 및 상기 소자분리막을 가로질러 형성된 것을 특징으로 하는 트랜지스터의 게이트 전극.
  5. 제 1 항에 있어서,
    상기 캐핑층의 측벽에 내벽이 정렬되어 상기 실리콘 패턴 양측의 기판 상에 형성된 측벽스페이서를 더 포함하는 트랜지스터의 게이트 전극.
  6. 제 1 항에 있어서,
    상기 텅스텐 패턴과 상기 실리콘 패턴 사이의 계면의 단부는 상기 캐핑층으로 덮여진 것을 특징으로 하는 트랜지스터의 게이트 전극.
  7. 제 1 항 내지 제 6항 중 어느한 항에 있어서,
    상기 게이트 절연막(56)은 실리콘 산화막, 하프늄산화막(HfO), 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO), 탄탈룸산화막(Ta2O5), 티타늄산화막(TiO 2), 및 하프늄실리콘산화막(HfSiO) 가운데 선택된 하나 또는 이들의 복합막인 것을 특징으로 하는 트랜지스터의 게이트 전극.
  8. 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내벽을 콘포말하게 덮으며 상기 트렌치의 중앙부에 갭 영역을 가지는 실리콘막을 상기 기판 상에 형성하는 단계;
    상기 실리콘막 상에 접착층을 콘포말하게 형성하는 단계;
    상기 접착층 상에 갭 영역을 채우는 텅스텐막을 형성하는 단계;
    상기 텅스텐막 및 상기 접착층을 리세스시키어 상기 실리콘막을 노출시킴과 동시에 상기 갭 영역에 채워진 텅스텐 패턴을 형성하는 단계;
    상기 텅스텐막이 형성된 기판의 전면에 캐핑층을 형성하는 단계;및
    상기 캐핑층 및 상기 실리콘막을 순차적으로 패터닝하여 캐핑층 하부에 위치하고, 중앙에 텅스텐 패턴이 형성된 실리콘 패턴을 형성하는 단계를 포함하는 트랜지스터의 게이트 전극 형성 방법.
  9. 제 8 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성 영역의 기판 및 상기 소자분리막을 식각하여 상기 활성영역 및 사익 소자분리막을 가로지르는 트렌치를 형성하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  10. 제 8 항에 있어서,
    상기 텅스텐막 및 상기 접착층은 화학적기계적 연마공정을 이용하여 리세스시키는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  11. 제 8 항에 있어서,
    상기 실리콘 패턴을 형성한 후,
    상기 기판면으로 부터 수직으로 신장된 실리콘 패턴의 측벽을 열산화하여 열산화막을 형성하는 단계를 더 포함하는 트랜지스터의 게이트 전극 형성 방법.
  12. 제 8 항에 있어서,
    상기 캐핑층의 측벽 및 상기 실리콘 패턴의 측벽을 동시에 덮는 측벽 스페이서를 상기 실리콘 패턴 양측의 기판 상에 형성하는 단계를 더 포함하는 트랜지스터의 게이트 전극 형성 방법.
  13. 제 8 항 내지 제 12항 중 어느한 항에 있어서,
    상기 게이트 절연막(56)은 실리콘 산화막, 하프늄산화막(HfO), 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO), 탄탈룸산화막(Ta2O5), 티타늄산화막(TiO 2), 및 하프늄실리콘산화막(HfSiO) 가운데 선택된 하나 또는 이들의 복합막으로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
KR1020050004616A 2004-06-04 2005-01-18 트랜지스터의 매몰 게이트 전극 및 그 형성방법 KR20050115822A (ko)

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