KR100369324B1 - 평면형 마이크로 공동구조 제조 방법 - Google Patents

Abstract

본 발명은 실리콘 웨이퍼 표면에 산화막으로 밀봉된 마이크로 공동 구조(cavity structure) 형성 방법에 관한 것으로, 종래에는 식각 유도로(etch channel) 또는 마이크로 홀(hole)을 이용하여 밀폐된 공동 구조물을 제작하였으나 공동을 이루는 체적이 클 경우, 박막의 식각 선택도, 공정 시간 및 기판의 평탄화 유지 등이 문제가 된다. 본 발명은 이를 해결하기 위하여 실리콘 기판 상의 실리콘과 다결정 실리콘(polysilicon) 박막을 사용하여 열산화 시 실리콘 산화막의 체적팽창 원리를 이용 함으로서 실리콘 산화막이 공동 밀폐용 막으로 작용하여 기판에 평탄한 공동구조를 구현할 수 있도록 하였다.

Description

평면형 마이크로 공동구조 제조 방법{Method for fabricating planar type micro cavity}

본 발명은 실리콘 웨이퍼 또는 실리콘 박막을 가공하여 산화막으로 밀폐된 마이크로 공동구조 또는 진공구조를 제조하기 위한 공정 기술에 관한 것으로, 특히 다양한 크기의 평면형 공동구조를 일반적인 반도체 집적회로(IC) 공정 기술로 제작하는 방법에 관한 것이다. 본 발명은 각종 반도체 센서, 미소 진공 디바이스, 미소기전시스템(MEMS : micro electro mechanical system)제작 등에 응용될 수 있다.

실리콘 표면에 밀폐된 공동을 형성하기 위한 종래 기술은 크게 두 가지가 알려져 있다.

공동구조가 클 경우에는 공동이 형성될 부위에 희생층 산화막을 채우고 그 위에 식각 선택비(etch selectivity)가 큰 다른 종류의 박막 재료를 거푸집 모양으로 형성시킨 다음, 에칭 홀(etching hole) 또는 에칭 채널(channel)을 통하여 희생층 산화막을 제거함으로서 공동(cavity)을 형성시키고, 최종 박막 증착 공정으로 홀 또는 채널을 밀폐시키는 공정 방법을 사용한다.

공동 구조물이 작을 경우에는 희생층 재료로써 알루미늄과 같이 실리콘에 열적으로 확산되어 흡수되는 금속재료를 공동형성 부위에 매립한 후, 거푸집 박막을 덮고 최종 열처리를 수행함으로서 박막으로 밀폐된 공동구조를 제작하는 방법(미국특허 제5296498)을 사용한다.

그러나, 이들 종래기술은 공동을 이루는 체적이 클 경우, 박막의 식각 선택도, 공정 시간 및 기판의 평탄화 유지 등이 문제가 된다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 공동구조를 이루는 밀폐막으로서 평탄화된 실리콘산화막을 형성하여, 이 실리콘산화막 표면 상에 온도감지 소자 등의 추가적인 패턴 및 소자 제작 공정이 가능하도록 하는데 적합한 평면형 마이크로 공동구조 제조 방법을 제공하는데 그 목적이 있다.

본 발명의 또 다른 목적은 일반적인 반도체 집적회로 제조 공정의 식각 및 산화 공정을 사용하며 큰 체적의 공동구조 형성을 실리콘기판 상에서 기술적으로 간단하게 얻을 수 있는데 적합한 평면형 마이크로 공동구조 제조 방법을 제공하는데 있다.

도1a 내지 도1h는 본 발명의 바람직한 실시 예에 따른 마이크로 공동구조 제작 순서를 보여주는 도면.

< 도면의 주요 부분에 대한 부호 설명>

1 : 실리콘기판(silicon substrate)

2 : 산화된 폴리실리콘막(oxidized polysilicon layer)

3 : 하드마스크용 실리콘산화막

4 : 열산화된 실리콘막(thermally oxidized silicon)

5 : 폴리실리콘막(polysilicon layer)

6 : 공동(cavity)

7 : 라인과 스페이스 트렌치(line space trench)

상기 목적을 달성하기 위한 본 발명의 평면형 마이크로 공동구조 제조 방법은 실리콘 기판의 일정 부분을 선택 식각하여 공동이 형성될 영역에서 라인 및 스페이스가 반복되는 형상의 트렌치를 형성하는 제1단계; 제1 열산화 공정을 통해 상기 라인 및 스페이스 트렌치 영역에 제1실리콘산화막을 형성하는 제2단계; 상기 제1 열산화 공정에 의해 형성된 두께만큼의 상기 실리콘기판 표면 상에 성장된 제1실리콘산화막을 식각하는 제3단계; 결과물 전면에 폴리실리콘막을 증착하고 상기 폴리실리콘막을 선택식각하여 상기 공동이 형성될 영역에 다수의 미세구멍을 형성하는 제4단계; 상기 다수의 미세구멍을 통해 상기 제1실리콘산화막을 습식 식각으로 제거하는 제5단계; 및 제2 열산화 공정에 의해 상기 미세구멍을 제거하면서 상기 폴리실리콘막을 제2실리콘산화막으로 형성하는 제6단계를 포함하여 이루어진다.

또한 본 발명은 상기 제6단계에서 상기 미세구멍이 완전히 메워지지 않도록 하고, 진공상태에서 제3 실리콘산화막 증착 공정을 실시하여 진공 공동구조를 형성시키는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도1a 내지 도1h는 본 발명의 바람직한 실시 예에 따른 마이크로 공동구조 제작 순서를 보여준다.

도1a 내지 도1c는 공동이 형성될 영역의 실리콘층(1) 표면 내에 라인과 스페이스(line space)가 반복되는 형상으로 트렌치(7)를 형성한 것이다.

실리콘층(1)은 실리콘기판 또는 증착된 실리콘박막, 에피택셜 성장된 실리콘박막 등이 될 수 있고, 라인과 스페이스의 폭은 각각 0.9 : 1.1 비율이 되도록 정의(define) 한다. 라인과 스페이스(line space)가 반복되는 형상으로 트렌치(7)를 형성하는 방법은 여러 가지가 있을 수 있으나, 그 바람직한 방법이 도1a 내지 도1c에 도시되어 있다.

먼저, 도1a에 도시된 바와 같이 실리콘기판(1)에 하드마스크용 박막으로써 저압화학기상증착(LPCVD : low pressure chemical vapor deposition) 방법으로 실리콘산화막(3)을 증착하고, 이어 도1b에 도시된 바와 같이 리소그라피 공정(lithography process)으로 공동이 형성될 부위의 실리콘 기판(1)을 트렌치(trench) 구조로 식각하기 위하여 실리콘산화막(3)을 식각 한 후 포토레지스트(photoresist)를 제거한다. 이때 식각된 산화막의 라인과 스페이스(line space)의 폭 역시 각각 0.9 : 1.1 비율이 되도록 정의한다. 예를 들어 라인을 이루는 선폭은 0.9㎛, 스페이스 선폭은 1.1㎛로 하거나 또는 라인 및 스페이스 선폭이 각각1.8㎛, 2.2㎛가 되도록 한다. 또는 라인과 스페이스의 폭 비율을 0.8 : 1.2 등의 라인선폭을 상대적으로 줄이는 것으로서 최종 트랜치 구조를 이루는 실리콘 라인이 열산화 공정 후, 스페이스 공간이 다 메워지지 않는 상태로 하여 틈새 공간을 CVD 산화막으로 추가 메우게 하는 동일한 응용 목적의 공정 방법도 가능하다.

이어서, 실리콘산화막(3)을 하드마스크(hard mask)로 사용하여 실리콘 기판을 반응성이온식각(RIE ; reactive ion etching)으로 일정 깊이만큼 수직적으로 식각한 후, 6 : 1 BHF(buffered HF)용액으로 하드마스크용 실리콘산화막(3)을 제거하면, 도1c 와 같이 공동이 형성될 실리콘 영역에 라인과 스페이스(line space)가 반복되는 형상으로 트렌치(7)가 형성된다.

계속해서, 도1d는 열산화 공정에 의해 라인과 스페이스(line space) 형상의 트렌치(7)에 실리콘산화막(4)을 형성한 상태이다. 구체적으로 열산화 공정은 확산로(diffusion furnace)를 사용하여 950∼1100℃, 산소(O₂) 분위기에서 트렌치 구조로 파여진 실리콘 라인 선폭 두께의 1/2 이상을 열산화시킴으로써 라인 양쪽 측벽에서 성장한 실리콘 산화막이 스페이스 구역으로 성장함에 따라 트렌치 홈으로정의된 실리콘 식각 부분이 실리콘산화막(4)으로 메워진 구조를 가지게 된다.

이어서, 도1e에 도시된 바와 같이 트렌치 영역 바깥부분의 실리콘 기판 표면에서 성장한 실리콘산화막을 성장한 두께 만큼만 6 : 1 BHF(buffered HF) 용액으로 제거한 후, 폴리실리콘막(5)을 온도 625℃에서 SiH₄가스를 사용하여 LPCVD(low pressure chemical vapor deposition)공정으로 일정 두께 만큼 증착한다.

이어서, 도1f에 도시된 바와 같이 리소그라피공정을 이용하여 공동이 형성될 실리콘산화막(4) 영역 위의 폴리실리콘막(5)을 정 육각형 또는 원 등의 모양으로 배열된 미세한 다수의 구멍을 형성시킨다. 여기서 후속 열산화 시 폴리실리콘막이 실리콘산화막으로 변함에 따라 체적 팽창이 발생되고 이에 의해 발생되는 막의 응력을 분산시키기 위하여 정 육각형 또는 원 등의 모양으로 배열된 미세한 구멍을 다수개 형성하는 것이며, 또한 공동이 형성되는 영역상에서의 식각이 되어질 폴리실리콘막(5)의 구멍 면적과 식각이 되지않은 부분과의 면적 비를 식각 마스크패턴 상에서 조절 함으로서 폴리실리콘 산화 시, 체적팽창에 의하여 구멍이 닫혀지는 경우와 닫혀지지 않는 구조제작이 가능하다. 즉 구멍 면적이 폴리실리콘막의 산화에 따른 체적팽창으로 인한 증가 면적 보다 클 경우와 작을 경우로 설계함으로서 공동 구조체 사용 목적에 따라 조정하도록 한다.

이어서, 도1g에 도시된 바와 같이 폴리실리콘막(5)의 미세 구멍을 통해서 실리콘산화막(4)을 습식으로 제거하는 바, 습식 식각시 폴리실리콘과 실리콘산화막의 식각 선택비가 큰 불화수소(HF)용액을 이용한다. 이에 의해 공동(6)이 형성된다.

이어서, 도1h에 도시된 바와 같이 공동(6)이 형성된 시료를 다시 한번 열 산화시키므로써 폴리실리콘막(5)이 실리콘산화막(2)으로 바뀜과 동시에 체적 팽창에 의해 폴리실리콘막(5)이 식각되어 형성되었던 미세 구멍이 메워지게 되며 실리콘산화막(2)으로 밀폐된 공동(6)을 구현 할 수 있다. 통상 실리콘 및 폴리실리콘 결정이 산화 공정에 의해 실리콘산화막으로 바뀔 때 소모된 실리콘체적에 대한 실리콘산화막의 생성 체적은 약2.27배로 커지게 되므로 미세 구멍이 메워지게되는 것이다.

또한 진공 공동 구조체 제작시에는 상기에 기술한 공정 방법으로 폴리실리콘막 식각시 배열된 식각 구멍의 면적비를 폴리실리콘 산화에 따른 체적 팽창으로 인한 증가 면적비보다 크게 형성시킴으로써 폴리실리콘 산화후 구멍이 약간 덜 메워진 형태로 하며, 최종 저진공 분위기의 CVD 산화막 또는 질화막을 증착함으로서 산화막으로 밀폐된 진공 공동구조를 형성시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상과 같은 본 발명은 실리콘 및 폴리실리콘의 산화에 따른 체적팽창을 이용하는 것으로, 일반적인 반도체 집적회로 공정을 사용하여 실리콘기판 표면에 산화막으로 밀폐된 공동구조물을 간단하게 제작할 수 있다.

본 발명의 공정 방법은 산화막이 실리콘기판에 평면적인 구조를 가지기 때문, 다음 공정 진행시 리소그라피 작업이 용이하다.

또한 필요시 폴리실리콘의 식각 구멍 면적 비를 조절함으로서 열산화 공정 후 완전히 구멍이 밀폐되지 않는 형태로 하여 저진공 CVD 산화막 증착공정에 의한 밀폐된 진공 공동구조물을 제작하는데 응용 가능하다.

Claims (5)

1. 평면형 마이크로 공동구조 제조 방법에 있어서,

   실리콘기판의 일정 두께를 선택 식각하여 공동이 형성될 영역에서 라인 및 스페이스가 반복되는 형상의 트렌치를 형성하는 제1단계;

   제1 열산화 공정을 통해 상기 라인 및 스페이스 트렌치 영역에 제1실리콘산화막을 형성하는 제2단계;

   상기 트렌치 내부를 제외한 상기 실리콘기판 표면 상의 상기 제1실리콘산화막을 식각하는 제3단계;

   결과물 전면에 폴리실리콘막을 증착하고 상기 폴리실리콘막을 선택식각하여 상기 공동이 형성될 영역에 다수의 미세구멍을 형성하는 제4단계;

   상기 다수의 미세 구멍을 통해 상기 제1실리콘산화막을 습식 식각으로 제거하는 제5단계; 및

   제2 열산화 공정에 의해 상기 미세구멍을 제거하면서 상기 폴리실리콘막을 제2실리콘산화막으로 형성하는 제6단계

   를 포함하여 이루어진 평면형 마이크로 공동구조 제조 방법.
2. 제1항에 있어서,

   상기 제6단계에서 상기 미세구멍이 완전히 메워지지 않도록 하고, 진공상태에서 제3실리콘산화막 증착 공정을 실시하는 제7단계를 더 포함하는 것을 특징으로 하는 평면형 마이크로 공동구조 제조 방법.
3. 제1항 또는 제2항에 있어서,

   상기 라인 대 스페이스의 비율을 0.9 : 1.1로 형성하는 것을 특징으로 하는 평면형 마이크로 공동구조 제조 방법.
4. 제1항 또는 제2항에 있어서,

   상기 미세구멍을 정육각형 또는 원형의 형상으로 다수개 형성하는 것을 특징으로 하는 평면형 마이크로 공동구조 제조 방법.
5. 제1항 또는 제2항에 있어서,

   상기 제1실리콘산화막의 습식 식각은 HF 용액에서 이루어짐을 특징으로 하는 평면형 마이크로 공동구조 제조 방법.