JP2007273794A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007273794A JP2007273794A JP2006098497A JP2006098497A JP2007273794A JP 2007273794 A JP2007273794 A JP 2007273794A JP 2006098497 A JP2006098497 A JP 2006098497A JP 2006098497 A JP2006098497 A JP 2006098497A JP 2007273794 A JP2007273794 A JP 2007273794A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- stage
- semiconductor substrate
- forming
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】半導体基板上にトレンチマスクを形成したうえで、単数又は複数の第一段階のトレンチを形成する工程と、前記第一段階のトレンチの側壁にシリコンの酸化を阻害する側壁マスクを形成する工程と、前記第一段階のトレンチの底壁を深さ方向に拡張した第二段階のトレンチを形成する工程と、前記第二段階のトレンチの内壁のうち前記側壁マスクに被覆されない部分を、前記半導体基板の表面に平行な方向と深さ方向とに拡張した第三段階のトレンチを形成する工程と、前記第三段階のトレンチの内壁を酸化する工程と、前記側壁マスク及び前記トレンチマスクを除去する工程と、前記第三段階のトレンチのトレンチ開口部を絶縁膜で閉塞する工程とを含む過程で半導体装置を製造する。
【選択図】図4
Description
そこで、これらの不都合を解消する半導体装置として、空孔を有する絶縁膜が充填されたトレンチを半導体基板に形成した半導体装置が提案されている(例えば、特許文献1)。
これにより、絶縁膜と半導体基板との熱膨張係数差による応力ストレスを減じて、半導体基板の反りや結晶欠陥が入ることを防止できる。また、空孔(空気である場合)の比誘電率(=1)は、酸化膜の比誘電率(≒4)より小さいため、酸化膜でトレンチを充填する場合と比較して、トレンチ内の絶縁膜の誘電率を低下させることができる。これにより、半導体装置におけるゲート配線遅延を防止し、また、高耐電圧を確保しつつ、トレンチ幅を縮小できる。
つまり、空孔を有する絶縁膜にてトレンチが充填されることによって、半導体基板におけるトレンチ形成面積比率を大きくできて、高耐電圧で通電時の損失が小さい(低オン抵抗)の半導体装置が実現可能となった。
しかし、上述したような製造方法では、絶縁膜に形成される空孔の大きさや形状がばらつき、空孔を確実にコントロールできるものではない。
図1は本発明の実施例に係る半導体基板の構成を示す断面図、図2は半導体基板にトレンチ構造を形成する流れ図、図3は半導体基板にトレンチ構造を形成する流れを説明する図、図4は半導体基板にトレンチ構造を形成する流れを説明する図である。
図5は従来の半導体基板にトレンチ構造を形成する流れを説明する図、図6は従来の半導体基板にトレンチ構造を形成する流れを説明する図である。
このような構成の半導体基板48では、シリコン酸化膜やシリコン窒化膜等の固体絶縁物43と、該固体絶縁物43よりも比誘電率の高い空孔44・44・・・内の空気により、絶縁膜42が構成されるため、シリコン酸化膜やシリコン窒化膜等の固体絶縁物のみで絶縁膜を構成する場合と比較して、絶縁膜の誘電率を低下させることができる。これにより、半導体基板48を備えた半導体装置を高耐電圧化させるために必要なトレンチの幅を、該トレンチが固体絶縁物で充填された場合と比較して、低減させることができる。
前記トレンチマスク49は、後述する第一段階のトレンチ(溝)51を形成する部分の半導体基板48を露出させ、他の部分を覆うようなパターンのものである。該トレンチマスク49は、例えば、シリコン窒化膜やシリコン酸化膜等にて構成することができる。
第一段階のトレンチ51は、図3(b)に示すように、該トレンチマスク49で覆われない部分の半導体基板48をエッチング処理することにより形成される。エッチング処理の手法として、例えば、ドライエッチング処理の一種である反応性イオンエッチング処理や、ウェットエッチング処理等を採用することができる。
つまり、図1に示す半導体基板48に形成されたトレンチ41に充填された絶縁膜42において、第一段階のトレンチ51は、空孔44と半導体基板48の表面との間の固体絶縁物43の厚みH1を定める基準となるものである。よって、前記第一段階のトレンチ51の深さH2は、その深さぶんの半導体基板48が崩落しない程度の強度を有し、且つ、後述するトレンチ閉塞処理工程S19で空孔44と半導体基板48の表面との間の固体絶縁物43の厚みH1を与える程度の大きさとされる。但し、第一段階のトレンチ51は、上記条件を満たす浅いトレンチとすることが、加工時間の短縮や、空孔44をより大きく形成する上で、望ましい。
また、第一段階のトレンチ51の溝幅は、後述するトレンチ閉塞処理工程S19で閉塞可能な程度の大きさとされる。
図3(c)に示すように、前記第一段階のトレンチ51の内壁を覆うように設けられるトレンチマスク52は、例えば、CVD法によるシリコン窒化膜やシリコン酸化膜等、シリコンの酸化を阻害する膜とすることができる。
この工程においては、ドライエッチング処理等の、深さ方向のみエッチング処理する異方性エッチング処理を、トレンチマスク52で被覆された第一段階のトレンチ51に対して行う。
前記第二段階のトレンチ53を形成するために、第一段階のトレンチ51に対してドライエッチング処理等の異方性エッチング処理が行われる。このとき、前記第一段階のトレンチ51のトレンチ開口部には、側壁マスク52aが形成されているので、第二段階のトレンチ53を形成することにより発生する生成物により、トレンチ開口部が狭まったり詰まったりすることを防止することができる。
前記第三段階のトレンチ55を形成するために、ウェットエッチング処理やケミカルドライエッチング処理(CDE)等の等方性エッチング処理が行われ、表面に平行な方向が所望の幅となるまでトレンチ内部が拡張される。
このとき、前記第二段階のトレンチ53のトレンチ開口部には、側壁マスク52aが形成されているので、図4(f)に示すように、トレンチ開口部55aの形状はそのままに、トレンチ内部55bのみが等方向にエッチング処理される。この結果、第三段階のトレンチ55は、トレンチ開口部55aの溝幅が狭く、トレンチ内部55bの溝幅が広い形状のトレンチとなる。
すなわち、トレンチ形成工程S16においてエッチング処理を制御することにより、第三段階のトレンチ55のトレンチ内部55bの溝幅を調整することができ、この結果、絶縁膜42に形成される空孔44の半導体基板48の表面と略平行な方向の大きさを調整することができる。
この第一の熱酸化処理では、隣接する第三段階のトレンチ55・55間に残された半導体基板48を完全に酸化する程度に、該第三段階のトレンチ55の内部が酸化される。これにより、第三段階のトレンチ55のトレンチ開口部55aの側壁は前記側壁マスク52aで被覆され、それ以外の第三段階のトレンチ55内部は、第一の熱酸化処理により形成された酸化膜56で被覆されることとなる。
トレンチマスク49及び側壁マスク52aの除去は、ウエットエッチング処理等により行うことができる。図4(h)に示すように、トレンチマスク49及び側壁マスク52aが除去された半導体基板48では、表面及び第三段階のトレンチ55のトレンチ開口部55aにシリコンが表れ、第三段階のトレンチ55のトレンチ内部55bには酸化膜56が表れる。そして、第三段階のトレンチ55のトレンチ開口部55aには、半導体基板48の表面に平行な方向にトレンチの内側へ突出している鍔状突出部が残る。
第三段階のトレンチ55のトレンチ開口部を閉塞させるために、第二の熱酸化処理を行う。この第二の熱酸化処理を行うことによって、シリコンで成るトレンチ開口部の鍔状突出部が熱酸化されて体積が増大することにより、第三段階のトレンチ55のトレンチ開口部が絶縁膜であるシリコン酸化膜で閉じられる。
また、第三段階のトレンチ55のトレンチ開口部を閉塞させるために、常圧CVD法やプラズマCVD法などの、被覆性の良くない(トレンチ開口部で詰まるような)、化学的膜形成手法を用いることもできる。この場合も、第三段階のトレンチ55のトレンチ開口部が絶縁膜であるシリコン酸化膜やシリコン窒化膜で閉じられる。
上記構成の半導体基板48において、トランジスタやダイオード等の素子を形成し、配線や保護膜を形成すれば半導体装置が完成する。
なお、前記半導体基板48は、種々の半導体装置に組み込んで用いることができる。
従って、空孔44を有する絶縁膜42が充填されたトレンチ41を備える半導体基板48において、前記空孔44の大きさや形状等を、確実にコントロールすることができる。
逆に、半導体基板48に低アスペクト比のトレンチ41を形成する場合には、絶縁膜42の内部に幅広の空孔44・44・・・を形成すれば、絶縁膜42を形成するために加工するトレンチの数を増大させる必要がなく、隣接するトレンチを広いピッチで形成できるので、加工が容易である。
42 絶縁膜
43 固体絶縁物
44 空孔
48 半導体基板
51 第一段階のトレンチ
52a 側壁マスク
53 第二段階のトレンチ
55 第三段階のトレンチ
Claims (2)
- シリコンで成る半導体基板上にトレンチマスクを形成したうえで、単数又は複数の第一段階のトレンチを形成する工程と、
前記第一段階のトレンチの側壁にシリコンの酸化を阻害する側壁マスクを形成する工程と、
前記第一段階のトレンチの底壁を深さ方向に拡張した第二段階のトレンチを形成する工程と、
前記第二段階のトレンチの内壁のうち前記側壁マスクに被覆されない部分を、前記半導体基板の表面に平行な方向と深さ方向とに拡張した第三段階のトレンチを形成する工程と、
前記第三段階のトレンチの内壁を酸化する工程と、
前記側壁マスク及び前記トレンチマスクを除去する工程と、
前記第三段階のトレンチのトレンチ開口部を絶縁膜で閉塞する工程とを、
含むことを特徴とする半導体装置の製造方法。 - シリコンで成る半導体基板上にトレンチマスクを形成したうえで、単数又は複数の第一段階のトレンチを形成する工程と、
前記第一段階のトレンチの側壁にシリコンの酸化を阻害する側壁マスクを形成する工程と、
前記第一段階のトレンチの底壁を深さ方向に拡張した第二段階のトレンチを形成する工程と、
前記第二段階のトレンチの内壁のうち前記側壁マスクに被覆されない部分を、前記半導体基板の表面に平行な方向と深さ方向とに拡張した第三段階のトレンチを形成する工程と、
前記第三段階のトレンチの内壁を酸化する工程と、
前記側壁マスク及び前記トレンチマスクを除去する工程と、
前記半導体基板の表面に熱酸化処理又はCVD法による絶縁膜を形成して第三段階のトレンチのトレンチ開口部を閉塞する工程とを、
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006098497A JP5026718B2 (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006098497A JP5026718B2 (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007273794A true JP2007273794A (ja) | 2007-10-18 |
JP5026718B2 JP5026718B2 (ja) | 2012-09-19 |
Family
ID=38676270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006098497A Expired - Fee Related JP5026718B2 (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5026718B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011086942A (ja) * | 2009-10-14 | 2011-04-28 | Taiwan Semiconductor Manufacturing Co Ltd | バルクFinFETを形成するSTI領域中のボイド |
JP2014213420A (ja) * | 2013-04-26 | 2014-11-17 | 三菱電機株式会社 | マイクロデバイスの製造方法 |
US9112052B2 (en) | 2009-10-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
JP2017168515A (ja) * | 2016-03-14 | 2017-09-21 | 株式会社東芝 | 半導体装置 |
JP2019207902A (ja) * | 2018-05-28 | 2019-12-05 | 新日本無線株式会社 | 半導体装置の製造方法 |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59172246A (ja) * | 1983-03-18 | 1984-09-28 | Seiko Instr & Electronics Ltd | 凹部分離半導体装置とその製造方法 |
JPS60137037A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS60189235A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH02119238A (ja) * | 1988-10-28 | 1990-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JPH1174483A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2002319638A (ja) * | 2001-04-23 | 2002-10-31 | Toshiba Corp | 半導体記憶装置 |
JP2003179148A (ja) * | 2001-10-04 | 2003-06-27 | Denso Corp | 半導体基板およびその製造方法 |
CN1455445A (zh) * | 2002-04-30 | 2003-11-12 | 中芯国际集成电路制造(上海)有限公司 | 中空沟槽隔离物及其制造方法 |
JP2004531070A (ja) * | 2001-06-14 | 2004-10-07 | ストミクロエレクトロニクス・ソシエテ・アノニム | 深い絶縁トレンチ及びその形成方法 |
JP2004335568A (ja) * | 2003-05-01 | 2004-11-25 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2005243993A (ja) * | 2004-02-27 | 2005-09-08 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
WO2005117073A2 (en) * | 2004-05-28 | 2005-12-08 | Koninklijke Philips Electronics N.V. | Semiconductor device and method for manufacture |
JP2005347565A (ja) * | 2004-06-03 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
-
2006
- 2006-03-31 JP JP2006098497A patent/JP5026718B2/ja not_active Expired - Fee Related
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59172246A (ja) * | 1983-03-18 | 1984-09-28 | Seiko Instr & Electronics Ltd | 凹部分離半導体装置とその製造方法 |
JPS60137037A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS60189235A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH02119238A (ja) * | 1988-10-28 | 1990-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JPH1174483A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2002319638A (ja) * | 2001-04-23 | 2002-10-31 | Toshiba Corp | 半導体記憶装置 |
JP2004531070A (ja) * | 2001-06-14 | 2004-10-07 | ストミクロエレクトロニクス・ソシエテ・アノニム | 深い絶縁トレンチ及びその形成方法 |
JP2003179148A (ja) * | 2001-10-04 | 2003-06-27 | Denso Corp | 半導体基板およびその製造方法 |
CN1455445A (zh) * | 2002-04-30 | 2003-11-12 | 中芯国际集成电路制造(上海)有限公司 | 中空沟槽隔离物及其制造方法 |
JP2004335568A (ja) * | 2003-05-01 | 2004-11-25 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2005243993A (ja) * | 2004-02-27 | 2005-09-08 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
WO2005117073A2 (en) * | 2004-05-28 | 2005-12-08 | Koninklijke Philips Electronics N.V. | Semiconductor device and method for manufacture |
JP2005347565A (ja) * | 2004-06-03 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011086942A (ja) * | 2009-10-14 | 2011-04-28 | Taiwan Semiconductor Manufacturing Co Ltd | バルクFinFETを形成するSTI領域中のボイド |
CN102044469A (zh) * | 2009-10-14 | 2011-05-04 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
US8519481B2 (en) | 2009-10-14 | 2013-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
US8723271B2 (en) | 2009-10-14 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
US9112052B2 (en) | 2009-10-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
US9385046B2 (en) | 2009-10-14 | 2016-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
US9640441B2 (en) | 2009-10-14 | 2017-05-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
JP2014213420A (ja) * | 2013-04-26 | 2014-11-17 | 三菱電機株式会社 | マイクロデバイスの製造方法 |
JP2017168515A (ja) * | 2016-03-14 | 2017-09-21 | 株式会社東芝 | 半導体装置 |
JP2019207902A (ja) * | 2018-05-28 | 2019-12-05 | 新日本無線株式会社 | 半導体装置の製造方法 |
JP7099682B2 (ja) | 2018-05-28 | 2022-07-12 | 日清紡マイクロデバイス株式会社 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5026718B2 (ja) | 2012-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100272987B1 (ko) | 반도체장치및그제조방법 | |
US7557422B2 (en) | Semiconductor device with STI structure | |
US20080050920A1 (en) | Method of manufacturing semiconductor device | |
US7799694B2 (en) | Methods of forming semiconductor constructions | |
JP2006049828A (ja) | 半導体装置及びその製造方法 | |
JP5026718B2 (ja) | 半導体装置の製造方法 | |
JP2005197644A (ja) | 半導体素子及びその素子分離方法 | |
US5721174A (en) | Narrow deep trench isolation process with trench filling by oxidation | |
CN108666263B (zh) | 接触孔的制造方法 | |
TWI400769B (zh) | 淺溝渠隔離方法 | |
US5866435A (en) | Methods of fabricating profiled device isolation trenches in integrated circuits | |
JP2006041397A (ja) | 半導体装置の製造方法 | |
TWI641117B (zh) | 用於三維記憶體元件的半導體結構及其製造方法 | |
JP5144964B2 (ja) | 半導体装置の製造方法 | |
GB2345578A (en) | A method of manufacturing a semiconductor device including a trench | |
KR100672765B1 (ko) | 반도체 소자의 제조 방법 | |
JP3090202B2 (ja) | 半導体装置の製造方法 | |
US20090170276A1 (en) | Method of Forming Trench of Semiconductor Device | |
CN109727984B (zh) | 嵌入式闪存及其制造方法 | |
KR100739974B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
KR100912987B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
KR100652311B1 (ko) | 반도체 소자의 격리막 제조 방법 | |
KR100275501B1 (ko) | 트렌치 형성 방법 | |
JP2006202928A (ja) | 半導体装置の製造方法 | |
KR100548584B1 (ko) | 게이트전극 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081010 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120529 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120621 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150629 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |