KR100272987B1

KR100272987B1 - 반도체장치및그제조방법

Info

Publication number: KR100272987B1
Application number: KR1019980007246A
Authority: KR
Inventors: 마이꼬 사까이; 다까시 구로이; 가쯔유끼 호리따
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-08-28
Filing date: 1998-03-05
Publication date: 2000-12-01
Also published as: JPH1174339A; US6274457B1; TW461082B; US6034409A; KR19990023083A

Abstract

본 발명의 목적은 양호한 전기 특성의 홈형 소자 분리 영역을 얻는데 있다. 본 발명에 따른 반도체 장치는 홈형의 소자 분리 영역을 테이퍼각 A1, A2, A3을 구성하여 굴곡하는 측벽을 갖고, 이 측벽이 반도체 기판의 표면에 평행한 위치 관계에 있는 저면을 갖는 홈의 내부에 형성되고, 테이퍼각 A1, A2, A3이 A1<A2, A3<A2, A1<83°의 조건을 만족하는 상태로 함으로써, A1, A3을 비교적 작은 각도로서 역 협 채널 효과를 억제하고, 전기 특성의 안정화를 도모하고, A2를 비교적 큰 각도로 함으로써 소자 분리 영역의 깊이 방향의 치수를 확보하여 소자 분리 특성의 향상을 도모한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND METHOD FOR PREPARING IT}

본 발명은 반도체 장치의 구조 및 그 제조 방법에 관한 것으로, 특히 소자 사이를 전기적으로 분리하는 홈형의 소자 분리 영역의 구조 및 그 제조 방법에 관한 것이다.

도 9의 종래 기술에 의해 반도체 기판 내에 소자 분리 영역을 형성할 때의 반도체 장치의 제조 흐름을 도시한다. 도 9는 특개평 5-259269호 공보에 개시된 소자 분리 영역의 형성 방법을 도시한 것이다.

상기 종래의 반도체 장치의 제조 방법에 따르면, 반도체 기판의 표면으로부터 2단계로 굴곡된 측벽을 갖는 홈을 형성하고, 다음에 열산화를 행함으로써 홈 내에 실리콘 산화막으로 이루어지는 소자 분리 영역을 얻는다는 것이다.

상기 종래의 기술에 의한 소자 분리의 형성 방법은, 우선 도 9의 (a)에 도시된 바와 같이 반도체 기판(101)의 표면(101a) 상에 실리콘 산화막(102), 실리콘 질화막(103)을 순차 적층하고, 또한 상기 실리콘 질화막(103) 상의 소자 분리 영역 형성 부분에 개구부(104a)를 갖는 레지스트 패턴(104)을 형성한다.

다음에, 도 9의 (b)에 도시된 바와 같이, 레지스트 패턴(104)을 에칭 마스크로 하여 실리콘 질화막(103)에 대해 이방성 에칭을 행하여, 개구부(104a)를 파 내려간다.

그 후, 도 9의 (c)에 도시된 바와 같이, 레지스트 패턴(104)을 에칭 마스크로 하여 실리콘 산화막(102)에 대해 RIE(Reactive Ion Etching)에 의해 에칭을 행하여 개구부(104a)를 더욱 깊게 파내려가, 반도체 기판(101)의 표면(101a)을 표출시킨다.

다음에, 도 9의 (d)에 도시된 바와 같이, 계속해서 RIE 에칭을 행하여 반도체 기판(101)의 표면(101a)을 파내려가, 테이퍼각(105a)을 갖는 홈(105)을 형성한다. 이 때 동시에 플루오로카본계 중합막(106)이 생성되어 개구부(104a)의 측벽에 부착한 상태로 된다.

그 후, 도 9의 (e)에 도시된 바와 같이, 플루오로카본계 중합막(106)을 에칭 마스크로 하여 반도체 기판(101)에 대해 이방성 드라이 에칭을 행하여 홈(105)을 더 파내려 가, 거의 수직인 측벽을 갖는 홈(107)을 형성한다.

다음에, 도 9의 (f)에 도시된 바와 같이, 레지스트 패턴(104) 및 플루오로카본계 중합막(106)을 제거한다.

도시하지 않았지만, 그 후 열산화를 행함으로써 홈(107)의 내부에 실리콘 산화막을 형성하여, 소자 분리 영역을 형성하는 것이 가능해진다.

그러나, 종래의 기술에 의해 소자 분리 영역을 형성한 경우, 거의 수직인 측벽을 갖는 홈(107)을 형성하고, 그 내부에 열산화에 의해 실리콘 산화막을 형성하기 때문에, 홈(107)의 저면과 측벽이 접하는 굴곡 부분에 큰 스트레스가 생겨, 이 스트레스에 의해 반도체 기판(101)에 결함이 생김으로써 결과적으로 소자 분리 특성이 열화하는 문제가 있었다.

또한, 일반적으로 반도체 기판에 홈을 형성하여, 그 홈 내부에 절연막을 매립하여 소자 사이의 전기적인 분리를 행하는 타입의 소자 분리 영역을 트렌치 분리라고 하지만, 이 트렌치 분리를 형성하는 경우에는, 엣지 부분에 기생 MOS 트랜지스터의 영향에 의해 트렌치 분리에 인접하는 위치에 형성된 트랜지스터의 서브 임계 특성에 악영향을 끼치거나, 채널 폭의 치수 저감이 이루어짐에 따라 트랜지스터 임계치 전압이 내려가는 현상인 역 협 채널 효과가 발생한다는 문제도 갖고 있었다. 이것은 거의 수직인 측벽을 갖는 소자 분리용의 실리콘 산화막을 형성한 경우에, 반도체 기판의 표면 근방의 트렌치 엣지의 각도가 급경사이기 때문에, 게이트 전극에 전압이 인가된 경우, 게이트 전극으로부터의 전계가 트렌치 엣지에서 집중하는 것이 원인이다.

또한, 소자 분리 영역과, 그 주위의 활성 영역에서는 표면을 동일하게 산화한 경우라도 산화 레이트가 다르고, MOS 트랜지스터의 구성 요소인 게이트 산화막을 형성할 때에, 필요로 되는 활성 영역 상에 형성되는 산화막이 박막화된다는 문제가 있었다.

게다가, 소자 분리 특성을 확보하기 위해 소자 분리 영역은 반도체 기판의 표면으로부터 소정의 깊이 이상으로 깊게 매설된 상태로 하는 것이 필요하였다.

제조 단계에서도, 하나의 에칭 마스크를 이용하여 상이한 두 조건하에서 순차 에칭을 행함에 따라 측벽에 단차가 있는 홈(107)을 형성했었지만, 이 플루오로카본계 중합막(106)을 생성하고, 에칭 마스크의 측벽에 부착시키면서 행하는 에칭에서는, 측벽에 부착한 플루오로카본계 중합막(106)이 에칭 중에 랜덤하게 박리하고, 최종적으로 동일 기판에 형성된 복수의 홈(107) 중 몇 개가, 가지런하지 않은 형상으로 되어, 이 소자 분리 영역의 주위에 형성된 소자에 대해 전기적으로 악영향을 미친다라는 문제가 있었다.

본 발명은 상기한 바와 같은 문제를 해결하기 위해 이루어진 것으로, 소자 분리 특성을 확보하고, 양호한 전기 특성을 얻는 것이 가능한 트렌치 분리를 포함하는 반도체 장치, 및 그 제조 방법을 얻는 것을 특징으로 하는 것이다.

본 발명의 청구항 1에 따른 반도체 장치는, 반도체 기판에 형성된 홈의 내벽에 부착하여 성막된 실리콘 산화막과, 상기 실리콘 산화막 상에 피착되어 상기 홈을 매설하는 매립 산화막을 포함하고, 상기 홈의 측벽은 상기 반도체 기판의 표면으로부터 상기 홈 저면을 향해 테이퍼각 A1, A2, A3을 구성하여 순차 굴곡되고, 상기 테이퍼각은 A1<A2, A3<A2, A1<83°의 조건을 충족하는 것이다.

또한, 본 발명의 청구항 2에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면에 개구부를 갖는 에칭 마스크를 패터닝하는 공정과, 상기 에칭 마스크의 측벽에 사이드 월을 형성하는 공정과, 상기 에칭 마스크 및 상기 사이드 월을 이용하여 상기 반도체 기판에 대해 제1 에칭을 행하여 상기 반도체 기판 내에 제1 홈을 형성하는 공정과, 상기 사이드 월을 제거하는 공정과, 상기 에칭 마스크를 이용하여 상기 반도체 기판에 대해 제2 에칭을 행하여 상기 제1 홈을 파내려가 상기 반도체 기판의 표면에 상기 개구부에 상당하는 영역을 점유하는 제2 홈을 형성하는 공정과, 상기 제2 홈의 내벽에 열산화에 의해 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막의 상면에 매립 산화막을 피착하여 상기 제2 홈의 내부를 매설하는 공정과, 상기 에칭 마스크를 제거하는 공정을 포함하고, 상기 제2 홈의 측벽은 상기 반도체 기판의 표면으로부터 상기 제2 홈의 저면을 향해 테이퍼각 A1, A2, A3을 구성하여 순차 굴곡되고, 상기 테이퍼각은 A1<A2, A3<A2, A1<83°의 조건을 만족하는 것이다.

또한, 본 발명의 청구항 3에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면에 개구부를 갖는 에칭 마스크를 패터닝하는 공정과, 상기 에칭 마스크의 측벽에 제1 사이드 월을 형성하는 공정과, 상기 에칭 마스크 및 상기 제1 사이드 월을 이용하여 상기 반도체 기판에 대해 제1 에칭을 행하여 상기 반도체 기판 내에 제1 홈을 형성하는 공정과, 상기 제1 사이드 월의 수평 방향의 치수를 저감시켜, 제2 사이드 월을 형성하는 공정과, 상기 제2 사이드 월 및 상기 에칭 마스크를 이용하여 상기 반도체 기판에 대해 제2 에칭을 행하여 상기 제1 홈을 파내려가 제2 홈을 형성하는 공정과, 상기 제2 사이드 월을 제거하는 공정과, 상기 제2 홈의 내벽에 열산화에 의해 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막의 상면에 매립 산화막을 피착하여 상기 제2 홈의 내부를 매설하는 공정과, 상기 에칭 마스크를 제거하는 공정을 포함하고, 상기 제2 홈의 측벽은 상기 반도체 기판의 표면으로부터 상기 제2 홈의 저면을 향해 테이퍼각 Al, A2, A3을 구성하여 순차 굴곡되고, 상기 테이퍼각은 A1<A2, A3<A2, A1<83°의 조건을 충족시키는 것이다.

또한, 본 발명의 청구항 4에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면에 개구부를 갖는 에칭 마스크를 패터닝하는 공정과, 상기 에칭 마스크를 이용하여 상기 반도체 기판에 대해 제1 에칭을 행하여 테이퍼각 A1을 구성하는 측벽을 갖는 제1 홈을 형성하는 공정과, 상기 에칭 마스크의 단면 및 상기 제1 홈을 구성하는 측벽에 부착하는 사이드 월을 형성하는 공정과, 상기 사이드 월 및 상기 에칭 마스크를 이용하여 제2 에칭을 행하여 상기 제1 홈을 구성하는 저면을 더 파내려가 제2 홈을 형성하는 공정과, 상기 사이드 월을 제거하는 공정과, 상기 제2 홈의 내벽에 열산화에 의해 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막의 상면에 매립 산화막을 피착하여 상기 제2 홈의 내부를 매설하는 공정과, 상기 에칭 마스크를 제거하는 공정을 포함하고, 상기 제2 홈의 측벽은 상기 반도체 기판의 표면으로부터 상기 제2 홈의 저면을 향해 테이퍼각 A1, A2를 구성하여 순차 굴곡되고, 상기 테이퍼각은 A1<A2, A1<83°의 조건을 충족시키는 것이다.

도 1은 본 발명의 제1 실시 형태의 반도체 장치를 도시한 도면.

도 2는 본 발명의 제1 실시 형태의 반도체 장치의 제조 흐름을 도시한 도면.

도 3은 본 발명의 제1 실시 형태의 반도체 장치를 도시한 도면.

도 4는 본 발명의 제1 실시 형태의 설명에 필요한 도면.

도 5는 본 발명의 제2 실시 형태의 반도체 장치를 도시한 도면.

도 6은 본 발명의 제2 실시 형태의 반도체 장치의 제조 흐름을 도시한 도면.

도 7은 본 발명의 제3 실시 형태의 반도체 장치를 도시한 도면.

도 8은 본 발명의 제3 실시 형태의 반도체 장치의 제조 흐름을 도시한 도면.

도 9는 종래의 기술을 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판

2, 2a, 10, 10a, 11, 11a : 홈

3 : 실리콘 산화막

4, 4a : 매립 산화막

5 : 하부 산화막

6 : 질화막

7, 7a, 7b : 사이드 월 산화막

8 : 게이트 산화막

9 : 게이트 전극

제1 실시 형태.

본 발명의 제1 실시 형태에 대해 설명하기로 한다.

도 1은 본 발명에 의해 형성 가능한 반도체 장치의 부분적인 단면도를 도시한 것으로, 소자 분리 영역의 단면도를 도시하는 것이다.

도 1에서 참조 부호(1)는 반도체 기판, 참조 부호(2)는 반도체 기판(1)에 대해 에칭을 행함으로써 형성된 3단계로 굴곡된 측벽을 갖는 홈, 이 홈의 저면은 반도체 기판의 표면에 대해 평행한 면으로 구성된다. 참조 부호(3)는 홈의 측벽 및 저면(내벽) 상에 형성된 실리콘 산화막, 4는 실리콘 산화막(3)의 표면에 적층되고, 홈(2)의 내부를 매설하는 매립 산화막을 각각 나타내고 있다.

3단계로 굴곡된 측벽을 갖는 홈(2)의, 측벽의 경사각(테이퍼각)은 반도체 기판(1)의 표면으로부터 홈(2)의 저면을 향하고, 반도체 기판(1)의 표면으로부터 Al, A2, A3의 각도로 순차 굴곡되어 구성되고, 반도체 기판(1)의 표면에 대해 평행한 면인 저면에 접하고 있다. 테이퍼각 A1, A2, A3은 A2>A1, A2>A3, A1<83°의 관계를 충족시키고 있고, 양호한 전기 특성의 소자 분리 영역을 얻는 것이 가능하다.

다음에, 도 1에 도시된 소자 분리 영역의 형성 방법을 도 2를 이용하여 설명하기로 한다.

우선, 도 2의 (a)에 도시된 바와 같이, 반도체 기판(1)의 표면에 5∼50㎚ 정도의 막 두께의 하지 산화막(5), 100∼500㎚ 정도의 막 두께의 질화막(6)을 순차 적층시킨다. 다음에, 소자 분리 영역을 형성하는 영역 상에 테이크 아웃된(take out) 패턴(개구부)을 갖는 에칭 마스크를 형성하고, 이것을 이용하여 이방성 에칭을 행하여 질화막(6) 및 하지 산화막(5)에 개구부를 형성한다. 또한, CVD 법에 따라 실리콘 산화막을 10∼200㎚ 정도의 막 두께가 되도록 적층하고, 다음에 이방성 에칭을 행함으로써, 질화막(6)의 표면 및, 개구부에 위치하는 반도체 기판(1)의 표면의 일부를 표출시킴으로써, 질화막(6) 및 하지 산화막(5)의 측단면에 사이드 월 산화막(7)을 부착 형성시킨다.

다음에, 도 2의 (b)에 도시된 바와 같이, 질화막(6) 및 사이드 월 산화막(7)을 에칭 마스크로 하여 반도체 기판(1)의 표면에 대해 이방성 에칭을 행하여 테이퍼각 75∼90°의 홈(2a)을 형성한다. 홈(2a)의 깊이는 반도체 기판(1)의 표면으로부터 50∼500㎚ 정도가 되도록 조정한다. 상기 홈(2a)의 저면은 반도체 기판(1)의 표면과 평행해진다.

그 후, 도 2의 (c)에 도시된 바와 같이, 사이드 월 산화막(7)을 HF 처리에 의해 제거한다.

다음에, 도 2의 (d)에 도시된 바와 같이, 반도체 기판(1)에 형성되는 테이퍼각 A1이 45∼80°정도의 각도가 되는 조건에서 에칭을 행하여 이 에칭에 의해 30∼300㎚ 정도 깊이의 홈(2)을 형성한다. 이 에칭에서는, 이전 공정에서 제거한 사이드 월 산화막(7) 하부의 반도체 기판(1)과 홈(2a)의 저면이 에칭 대상이 된다.

이러한 에칭에 의해, 형성되는 홈(2)의 저면은 반드시 수평이 되도록 테이퍼각과 개구 치수를 조정할 필요가 있다.

형성되는 홈(2)의 측벽은 우선 홈(2)의 상단으로부터 테이퍼각 A1의 각도로 형성되고, 다음에 테이퍼각 A2의 각도(테이퍼각은 반도체 기판(1)의 표면과 측벽의 경사면이 이루는 각으로 함)로 굴곡되고, 다시 테이퍼각 A3의 각도로 굴곡되고, 이 테이퍼각 A3을 따라 형성된 측벽은 수평한 저면에 접하는 상태로 한다.

또한, 상기 단계에서의 에칭에서는 형성되는 홈의 테이퍼각 A1, A3은 최초의 홈(2a)의 측벽이 구성하는 테이퍼각 A2보다도 작은 각도가 되도록 조정한다.

그 후, 도 2의 (e)에 도시된 바와 같이, 열산화를 행함에 따라 홈(2)의 내벽 및 저면에 실리콘 산화막(3)을 형성하고, CVD 법에 따라 전면에 매립 산화막(4)을 피착한다.

또한, 도 2의 (f)에 도시된 바와 같이, 질화막(6)을 스토퍼로 하여 CMP(Chemical Mechanical Polishing)법에 의해 질화막(6)의 상면까지 에칭백을 행하여 홈(2)의 내부 및 홈(2) 상의 질화막(6)의 개구부에 매설된 부분에 매립 산화막(4)을 남긴다.

그 후, 열 인산 처리를 행함에 따라 실리콘 질화막(6)을 제거하고, 불산 처리를 행함으로써 하지 산화막(5)을 제거한다. 이들 공정을 거침에 따라, 홈(2) 상에 적층된 매립 산화막(4) 중, 반도체 기판(1)의 표면보다도 상부에 적층된 대부분이 제거되어 도 1에 도시된 바와 같이 홈(2) 내부를 매설하는 매립 산화막(4)을 얻는 것이 가능하다.

도 1에 도시된 바와 같은 소자 분리 영역을 형성한 후, 이 소자 분리 영역에 인접하여 MOS 트랜지스터를 구성하는 게이트 절연막(8), 게이트 전극(9)을 형성한 경우를 도 3에 도시한다.

도 3에서, 게이트 절연막(9)은 소자 분리 영역을 구성하는 매립 산화막(4)과 반도체 기판(1)의 표면과의 경계부에서 박막화하는 일이 없다. 따라서, 소자 분리 영역에 인접하는 MOS 트랜지스터의 게이트 전극에 전압을 인가한 경우에도 소자 분리 영역의 엣지 부분의 전계 집중을 억제할 수 있어, 양호한 디바이스 특성을 얻는 것이 가능해진다.

도 4에, 도 1에 도시된 바와 같은 홈형의 소자 분리 영역에 인접하여 플랫 캐패시터를 형성했을 때의 게이트 내압을, 테이퍼각 A1=75°, 83° 각각의 경우에 대해 측정하였다.

테이퍼각 A1=83°로 한 경우에는 게이트 내압이 -5.6∼-0.8V로 변동이 커서, 안정된 전기 특성을 나타내지 않지만, 테이퍼각 Al=75°로 한 경우에는 게이트 내압은 -8.0∼-8.4V로 좁은 범위에 있어 안정된 전기 특성을 나타내는 것을 알 수 있다.

또한, 도 4는 테이퍼각 A1이 75°와 83°의 데이타에 대해서만 기재되어 있지만, 테이퍼각 A1이 83° 미만의 값을 취하는 경우에 양호한 전기 특성을 나타내는 경향에 있다는 것은 본 발명자 등에 의해 발견되어 있다.

또, 테이퍼각 A1의 하한치에 대해서는, 소자 분리 영역이 점유하는 면적(수평 방향의 치수)에 의해 크게 변화한다. 소자 분리 영역의 점유 면적을 작게 억제해야 하는 경우에서는, 소자 분리의 깊이를 얻기 위해 테이퍼각 A1을 비교적 큰 각도로 해야하기 때문이다.

또한, 테이퍼각 A1을 작은 값으로 설정한 경우, 테이퍼각 A2와의 각도의 차가 커져 버리면 홈(10)의 내벽에 열산화에 의해 실리콘 산화막(3)을 형성한 경우, 반도체 기판(1)에 스트레스가 생겨, 최종적으로 얻을 수 있는 반도체 장치의 전기 특성이 악화되기 때문에, 테이퍼각 A2와의 각도의 차가 커지지 않도록 테이퍼각 A1의 크기를 결정하는 것이 필요하다.

또한, 홈(2)의 측벽을 반도체 기판(1)의 표면으로부터 홈(2)의 저면을 향해 A1, A2, A3의 3단계의 테이퍼각을 구성하도록 형성하여 A2>A1, A2>A3의 관계가 되도록 각도를 조정함으로써, 홈(2)의 저면에 대해 홈(2)의 측벽이 A3의 각도를 갖고 접하는 상태로 되기 때문에, 홈(2)의 내벽을 열산화함으로써 실리콘 산화막(3)을 형성했을 때에, 측벽과 저면과의 경계부에 생기는 스트레스를 작게 억제하는 것이 가능하여 반도체 기판(1) 내에서의 결함의 발생을 억제시키는 것이 가능하다.

또한, 홈(2)을 형성할 때에, 사이드 월 산화막(7)을 에칭 마스크의 일부로서 이용하고 있기 때문에, 에칭 중에 이 사이드 월 산화막(7)이 박리하지 않고, 안정된 형상의 홈(2)으로 하는 것이 가능하고, 소자 분리 영역을 형성하는 단계에서, 동일 기판 상에 여러개 형성하는 소자 분리 영역을, 변동없이 양호한 형상으로 하는 것이 가능하다.

또한, 상기 제1 실시 형태에서는 소자 분리 영역 형성을 위해 활성 영역 상에 형성한 에칭 마스크는 하지 산화막(5)과 질화막(6)과의 2층 구조의 예를 나타내고 있지만, 이것은 일례에 지나지 않고, 예를 들면 질화막/폴리실리콘막/산화막의 3층 구조, 또는 산화막/폴리실리콘막/산화막의 다른 3층 구조의 에칭 마스크를 형성함으로써도, 동일하게 반도체 장치의 제조를 행할 수 있는 것은 물론 가능하다.

또한, 에칭 마스크인 하지 산화막(5) 및 질화막(6)의 측벽에 사이드 월 산화막(7)을 형성한 후에 제1 에칭을 행하는 방법을 채용하고 있기 때문에, 종래의 기술과 마찬가지로 플루오로카본계 중합막(106)의 박리에 의한 홈 형상의 변동이 없어, 동일 기판 상의 모든 소자 분리 영역을 동일한 형상으로 형성하는 것이 가능하여 결과적으로 안정된 전기 특성의 반도체 장치를 얻는 것이 가능하다.

제2 실시 형태.

다음에, 본 발명의 제2 실시 형태에 대해 설명하기로 한다.

도 5는 본 발명의 제2 실시 형태의 반도체 장치를 도시하는 주요부 단면도으로서, 제1 실시 형태에서 도시한 소자 분리 영역보다도 수평 방향의 소자 형성 영역이 적은 소자 분리 영역이 도시되어 있다. 소자 분리 영역의 수직 방향의 치수는 제1 실시 형태의 것과 동일한 크기이다.

도 5에서, 참조 부호(10)는 반도체 기판(1)을 선택적으로 에칭함으로써 형성되고, 소자 분리 영역을 구성하는 실리콘 산화막(3) 및 매립 산화막(4)을 매설하는 홈을 도시하고 있고, 이 홈(10)의 형상은 제1 실시 형태의 도 1에 도시된 홈(2)보다 수평 방향의 치수가 작아지기 때문에, 제1 실시 형태의 소자 분리 영역보다도 작은 용적의 소자 분리 영역으로 되어 있다.

다음에, 도 5에 도시된 소자 분리 영역의 형성 방법에 대해 설명하기로 한다.

우선, 제1 실시 형태의 도 2의 (a) 및 도 2의 (b)에 도시된 제조 공정과 동일한 처리를 행하여 반도체 기판(1)의 내부에 홈(2a)을 형성한다. 이 홈(2a)은 반도체 기판(1)의 표면으로부터 테이퍼각 75∼90°를 구성하도록 조정한다.

그 후, 도 6의 (a)에 도시된 바와 같이, HF 처리를 행함에 따라, 선택적으로 실리콘 산화막으로 이루어지는 사이드 월 산화막(7)의 표면 부분을 에칭 제거하여 막 두께 10∼150㎚ 정도의 사이드 월 산화막(7a)을 형성한다. HF 처리에 의해 사이드 월 산화막(7a)이 형성될 때의 HF 농도는 에칭 레이트를 작게 억제하고, 제어성을 높이기 위해서는, 저농도로 하는 것이 필요하다. 또한, 도 6의 (a)의 홈(10a)은 도 2의 (b)의 홈(2a)에 상당하는 것이다.

다음에, 도 6(b)에 도시된 바와 같이 질화막(6) 및 사이드 월 산화막(7a)을 에칭 마스크로 하여 반도체 기판(1)에 대해 에칭을 행하여 홈(10a)을 더 파내려가 홈(10)을 형성한다. 이 때의 에칭 조건은 홈(10)의 측벽이 테이퍼각 45∼80°정도의 부분을 구성하도록 조정된다. 또한, 이 에칭에 의해 홈(10)의 깊이를 30∼300㎚ 정도의 크기로 조정한다.

이 단계에서, 홈(10)의 측벽은 반도체 기판(1)의 표면으로부터 홈(10)의 저면을 향해 테이퍼각 A1, A2, A3의 각도를 갖도록 구성된 상태로 된다.

그 후, 도 6의 (c)에 도시된 바와 같이, 사이드 월 산화막(7a)을 HF 처리에 의해 제거한다.

그 후에는 제1 실시 형태의 경우와 동일하게 처리하고, 홈(10)의 내벽에 실리콘 산화막(3)을 성막하고, 홈(10)의 내부에 매립 산화막(4)을 매설함으로써 도 5에 도시된 구조의 소자 분리 구조를 얻는 것이 가능해진다.

도 5와 같이 수평 방향의 치수 저감을 도모한 소자 분리 영역을 형성함으로써, 반도체 기판(1)의 내부에서 소자 분리에 필요한 용적을 작게 할 수 있기 때문에, 활성 영역으로서 이용하는 것이 가능한 부분을 상대적으로 늘리는 것이 가능해진다.

또한, 상기 제2 실시 형태에서도 제1 실시 형태에서 도시된 소자 분리 영역과 동일하게 반도체 기판(1)의 표면에서는 테이퍼각 A1의 크기를 45∼80° 정도로, 83°보다도 작은 값으로 함으로써, 이 소자 분리 영역에 인접하여 MOS 트랜지스터등의 소자를 형성할 때에도, 소자 분리 영역과 활성 영역과의 경계부에서 게이트 절연막의 막 두께가 극단적으로 작아지는 것을 억제할 수 있다는 효과가 있고, 또한 홈(10)의 저면에 대해 테이퍼각(A3) 45∼80°의 측벽이 접하는 상태로 되고, 열산화에 의한 실리콘 산화막(3)의 형성시에 반도체 기판(1)에 생기는 스트레스를 저감시키는 것이 가능해진다는 효과가 있다.

제3 실시 형태.

다음에, 본 발명의 제3 실시 형태에 대해 설명하기로 한다. 이미 설명한 제1 실시 형태 및 제2 실시 형태에서는 소자 분리 영역을 형성하기 위해 반도체 기판에 대해 홈(2) 또는 홈(10)을 형성하여 그 홈의 측벽이 각각 A1, A2, A3의 테이퍼각을 갖고, 3단계로 굴곡되어 있는 구조를 나타내었다. 제3 실시 형태에서는, 테이퍼각이 A1, A2를 구성하고, 2단계의 경사를 갖는 측벽을 구성하고 있는 홈 내에 소자 분리 영역을 형성하는 예를 나타낸다.

도 7에 본 발명의 제3 실시 형태의 소자 분리 영역의 단면 구조를 도시한다.

도 7에서, 참조 부호(11)는 소자 분리 영역을 매립하는 홈을 도시하고 있고, 그 외는 이미 설명을 하기 위해 이용한 부호와 동일 부호는 동일, 또는 그에 상당하는 부분을 도시하는 것이다.

다음에, 도 7의 소자 분리 영역의 형성 방법에 대해 설명하기로 한다.

우선, 도 8의 (a)에 도시된 바와 같이, 반도체 기판(1)의 표면에 하지 산화막(5)을 5∼50㎚ 정도의 막 두께로 적층하고, 다시 질화막(6)을 100∼500㎚ 정도의 막 두께가 되도록 적층한 후, 소자 분리 영역을 형성하고자 하는 영역 상의 하지 산화막(5), 질화막(6)을 선택적으로 제거하여 개구부를 형성하고, 질화막(6)을 에칭 마스크로 하여 반도체 기판(1)에 대해 에칭을 행하여 깊이 30∼300㎚ 정도의 홈(11a)을 형성한다. 이 홈(11a)의 측벽은 반도체 기판(1)의 표면으로부터 45∼80°정도의 테이퍼각 A1을 갖는 상태로 형성된다.

그 후, 도 8의 (b)에 도시된 바와 같이, CVD 산화막을 적층시키고, 계속해서 이방성 에칭을 행함으로써, 홈(11a)의 측벽 및 하지 산화막(5), 질화막(6)의 측단면에 부착하는 사이드 월 산화막(7b)을 형성한다. 이 사이드 월 산화막(7b)은 홈(11a)의 측벽을 피복하도록 형성되고, 홈(11a)의 저면은 표출된 상태로 한다.

다음에, 도 8의 (c)에 도시된 바와 같이, 사이드 월 산화막(7b)과 질화막(6)을 에칭 마스크로 하여 반도체 기판(1)에 대해 HF 처리에 의한 에칭을 행하여 홈(11a)을 더 파내려가 홈(11)을 형성한다. 이 때의 에칭 조건으로는 75∼90° 정도의 테이퍼각 A2 가 되고, 깊이 50∼500㎚ 정도까지 파내려가는 상태로 한다. 테이퍼각 A2는 테이퍼각 Al보다도 큰 각도가 되도록 조정된다.

그 후, 도 8의 (d)에 도시된 바와 같이, 측벽 산화막(7b)을 HF 처리에 의해 제거한다.

다음에, 제1 실시 형태, 제2 실시 형태의 경우와 동일하게 홈(11)의 내벽에 열산화에 의해 실리콘 산화막(3)을 형성하고, 다시 CVD 법에 따라 매립 산화막(4)을 홈(11)의 내부를 매립함으로써 도 7에 도시된 바와 같은 소자 분리 영역을 얻는 것이 가능해진다.

이와 같은 제조 방법으로 형성되는 소자 분리 영역은, 반도체 기판(1)에 대해 행하는 2번째의 에칭을 할 때에, 사이드 월 산화막(7b)을 형성함으로써 홈(11a)의 측벽을 완전히 피복하고 있기 때문에, 이 측벽의 형상이 무너지는 일이 없어, 제어성 좋게 홈(11)을 형성하는 것이 가능하다.

또한, 사이드 월 산화막(7b)의 수평 방향의 두께를 조정함으로써 테이퍼각 A1을 구성하는 측벽의 길이를 자유롭게, 또한 간단하게 제어하는 것이 가능하다.

이하에서 본 발명의 각 청구항의 효과에 대해 설명하기로 한다.

본 발명의 청구항 1의 반도체 장치에 따르면, 홈형의 소자 분리 영역이 형성될 때에, 측벽을 반도체 기판 표면으로부터 테이퍼각 A1, A2, A3의 3단계로 굴곡시키고, A1<A2, A3<A2, A1<83°의 조건을 만족시키는 형상으로 하고, 반도체 기판의 표면에 접하는 소자 분리 영역이 완만한 테이퍼각을 갖고 형성함으로써, 소자 분리 영역 형성 후, 반도체 기판의 표면을 산화함으로써 게이트 절연막을 형성한 경우, 소자 분리 영역과 활성 영역과의 경계부에서 막 두께의 감소를 억제할 수 있고, 또한 테이퍼각 A2를 비교적 큰 각도로 함으로써, 소자 분리 영역의 깊이 방향의 치수를 크게 하여 충분한 소자 분리 특성을 확보하는 것이 가능한 효과가 있다.

또한, 본 발명의 청구항 2의 반도체 장치의 제조 방법에 따르면, 홈형의 소자 분리 영역이 형성될 때에, 측벽을 반도체 기판 표면으로부터 테이퍼각 A1, A2, A3의 3단계로 굴곡시키고, A1<A2, A3<A2, A1<83°의 조건을 만족시키는 형상으로 하고, 반도체 기판의 표면에 접하는 소자 분리 영역이 완만한 테이퍼각을 갖고 형성함으로써, 소자 분리 영역 형성 후, 반도체 기판의 표면을 산화함으로써 게이트 절연막을 형성한 경우, 소자 분리 영역과 활성 영역과의 경계부에서 막 두께의 감소를 억제할 수 있다. 또한 테이퍼각 A2를 비교적 큰 각도로 함으로써, 소자 분리 영역의 깊이 방향의 치수를 크게 함으로써 충분한 소자 분리 특성을 확보하는 것이 가능한 반도체 장치를 얻을 수 있다.

또한, 본 발명의 청구항 3의 반도체 장치의 제조 방법에 따르면, 홈형의 소자 분리 영역의 형성시에, 반도체 기판에 대한 제2 에칭 시에, 제1 에칭에 이용된 에칭 마스크의 측벽에 형성한 사이드 월을 수평 방향으로 박막화하여 마스크로서 이용함으로써, 소자 분리 영역의 수평 방향의 치수를 에칭 마스크에 형성된 개구부의 치수에 제약받지 않고, 미세화하는 방향으로 조정할 수 있다는 효과가 있다.

또한, 본 발명의 청구항 4의 반도체 장치의 제조 방법에 따르면, 홈형의 소자 분리 영역의 형성시에, 반도체 기판에 대해 제2 에칭을 행할 때에, 에칭 마스크의 측벽 및 반도체 기판 내에 형성된 제1 홈의 측벽에 부착하는 사이드 월을 형성하기 때문에, 제1 홈의 측벽의 형상이 무너지는 일이 없고, 또한 사이드 월의 수평 방향의 두께를 조정함으로써 최종적으로 형성하는 제2 홈의 테이퍼각 A1을 구성하는 측벽의 치수를 자유롭게, 또한 간단히 제어하는 것이 가능하다는 효과가 있다.

Claims

반도체 장치에 있어서,

반도체 기판에 형성된 홈의 내벽에 부착하여 성막된 실리콘 산화막과,

상기 실리콘 산화막 상에 피착되어 상기 홈을 매설하는 매립 산화막을 포함하고,

상기 홈의 측벽은 상기 반도체 기판의 표면으로부터 상기 홈의 저면을 향해 테이퍼각 A1, A2, A3을 구성하여 순차 굴곡되고, 상기 테이퍼각은 A1<A2, A3<A2, A1<83°의 조건을 만족하는 것을 특징으로 하는 반도체 장치.
반도체 장치의 제조 방법에 있어서,

반도체 기판의 표면에 개구부를 갖는 에칭 마스크를 패터닝하는 공정과,

상기 에칭 마스크의 측벽에 사이드 월을 형성하는 공정과,

상기 에칭 마스크 및 상기 사이드 월을 이용하여 상기 반도체 기판에 대해 제1 에칭을 행하여 상기 반도체 기판 내에 제1 홈을 형성하는 공정과,

상기 사이드 월을 제거하는 공정과,

상기 에칭 마스크를 이용하여 상기 반도체 기판에 대해 제2 에칭을 행하여 상기 제1 홈을 파내려가 상기 반도체 기판의 표면에서 상기 개구부에 상당하는 영역을 점유하는 제2 홈을 형성하는 공정과,

상기 제2 홈의 내벽에 열산화에 의해 실리콘 산화막을 형성하는 공정과,

상기 실리콘 산화막의 상면에 매립 산화막을 피착하여 상기 제2 홈의 내부를 매설하는 공정과,

상기 에칭 마스크를 제거하는 공정을 포함하고,

상기 제2 홈의 측벽은 상기 반도체 기판의 표면으로부터 상기 제2 홈의 저면을 향해 테이퍼각 Al, A2, A3을 구성하여 순차 굴곡되고, 상기 테이퍼각은 A1<A2, A3<A2, A1<83°의 조건을 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 장치의 제조 방법에 있어서,

반도체 기판의 표면에 개구부를 갖는 에칭 마스크를 패터닝하는 공정과,

상기 에칭 마스크의 측벽에 제1 사이드 월을 형성하는 공정과,

상기 에칭 마스크 및 상기 제1 사이드 월을 이용하여 상기 반도체 기판에 대해 제1 에칭을 행하여 상기 반도체 기판 내에 제1 홈을 형성하는 공정과,

상기 제1 사이드 월의 수평 방향의 치수를 저감시켜 제2 사이드 월을 형성하는 공정과,

상기 제2 사이드 월 및 상기 에칭 마스크를 이용하여 상기 반도체 기판에 대해 제2 에칭을 행하여 상기 제1 홈을 파내려가 제2 홈을 형성하는 공정과,

상기 제2 사이드 월을 제거하는 공정과,

상기 제2 홈의 내벽에 열산화에 의해 실리콘 산화막을 형성하는 공정과,

상기 실리콘 산화막의 상면에 매립 산화막을 피착하여 상기 제2 홈의 내부를 매설하는 공정과,

상기 에칭 마스크를 제거하는 공정을 포함하고,

상기 제2 홈의 측벽은 상기 반도체 기판의 표면으로부터 상기 제2 홈의 저면을 향해 테이퍼각 A1, A2, A3을 구성하여 순차 굴곡되고, 상기 테이퍼각은 A1<A2, A3<A2, A1<83°의 조건을 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 장치의 제조 방법에 있어서,

반도체 기판의 표면에 개구부를 갖는 에칭 마스크를 패터닝하는 공정과,

상기 에칭 마스크를 이용하여 상기 반도체 기판에 대해 제1 에칭을 행하여 테이퍼각 A1을 구성하는 측벽을 갖는 제1 홈을 형성하는 공정과,

상기 에칭 마스크의 단면 및 상기 제1 홈을 구성하는 측벽에 부착하는 사이드 월을 형성하는 공정과,

상기 사이드 월 및 상기 에칭 마스크를 이용하여 제2 에칭을 행하여 상기 제1 홈을 구성하는 저면을 더 파내려가 제2 홈을 형성하는 공정과,

상기 사이드 월을 제거하는 공정과,

상기 제2 홈의 내벽에 열산화에 의해 실리콘 산화막을 형성하는 공정과,

상기 실리콘 산화막의 상면에 매립 산화막을 피착하여 상기 제2 홈의 내부를 매설하는 공정과,

상기 에칭 마스크를 제거하는 공정을 포함하고,

상기 제2 홈의 측벽은 상기 반도체 기판의 표면으로부터 상기 제2 홈의 저면을 향해 테이퍼각 A1, A2를 구성하여 순차 굴곡되고, 상기 테이퍼각은 A1<A2, A1<83°의 조건을 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.