JP3650022B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3650022B2 JP3650022B2 JP2000344754A JP2000344754A JP3650022B2 JP 3650022 B2 JP3650022 B2 JP 3650022B2 JP 2000344754 A JP2000344754 A JP 2000344754A JP 2000344754 A JP2000344754 A JP 2000344754A JP 3650022 B2 JP3650022 B2 JP 3650022B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- trench
- substrate
- semiconductor device
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000005530 etching Methods 0.000 claims description 68
- 239000000758 substrate Substances 0.000 claims description 53
- 238000002955 isolation Methods 0.000 claims description 24
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 21
- 239000000460 chlorine Substances 0.000 claims description 16
- 239000007789 gas Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 11
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 10
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052801 chlorine Inorganic materials 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は、半導体基板に素子分離溝を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置の高集積化に伴い、その微細加工技術はますます重要になってきている。それら微細加工技術の1つとして、半導体装置内の各半導体素子を分離する素子分離技術がある。そして、この素子分離技術としては、高集積化に伴い、トレンチ分離といわれる手法が用いられることが多くなってきている。
【0003】
このトレンチ分離は、半導体基板に素子分離溝(トレンチ)を形成するとともに、この形成したトレンチの内部に絶縁物等を埋め込んだものであり、このトレンチ内に埋め込まれた絶縁物等により、その両側の素子領域が分離される。
【0004】
【発明が解決しようとする課題】
ところで、上記トレンチによってその両側の素子領域が分離可能とはなるものの、このトレンチを垂直に形成する場合には、トレンチ内への絶縁物の埋め込み不良が発生し、素子分離領域が適切に形成できないことがある。一方、こうした埋め込み不良を回避すべく、トレンチをテーパ状に形成する場合には、垂直に形成する場合と同一の開口幅を持たせれば、トレンチの耐圧(耐絶縁性)が低下し、またトレンチの耐圧を高めるべくトレンチの溝の深さを増大させれば、テーパ形状に起因してその増大量にも自ずと限界が生ずる。他方、このテーパに起因した深さの制約を克服すべくトレンチの開口幅を広げる場合には、半導体装置としての微細化あるいは高集積化を妨げる要因となる。
【0005】
本発明は上記実情に鑑みてなされたものであり、その目的は、絶縁物の埋め込み不良が生じ難く且つ良好な素子分離特性を有する素子分離溝を備える半導体装置の製造方法を提供することにある。
【0006】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項1に記載の発明は、半導体基板に素子分離溝を備える半導体装置の製造方法において、異方性エッチングによって前記半導体基板に垂直な溝を形成する工程と、前記エッチング条件を、前記基板の開口部に側壁保護膜をより形成しやすい条件に切り替えて当該基板をエッチングする工程とを備え、前記異方性エッチングは、塩素を含み且つ臭化水素を含まないエッチングガスを用いて行い、前記側壁保護膜をより形成しやすい条件でのエッチングは、前記エッチングガスに臭化水素を添加して行うことをその要旨とする。
【0007】
請求項2記載の発明は、請求項1記載の発明において、前記基板の開口部に側壁保護膜をより形成しやすい条件に切り替えて当該基板をエッチングする工程の後に、前記エッチング条件を切り替え、再び異方性エッチングによって当該基板に垂直な溝を形成する工程を更に備えて行うことをその要旨とする。このような製造方法を用いることで、エッチング条件の切り替えによって素子分離溝を所望の形状に形成することができるようになる。
【0008】
また、素子分離溝の深さを容易に増加させることができるため、同素子分離溝を備えて構成される素子分離領域の耐圧の調整も容易である。この際、半導体基板の開口幅を変更する必要がないため、素子分離溝に用いるマスクの変更も不要であり、耐圧設計の変更に伴うコストを削減することもできる。
【0009】
請求項3記載の発明は、請求項1又は2記載の発明において、前記異方性エッチングが、酸素を含むエッチングガスを用いて行うことをその要旨とする。
【0010】
また、請求項4載の発明は、請求項1〜3記載の発明において、前記側壁保護膜をより形成しやすい条件でのエッチングが、塩素を含まないエッチングガスを用いて行うことをその要旨とする。
【0014】
【発明の実施の形態】
(第1の実施形態)
以下、本発明にかかる半導体装置の一実施形態について、図面を参照しつつ説明する。
【0015】
図1に本実施形態にかかる半導体装置の断面図を示す。
同図1に示されるように、半導体基板10には互いに隣接する素子領域21と素子領域22とを分離すべくトレンチ11が形成され、同トレンチ11には絶縁物12が埋め込まれることで、素子分離領域が形成されている。また、これら素子領域21、22及び素子分離領域上には、層間絶縁膜23や配線層24が形成されている。
【0016】
なお、本実施形態においては、上記素子分離領域に2.5Vの耐圧を要求しているため、上記トレンチ11の深さを300〜400nmに設定することが望ましく、本実施形態においては350nmに設定している。
【0017】
また、本実施形態においては、トレンチ11の溝幅は、開口上端部11aよりも底面11cの方が狭く設定されている。そして、トレンチ11の半導体基板10に直交する断面におけるこれら開口上端部11a及び底面11cを結ぶ線の長さは、同開口上端部11a及び底面11cを結ぶ直線の長さよりも長く設定されている。換言すれば、トレンチ11の溝側面は、これら開口上端部11aと底面11cとを滑らかにつなぐように、曲線状の側面11bを有している。特に、本実施形態においては、溝側面が、基板直交方向下方へ行くに従いその傾斜角度が徐々に急になってく曲面状の形状を有している。詳しくは、側面11bは、その断面が、図1に示されるように垂直下方に行くに従い下に凸の曲線から上に凸な曲線へと変化するほぼS字状の形状となっている。
【0018】
このように、開口上端部11aの溝幅よりも底面11cの溝幅を狭く設定し、更に側面11bを備えることで、トレンチ11への絶縁物12の埋め込み不良を回避することができる。
【0019】
また、トレンチ11の溝側面の半導体基板10に直交する断面が、開口上端部11a及び底面11cを最短で結ぶ直線よりも長さの長い曲線形状を有して形成されているために、テーパ形状に形成された場合と比較して耐圧を高めることができる。更に、トレンチ11の開口幅を変えることなく溝の深さを容易に増加させることができるため、トレンチ11を備えて構成される素子分離領域の耐圧の調整も容易となる。
【0020】
以下、上記半導体装置の製造手順について、図3及び図4に基づいて説明する。
この製造手順においては、まず図3(a)に示すように、半導体基板10上に、シリコン酸化膜30及びシリコン窒化膜31を順次堆積形成する。更に、図3(b)に示すように、それらの上面にフォトレジスト32を塗布し、トレンチ開口部を露光し、現像することで所定のパターンを形成する。
【0021】
そして図3(c)に示すように、上記フォトレジスト32をマスクとして、シリコン窒化膜31及びシリコン酸化膜30をエッチングし、図3(d)に示すよう、例えばウェットエッチングやアッシングによってフォトレジスト32を除去する。なお、図3(c)及び図3(d)に示すように、シリコン窒化膜31及びシリコン酸化膜30をエッチングする際に、半導体基板10の表面もエッチングされる。これにより確実にシリコン酸化膜30をエッチング除去しつつも、エッチング制御が容易となる。
【0022】
フォトレジスト32を除去した後、シリコン窒化膜31をマスクとして、半導体基板10をエッチングして上記トレンチを形成する。このエッチングに関しては、基本的には、半導体基板10が垂直にエッチングされる異方性エッチング条件よりも、エッチングされていく半導体基板10の開口面に側壁保護膜を形成しやすい条件でエッチングを行う。
【0023】
このように側壁保護膜が形成されやすい条件下においては、通常テーパ状のトレンチが形成されやすい。
ただし、本実施形態においては、エッチング条件を調整することで、溝幅が縮小して行くに従いその縮小率が減少していき、半導体基板10を略垂直にエッチングするように自己制御的に変化するエッチング条件としている。
【0024】
ここで望ましいエッチング条件としては、
圧力 4.00〜6.65Pa
パワー 350〜450W(上) 150〜250W(下)
基板温度 50〜70℃
開口率 50〜60%
トレンチ開口幅 0.5〜1.0μm
エッチングガス O2流量 5〜15cm3/分(標準状態換算)
HBr、Cl2流量 150〜200cm3/分(標準状態 換算)
ただし、HBr、Cl2に占めるCl2の割合は0〜20パ ーセント
であり、本実施形態では下記の条件を用いた。
圧力 4.0Pa
パワー 400W(上) 100W(下)
基板温度 60℃
開口率 55%
トレンチ開口幅 0.24μm
エッチングガス O2流量 10cm3/分(標準状態換算)
HBr流量 150cm3/分(標準状態換算)
Cl2流量 30cm3/分(標準状態換算)
上記条件を用いてエッチングを行うことで、図4に示す態様でトレンチ1が形成される。
【0025】
すなわち、図4(a)に示すように、エッチング開始当初は、シリコン酸化膜30のエッチング時に垂直にエッチングされた半導体基板10の開口部の形状に追従する態様で、ほぼ垂直に半導体基板10がエッチングされる。そして、エッチングによって形成された溝が深くなるにつれ、図4(b)に示すように、通常のテーパ形成時のエッチング条件に近づき、溝幅が徐々に縮小されていく。このように溝幅が縮小されると、図4(c)に示すようにその縮小率が減少していき、最終的には半導体基板10がほぼ垂直にエッチングされる異方性エッチング条件へと自己制御的にエッチング条件が変化する。
【0026】
上記態様にてトレンチ11を形成した後、よく知られた半導体装置の製造手順に従って、先の図1に示した半導体装置が形成される。
以上説明した本実施形態によれば、以下の効果が得られるようになる。
【0027】
(1)開口上端部近傍11aの溝幅よりも底面近傍11cの溝幅の方が小さく設定されているために、埋め込み不良を好適に回避することができる。
(2)トレンチ11の溝側面の半導体基板10に直交する断面形状が、開口上端部11a及び底面11cを最短で結ぶ直線よりもその長さが長い形状であるために、素子分離領域としての耐圧特性が良好である。
【0028】
(3)開口上端部11aの溝幅を変更することなく、素子分離領域に要請される耐圧に応じてトレンチ11の深さを調整することができるため、トレンチ形成用の同一のマスクを用いて様々な耐圧特性を備えた半導体装置を生成することができる。
【0029】
(4)自己制御的なエッチング条件を用いて、トレンチ形成工程時において、エッチング条件を人為的に変更することなく、埋め込み不良の回避が可能で且つ耐圧特性に優れた形状を備えたトレンチを形成することができる。
【0030】
(第2の実施形態)
以下、本発明にかかる半導体装置の第2の実施形態について、上記第1の実施形態との相違点を中心に説明する。なお、本実施形態において、上記第1の実施形態と共通の部材については同一の符号を付した。
【0031】
図2に、本実施形態にかかる半導体装置の断面図を示す。
本実施形態においては、トレンチ111の形状が上記実施形態のものと異なる。
【0032】
すなわち、本実施形態においても上記第1の実施形態と同様、トレンチ111は、開口上端部の溝幅よりも底面の溝幅の方が狭く設定されている。
ただし、本実施形態においては、トレンチ111の溝側面は、開口上端部近傍111a及び底面近傍111cにおいて当該基板10に略直交する態様にて形成されている。また、これら開口上端部近傍111aの溝側面と底面近傍111cの溝側面とが直斜面状の側面111bによってつながれている。このため、本実施形態におけるトレンチ111の溝側面の断面は、図2に示されるように、開口上端部近傍111aと底面近傍111cとを最短で結ぶ形状を有する側面111bを備えている。
【0033】
このように、開口上端部の溝幅よりも底面の溝幅を狭く設定し、更に側面111bを備えることで、トレンチ111への絶縁物12の埋め込み不良を回避することができる。
【0034】
また、本実施形態においては、トレンチ111の溝側面が、開口上端部近傍111a及び底面近傍111cにおいて当該基板10に略直交する態様にて形成されているために、テーパ形状に形成された場合と比較して耐圧を高めることができる。更に、トレンチ111の溝の深さを容易に増加させることができるため、トレンチ111を備えて構成される素子分離領域の耐圧の調整も容易となる。
【0035】
なお、上記第1の実施形態同様、2.5Vの耐圧を得るためには、これら開口上端部近傍111a、側面111b、及び底面近傍111cの基板10に直交する方向の長さは、20〜40nm、150〜300nm、50〜150nmに設定し、トレンチ111の深さを300nm〜400nmに設定することが望ましい。
【0036】
ここで、本実施形態にかかる半導体装置の製造手順について、図5に基づいて説明する。
この製造手順においても、先の図3に示した態様によって、半導体基板10にトレンチ111の開口パターンを有するシリコン窒化膜31等を形成した後、図5(a)に示すように、シリコン窒化膜31をマスクとして半導体基板10を垂直にエッチングする。
【0037】
この基板を垂直にエッチングする異方性のエッチングに関しては、塩素ガス(Cl2)をメインとするガスを用いる。詳しくは、
圧力 4.66〜6.65Pa
パワー 300〜600W(上) 250〜350W(下)
基板温度 20〜60℃
エッチングガス O2流量 5〜10cm3/分(標準状態換算)
Cl2流量 100〜150cm3/分(標準状態換算)
であることが望ましく、本実施形態においては、
圧力 5.32Pa
パワー 300W(上) 300W(下)
基板温度 60℃
エッチングガス O2流量 5cm3/分(標準状態換算)
Cl2流量 100cm3/分(標準状態換算)
とした。
【0038】
次に、図5(b)に示すように、テーパ状にエッチングする条件に切り替え、半導体基板10のエッチングを行う。
この基板をテーパ状にエッチングするエッチング条件としては、上記Cl2よりもシリコンと反応してポリマーを生成やすい、換言すれば側壁保護膜を生成しやすい臭化水素(HBr)をメインとするエッチングガスを用いる。詳しくは、このエッチング条件としては、
圧力 4.00〜6.65Pa
パワー 350〜450W(上) 150〜250W(下)
基板温度 50〜70℃
エッチングガス O2流量 5〜15cm3/分(標準状態換算)
HBr、Cl2流量 150〜200cm3/分(標準状態換算)
ただし、HBr、Cl2に占めるCl2の割合は0〜20パーセント
であることが望ましく、本実施形態では
圧力 4.0Pa
パワー 400W(上) 100W(下)
基板温度 60℃
エッチングガス O2流量 10cm3/分(標準状態換算)
HBr流量 150cm3/分(標準状態換算)
Cl2流量 30cm3/分(標準状態換算)
とした。
【0039】
更に、図5(c)に示すように、上述した異方性エッチング条件へと切り替えてエッチングを行うことでトレンチ111を形成する。
なお、上記態様にてトレンチ111を形成した後、よく知られた半導体装置の製造手順に従って、先の図2に示した半導体装置が形成される。
【0040】
以上説明した本実施形態によれば、上記(1)〜(3)の効果を得ることができるとともに、以下の効果を得ることができるようになる。
(5)異方性エッチング、テーパが形成されるエッチング、異方性エッチングとエッチング条件を切り替えることで、トレンチ形成の際、同トレンチ形状の制御を好適に行うことができる。
【0041】
なお、上記第2の実施形態は、以下のように変更して実施してもよい。
・上記第2の実施形態においては、図5(a)に示されるように、まず、半導体基板10を垂直にエッチングしたが、図3に示した工程で所望量のエッチングがすでに行われているなら、この工程を削除することもできる。
【0042】
・上記第2の実施形態において、半導体基板10を垂直にエッチングする異方性エッチング条件や、テーパ状にエッチングするエッチング条件は上記のものに限られない。
【0043】
・上記第2の実施形態においては、トレンチの溝側面のうち、開口上端部近傍及び底面近傍を当該基板10に略直交する態様にて形成したが、溝側面の形状が基板面と直交する形状である領域は、これらに限られない。例えば、当該基板に直交する側面を3カ所以上備え、しかも溝底面に近いほどこれら当該基板に直交する側面の開口幅が小さくなる構成としてもよい。
【0044】
その他、上記各実施形態に共通して変更可能な要素としては、以下のものがある。
・上記各実施形態においては、図3に示したように、シリコン窒化膜31やシリコン酸化膜30のエッチング時において、半導体基板10上面をエッチングしたが、これについては必ずしも行わなくてもよい。
【0045】
・上記各実施形態においては、上記素子分離領域に「2.5」Vの耐圧を要請したが、これについては任意であり、要求される耐圧に基づいてトレンチの深さも適宜変更して実施してよい。
【図面の簡単な説明】
【図1】本発明にかかる半導体装置の第1の実施形態の構成を示す断面図。
【図2】本発明にかかる半導体装置の第2の実施形態の構成を示す断面図。
【図3】上記第1の実施形態のトレンチ形成手順を示す断面図。
【図4】同実施形態のトレンチ形成手順を示す断面図。
【図5】上記第2の実施形態のトレンチ形成手順を示す断面図。
【符号の説明】
10…半導体基板、11、111…トレンチ、11a、111a…開口上端部近傍、11b、111b…側面、11c、111c…底面近傍、12…絶縁物、21、22…素子領域、23…層間絶縁膜、30…シリコン酸化膜、31…シリコン窒化膜、32…フォトレジスト。
Claims (4)
- 半導体基板に素子分離溝を備える半導体装置の製造方法において、異方性エッチングによって前記半導体基板に垂直な溝を形成する工程と、前記エッチング条件を、前記基板の開口部に側壁保護膜をより形成しやすい条件に切り替えて当該基板をエッチングする工程とを備え、
前記異方性エッチングは、塩素を含み且つ臭化水素を含まないエッチングガスを用いて行い、前記側壁保護膜をより形成しやすい条件でのエッチングは、前記エッチングガスに臭化水素を添加して行うことを特徴とする半導体装置の製造方法。 - 前記基板の開口部に側壁保護膜をより形成しやすい条件に切り替えて当該基板をエッチングする工程の後に、前記エッチング条件を切り替え、再び異方性エッチングによって当該基板に垂直な溝を形成する工程を更に備えることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記異方性エッチングは、酸素を含むエッチングガスを用いて行うことを特徴とする請求項1又は2記載の半導体装置の製造方法。
- 前記側壁保護膜をより形成しやすい条件でのエッチングは、塩素を含まないエッチングガスを用いて行うことを特徴とする請求項1〜3記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000344754A JP3650022B2 (ja) | 2000-11-13 | 2000-11-13 | 半導体装置の製造方法 |
US09/985,743 US7224038B2 (en) | 2000-11-13 | 2001-11-06 | Semiconductor device having element isolation trench and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000344754A JP3650022B2 (ja) | 2000-11-13 | 2000-11-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002151586A JP2002151586A (ja) | 2002-05-24 |
JP3650022B2 true JP3650022B2 (ja) | 2005-05-18 |
Family
ID=18818905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000344754A Expired - Lifetime JP3650022B2 (ja) | 2000-11-13 | 2000-11-13 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7224038B2 (ja) |
JP (1) | JP3650022B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100772704B1 (ko) * | 2005-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 테이퍼형태의 트렌치를 갖는 반도체소자의 제조 방법 |
US20070246795A1 (en) * | 2006-04-20 | 2007-10-25 | Micron Technology, Inc. | Dual depth shallow trench isolation and methods to form same |
US8120137B2 (en) * | 2008-05-08 | 2012-02-21 | Micron Technology, Inc. | Isolation trench structure |
JP5305973B2 (ja) * | 2009-02-20 | 2013-10-02 | ラピスセミコンダクタ株式会社 | トレンチ形成方法 |
US8624302B2 (en) * | 2010-02-05 | 2014-01-07 | Fairchild Semiconductor Corporation | Structure and method for post oxidation silicon trench bottom shaping |
JP2011243638A (ja) * | 2010-05-14 | 2011-12-01 | Sharp Corp | 半導体装置の製造方法 |
US8598675B2 (en) * | 2011-02-10 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure profile for gap filling |
CN111261509B (zh) * | 2018-11-30 | 2024-05-10 | 比亚迪半导体股份有限公司 | 在硅基体中蚀刻沟槽的方法及其应用 |
CN114171605A (zh) * | 2021-12-03 | 2022-03-11 | 杭州赛晶电子有限公司 | 一种p型杂质扩散结屏蔽栅硅二极管的制造方法 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3174468D1 (en) * | 1980-09-17 | 1986-05-28 | Hitachi Ltd | Semiconductor device and method of manufacturing the same |
US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
JPS5956740A (ja) | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
US4533430A (en) * | 1984-01-04 | 1985-08-06 | Advanced Micro Devices, Inc. | Process for forming slots having near vertical sidewalls at their upper extremities |
JPS61150230A (ja) | 1984-12-24 | 1986-07-08 | Hitachi Ltd | 溝及び絶縁分離領域の形成方法 |
JPS62252139A (ja) * | 1986-04-24 | 1987-11-02 | Oki Electric Ind Co Ltd | 半導体基板のエツチング方法 |
JPH02260424A (ja) | 1989-03-30 | 1990-10-23 | Matsushita Electric Ind Co Ltd | ドライエッチング方法 |
KR920004368B1 (ko) * | 1989-09-04 | 1992-06-04 | 재단법인 한국전자통신연구소 | 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법 |
JPH0574929A (ja) | 1991-09-17 | 1993-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
US5358891A (en) * | 1993-06-29 | 1994-10-25 | Intel Corporation | Trench isolation with planar topography and method of fabrication |
JPH0974132A (ja) * | 1995-09-01 | 1997-03-18 | Toyota Motor Corp | 半導体装置の製造方法 |
JPH09289313A (ja) | 1996-04-19 | 1997-11-04 | Sony Corp | 半導体装置におけるしきい値電圧の設定方法 |
KR980005793A (ko) | 1996-06-12 | 1998-03-30 | 김광호 | 반도체장치 제조공정의 플라즈마 식각 방법 |
US5910018A (en) * | 1997-02-24 | 1999-06-08 | Winbond Electronics Corporation | Trench edge rounding method and structure for trench isolation |
US6242788B1 (en) * | 1997-08-01 | 2001-06-05 | Nippon Steel Corporation | Semiconductor device and a method of manufacturing the same |
US5895253A (en) * | 1997-08-22 | 1999-04-20 | Micron Technology, Inc. | Trench isolation for CMOS devices |
JPH1174339A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
KR100253079B1 (ko) * | 1997-12-01 | 2000-04-15 | 윤종용 | 반도체 장치의 트렌치 격리 형성 방법 |
US6251734B1 (en) * | 1998-07-01 | 2001-06-26 | Motorola, Inc. | Method for fabricating trench isolation and trench substrate contact |
US6156620A (en) * | 1998-07-22 | 2000-12-05 | Lsi Logic Corporation | Isolation trench in semiconductor substrate with nitrogen-containing barrier region, and process for forming same |
JP2000150634A (ja) * | 1998-11-13 | 2000-05-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
KR100338766B1 (ko) * | 1999-05-20 | 2002-05-30 | 윤종용 | 티(t)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자 |
KR100327604B1 (ko) * | 1999-09-22 | 2002-03-07 | 윤종용 | 트렌치 격리영역 형성방법 |
US6207532B1 (en) * | 1999-09-30 | 2001-03-27 | Taiwan Semiconductor Manufacturing Company | STI process for improving isolation for deep sub-micron application |
KR100350810B1 (ko) * | 2000-09-21 | 2002-09-05 | 삼성전자 주식회사 | 트렌치 소자 분리형 반도체 장치 및 그 형성방법 |
JP3930256B2 (ja) | 2001-02-07 | 2007-06-13 | スパンション エルエルシー | 半導体装置及びその製造方法 |
JP2003060024A (ja) * | 2001-08-13 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
JP2003224183A (ja) * | 2002-01-31 | 2003-08-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2005085996A (ja) * | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2000
- 2000-11-13 JP JP2000344754A patent/JP3650022B2/ja not_active Expired - Lifetime
-
2001
- 2001-11-06 US US09/985,743 patent/US7224038B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20020056886A1 (en) | 2002-05-16 |
US7224038B2 (en) | 2007-05-29 |
JP2002151586A (ja) | 2002-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3830419B2 (ja) | 半導体素子の連結配線形成方法 | |
US20130320546A1 (en) | Dual-metal self-aligned wires and vias | |
US7615494B2 (en) | Method for fabricating semiconductor device including plug | |
JP3650022B2 (ja) | 半導体装置の製造方法 | |
KR100816733B1 (ko) | 반도체 소자의 리세스 게이트 제조 방법 | |
EP4148775B1 (en) | Integrated circuit devices including a via and methods of forming the same | |
KR101124302B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
KR20080092614A (ko) | 반도체 소자의 제조 방법 | |
JP2003197775A (ja) | 半導体素子の製造方法 | |
JP2004311932A (ja) | 半導体素子及びその製造方法 | |
JP2000003961A (ja) | 集積回路およびその製造方法 | |
KR100224782B1 (ko) | 반도체의 소자의 소자분리 방법 | |
KR20070001509A (ko) | 반도체 소자의 플러그 형성 방법 | |
KR100973130B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
KR100578117B1 (ko) | 반도체 장치의 배선 형성 방법 | |
JP3469616B2 (ja) | 半導体装置製造方法 | |
KR100945225B1 (ko) | 반도체소자 제조 방법 | |
KR20080001883A (ko) | 반도체 소자의 콘택홀 제조방법 | |
KR20040065975A (ko) | 반도체장치의 제조방법 | |
KR100745058B1 (ko) | 반도체 소자의 셀프 얼라인 콘택홀 형성방법 | |
KR100246101B1 (ko) | 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법 | |
KR100694975B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100977975B1 (ko) | 반도체 소자의 제조방법 | |
JP2005243978A (ja) | 半導体素子の製造方法 | |
KR100673883B1 (ko) | 반도체소자의 콘택 플러그 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050216 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 3650022 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110225 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110225 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120225 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120225 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130225 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130225 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |