JP7216502B2 - 半導体装置 - Google Patents
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Description
本発明の一実施形態に係る半導体装置では、前記ダミー領域は、前記第1素子分離部の前記第1部分と前記第2部分とに挟まれた領域で形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第1素子分離部の前記第1部分の幅は、前記第2素子分離部の幅の±20%以内であってもよい。
本発明の一実施形態に係る半導体装置では、前記第2素子分離部の幅が、0.32μm~0.52μmであり、前記第1素子分離部の前記第1部分の幅が、0.32μm~0.52μmであってもよい。
本発明の一実施形態に係る半導体装置では、前記半導体素子は、前記コントロールゲートに供給する電圧を制御するトランジスタを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第2素子分離部は、前記半導体基板に形成されたトレンチと、前記トレンチに埋め込まれた絶縁体とを含み、前記トレンチの側面は、前記半導体基板の表面に連続し、前記半導体基板の表面に対して角度θ1で傾斜する第1部分と、前記トレンチの第1部分から前記トレンチの底部に向かって延び、前記半導体基板の表面に対して前記角度θ1よりも大きな角度θ2で傾斜する第2部分とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第2素子分離部は、STI(Shallow Trench Isolation)構造を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記複数のアクティブ領域で構成されている1ユニットのアクティブ領域と、当該1ユニットのアクティブ領域に隣り合う1ユニットの複数のアクティブ領域との間に形成され、前記第2素子分離部と均等な幅を有する第4素子分離部をさらに含んでいてもよい。
図1は、半導体パッケージ1の一例を示す斜視図である。図2は、図1の半導体パッケージ1の模式的な断面図である。
図1および図2では、半導体パッケージ1として、SOP(Small Outline Package)タイプが適用されている。
リード4は、モールド樹脂5に封止されたインナーリード部4aと、インナーリード部4aと一体的に形成され、モールド樹脂5外に引き出されたアウターリード部4bとを含む。インナーリード部4aは、モールド樹脂5内において、ボンディングワイヤ等の配線部材7を介して対応する半導体チップ2の電極パッド8に電気的に接続されている。アウターリード部4bは、モールド樹脂5の下面に向けて延び、実装基板等に接続される実装端子を形成している。
半導体チップ2は、平面視四角形状に形成されており、前述のダイパッド3に向き合う面とは反対側の面9に複数の電極パッド8を備えている。複数の電極パッド8は、平面視において、半導体チップ2の互いに向き合う一対の辺に沿って配列されている。この実施形態では、4つの電極パッド8が、一対の辺のそれぞれに沿って互いに間隔を空けて設けられている。
まず、主として図4および図5を参照して、半導体チップ2は、たとえばシリコンからなるp型の半導体基板11を含む。半導体基板11は、たとえば、1×1014cm-3~1×1015cm-3の不純物濃度を有していてもよい。
複数の第1素子分離部12は、互いに平行なストライプ状に形成されている。この実施形態では、複数の第1素子分離部12は、第1領域13に近い第1部分15と、第2領域14に近い第2部分16とを含む2本の素子分離部で定義されていてもよい。むろん、複数の第1素子分離部12は、2本を超えるストライプ状の素子分離部によって定義されていてもよく、たとえば、最も第2領域14に近い素子分離部が後述する第2部分16のトレンチ構造を有し、それ以外の素子分離部が、後述する第1部分15のトレンチ構造を有していてもよい。
第1領域13と第2領域14との間には、複数の第1素子分離部12によって挟まれたダミー領域23が形成されている。ダミー領域23は、アクティブ領域20を模した形状で形成された半導体領域である。この実施形態では、ダミー領域23は、第1素子分離部12の第1部分15と第2部分16とに挟まれており、第1領域13のアクティブ領域20と平行に延びるように形成されている。
各第2素子分離部19は、BL方向に延びる第1トレンチ24と、第1トレンチ24に埋め込まれた第1絶縁体25とを含む。
第1トレンチ24の側面の第2部分27は、第1トレンチ24の側面の第1部分26から第1トレンチ24の底部へ向かって延び、半導体基板11の表面に対して角度θ2で傾斜している。角度θ2の大きさは、角度θ1よりも大きく、たとえば、80°~84°であってもよい。
また、第1トレンチ24の底部には、半導体基板11のよりも不純物濃度が高い第1p型不純物領域29(たとえば、濃度は1×1015cm-3~1×1018cm-3)が形成されている。第1p型不純物領域29は、第1トレンチ24の側面の第3部分28および底面を覆うように、第1トレンチ24の底部全体に形成されている。
第2トレンチ30は、半導体基板11の表面から第2トレンチ30の底部へ向かって幅が狭まる略テーパ状に形成されている。この実施形態では、第2トレンチ30の側面は、半導体基板11の表面に対して傾斜した複数の部分を含み、傾斜角度の違いに基づいて、第1部分32、第2部分33および第3部分34を含んでいてもよい。第2トレンチ30の側面の第1部分32、第2部分33および第3部分34は、半導体基板11の表面から第2トレンチ30の底部に向かってこの順に、互いに連続して繋がるように配置されていてもよい。
第2トレンチ30の側面の第2部分33は、第2トレンチ30の側面の第1部分32から第2トレンチ30の底部へ向かって延び、半導体基板11の表面に対して角度θ5で傾斜している。角度θ5の大きさは、角度θ2と同じまたは略同じ程度の大きさであり、たとえば、80°~84°であってもよい。
第2絶縁体31は、第2トレンチ30の底面から第2トレンチ30の開口端付近まで第2トレンチ30に埋め込まれている。この実施形態では、第2絶縁体31は、第2トレンチ30の上部にある第1部分32の高さ位置に上面を有するように、第2トレンチ30に埋め込まれていてもよい。また、第2絶縁体31は、たとえば、酸化シリコン(SiO2)等の絶縁材料からなっていてもよい。
また、第2トレンチ30の底部には、半導体基板11のよりも不純物濃度が高い第2p型不純物領域35(たとえば、濃度は1×1015cm-3~1×1018cm-3)が形成されている。第2p型不純物領域35は、第2トレンチ30の側面の第3部分34および底面を覆うように、第2トレンチ30の底部全体に形成されている。
第3トレンチ36は、半導体基板11の表面から第3トレンチ36の底部へ向かって幅が狭まる略テーパ状に形成されている。この実施形態では、第3トレンチ36の側面は、半導体基板11の表面に対して傾斜した複数の部分を含み、傾斜角度の違いに基づいて、第1部分38、第2部分39および第3部分40を含んでいてもよい。第3トレンチ36の側面の第1部分38、第2部分39および第3部分40は、半導体基板11の表面から第3トレンチ36の底部に向かってこの順に、互いに連続して繋がるように配置されていてもよい。
第3トレンチ36の側面の第2部分39は、第3トレンチ36の側面の第1部分38から第3トレンチ36の底部へ向かって延び、半導体基板11の表面に対して角度θ8で傾斜している。角度θ8の大きさは、角度θ2および角度θ5よりも小さく、たとえば、78°~82°であってもよい。すなわち、第3トレンチ36は、第1トレンチ24および第2トレンチ30よりも、半導体基板11の表面に向かっての広がり幅が大きい開口端部を有している。角度θ8と、角度θ2および角度θ5との差は、後述する第3トレンチ36の幅W3>第1トレンチ24の幅W1および第2トレンチ30の幅W2により、第3トレンチ36のエッチングレートが相対的に大きいことに起因する。
また、第3トレンチ36の深さD3(半導体基板11の表面から第3トレンチ36の底面までの距離)は、第1トレンチ24の深さD1および第2トレンチ30の深さD2よりも深く、たとえば、0.55μm~0.75μmであり、好ましくは、0.6μm~0.7μmであってもよい。
また、第3トレンチ36の底部には、半導体基板11のよりも不純物濃度が高い第3p型不純物領域41(たとえば、濃度は1×1015cm-3~1×1018cm-3)が形成されている。第3p型不純物領域41は、第3トレンチ36の側面の第3部分40および底面を覆うように、第3トレンチ36の底部全体に形成されている。
また、行選択トランジスタ領域22に対して第1素子分離部12の反対側には、たとえば、第4トレンチ42および第4トレンチ42に埋め込まれた第4絶縁体43からなる第3素子分離部44が設けられていてもよい。行選択トランジスタ領域22は、第1素子分離部12(第2部分16)と第3素子分離部44とに挟まれた領域で定義されている。
メモリセルトランジスタ46は、図6に示すように、n型ソース領域48と、n型トンネル拡散領域49と、半導体基板11のp型部分の一部からなるチャネル領域50に対向するように配置されたフローティングゲート51と、フローティングゲート51に積層されたコントロールゲート52とを含む。
フローティングゲート51は、各メモリセルトランジスタ46に1つずつ設けられている。また、各フローティングゲート51は、図5に示すように、WL方向において、第2素子分離部19の第1絶縁体25の縁部を覆うように形成されている。つまり、各アクティブ領域20を挟むように配置されたWL方向両側の第1絶縁体25(行選択トランジスタ領域22に最も近いアクティブ領域20は、第1絶縁体25と第2絶縁体31とで挟まれている)は、その上面の第1トレンチ24の側面の第1部分26(第2トレンチ30の側面の第1部分32)近傍の部分がフローティングゲート51によって覆われている。
n型ソース領域48は、サイドウォール54の直下から広がるn型ソース低濃度領域55内にそれぞれ形成されており、こうして、LDD(Lightly Doped Drain)構造が形成されている。
たとえば、複数のn型トンネル拡散領域49は、フローティングゲート51のビットセレクトトランジスタ47に近い側の端部に対向する第1領域56と、フローティングゲート51のビットセレクトトランジスタ47に遠い側の端部に対向する第2領域57とを含んでいてもよい。第1領域56はn型トンネル低濃度領域64(後述)に重なるように形成され、第2領域57はn型ソース領域48およびn型ソース低濃度領域55に重なるように形成されていてもよい。
第1セレクトゲート60は、各ビットセレクトトランジスタ47に1つずつ設けられている。一方、第2セレクトゲート61は、図4に示すように、WL方向に延びるライン状に形成され、複数のアクティブ領域20に跨っており、複数の第1セレクトゲート60を一括して覆っている。つまり、第2セレクトゲート61は、複数の不揮発性メモリセル17の共通の電極となっている。
図6に示すように、第1セレクトゲート60および第2セレクトゲート61の積層構造の側面を覆うサイドウォール63のうち、メモリセルトランジスタ46のゲート51,52の積層構造に対向する部分は、メモリセルトランジスタ46のゲート51,52の積層構造のサイドウォール54と一体化されていてもよい。これにより、メモリセルトランジスタ46とビットセレクトトランジスタ47との間には、サイドウォール54,63からなる、上面に選択的に凹部を有する絶縁体が設けられていてもよい。
n型トンネル低濃度領域64は、n型トンネル拡散領域49よりも低濃度に形成され、かつ、n型トンネル拡散領域49よりも深く不純物イオンを注入して形成した領域であってもよい。その深さは、n型ソース低濃度領域55と同じ(たとえば、0.1μm~0.3μm)であってもよい。このn型トンネル低濃度領域64とn型トンネル拡散領域49(第1領域56)によって、LDD構造が形成されている。このLDD構造において、n型トンネル低濃度領域64は、フローティングゲート51および第1セレクトゲート60の両方に対して自己整合的に形成されている。また、たとえば、n型トンネル拡散領域49の濃度は1×1017cm-3~1×1019cm-3であり、n型トンネル低濃度領域64の濃度は1×1017cm-3~2×1018cm-3であってもよい。
半導体基板11とフローティングゲート51および第1セレクトゲート60との間には、たとえば酸化シリコンからなるゲート絶縁膜66が介在されている。
この薄膜部は、n型トンネル拡散領域49とフローティングゲート51との間で、FN(ファウラー・ノルドハイム)トンネリングによって電子を通過させるためのトンネルウィンドウ67である。トンネルウィンドウ67の厚さは、トンネルウィンドウ67の周囲のゲート絶縁膜66(フローティングゲート51で覆われた部分68)の厚さが260Å~390Åであるのに対して、たとえば、65Å~95Åであってもよい。
また、フローティングゲート51とコントロールゲート52との間、ならびに第1セレクトゲート60と第2セレクトゲート61との間は、絶縁膜71,72によって絶縁されている。絶縁膜71,72は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだONO(酸化膜-窒化膜-酸化膜)構造の膜からなっていてもよい。絶縁膜71,72の厚さは、たとえば、160Å~240Åであってもよい。
ダミーセル73は、第1ダミー構造74と、第2ダミー構造75とを含んでいてもよい。
第1ダミー電極76の厚さは、フローティングゲート51と同じ厚さ(たとえば、1200Å~1800Å)であり、第2ダミー電極77の厚さは、コントロールゲート52と同じ厚さ(たとえば、900Å~1300Å)であってもよい。
また、図7に示すように、BL方向における第1ダミー電極76および第2ダミー電極77の両側面は、互いに面一に形成されている。これにより、第1ダミー電極76および第2ダミー電極77の積層構造は、段差のない平面状の側面を有していて、第2ダミー電極77が第1ダミー電極76からはみ出していない。すなわち、これら2つの電極76,77が半導体基板11の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、第1ダミー構造74の微細化を図ることができる。
第2ダミー構造75は、図7に示すように、第3ダミー電極80と、第3ダミー電極80に積層された第4ダミー電極81とを含む。
第4ダミー電極81は、図4に示すように、WL方向に延びるライン状の第2セレクトゲート61の延長部で構成されている。つまり、第4ダミー電極81は、第2セレクトゲート61と一体的に形成された電極であってもよい。
図7に示すように、第3ダミー電極80および第4ダミー電極81の積層構造の側面を覆うサイドウォール83のうち、第1ダミー構造74の電極76,77の積層構造に対向する部分は、第1ダミー構造74の電極76,77の積層構造のサイドウォール79と一体化されていてもよい。これにより、第1ダミー構造74と第2ダミー構造75との間には、サイドウォール79,83からなる、上面に選択的に凹部を有する絶縁体が設けられていてもよい。
ゲート絶縁膜66には、第1ダミー電極76の直下において、その周囲のゲート絶縁膜66よりも薄く形成された薄膜部84が形成されていてもよい。
薄膜部84の厚さは、薄膜部84の周囲のゲート絶縁膜66(第1ダミー電極76で覆われた部分85)の厚さが260Å~390Åであるのに対して、たとえば、65Å~95Åであってもよい。
また、第1ダミー電極76と第2ダミー電極77との間、ならびに第3ダミー電極80と第4ダミー電極81との間は、絶縁膜88,89によって絶縁されている。絶縁膜88,89は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだONO(酸化膜-窒化膜-酸化膜)構造の膜からなっていてもよい。絶縁膜88,89の厚さは、たとえば、160Å~240Åであってもよい。この絶縁膜88,89は、前述の絶縁膜71,72と同一工程で形成されてもよい。
なお、ダミーセル73は、前述のように、半導体素子としての機能を有さない第1ダミー構造74および第2ダミー構造75のみが配置されたセルであってもよいが、たとえば、不揮発性メモリセル17のアレイを構成しないが、半導体素子としての機能を有するトランジスタ等が配置されていてもよい。
バイトセレクトトランジスタ18は、n型ソース領域90と、n型ドレイン領域91と、n型ソース領域90とn型ドレイン領域91との間の半導体基板11のp型部分の一部からなるチャネル領域92に対向するように配置された第1バイトセレクトトランジスタゲート93と、第1バイトセレクトトランジスタゲート93に積層された第2バイトセレクトトランジスタゲート94とを含む。
n型ドレイン領域91の表面部には、n型ドレインコンタクト領域96が形成されている。n型ドレインコンタクト領域96は、n型ドレイン領域91よりも高濃度に形成されており、たとえば、1×1017cm-3~1×1020cm-3の不純物濃度を有していてもよい。
また、図8に示すように、第1バイトセレクトトランジスタゲート93および第2バイトセレクトトランジスタゲート94の両側面は、互いに面一に形成されている。これにより、第1バイトセレクトトランジスタゲート93および第2バイトセレクトトランジスタゲート94の積層構造は、段差のない平面状の側面を有していて、第2バイトセレクトトランジスタゲート94が第1バイトセレクトトランジスタゲート93からはみ出していない。すなわち、これら2つのゲート93,94が半導体基板11の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、バイトセレクトトランジスタ18の微細化を図ることができる。
また、第1バイトセレクトトランジスタゲート93と第2バイトセレクトトランジスタゲート94との間は、絶縁膜99によって絶縁されている。絶縁膜99は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだONO(酸化膜-窒化膜-酸化膜)構造の膜からなっていてもよい。絶縁膜99の厚さは、たとえば、160Å~240Åであってもよい。この絶縁膜99は、前述の絶縁膜71,72と同一工程で形成されてもよい。
層間絶縁膜101上には、アルミニウム等の導電材からなる電極パターンが形成されている。電極パターンは、不揮発性メモリセル17用のソース電極102およびドレイン電極103、ならびにバイトセレクトトランジスタ18用のソース電極104およびドレイン電極105を含んでいてもよい。この電極パターンを被覆するように、窒化シリコン等の絶縁物からなる表面保護膜106が形成されている。
図9に示すように、半導体チップ2は、マトリクス状に配列された不揮発性メモリセル17を有し、ワードラインWLとビットラインBLとによって不揮発性メモリセル17ごとに書き込みおよび読み出しがなされる。各不揮発性メモリセル17では、メモリセルトランジスタ46とビットセレクトトランジスタ47とが直列に接続され、図9の横方向に並ぶ不揮発性メモリセル17のセレクトトランジスタ47のゲ一トを連結してワードラインWL(第2セレクトゲート61)とし、図9の縦方向に並ぶ不揮発性メモリセル17のドレイン(ドレイン電極103)を連結してビットラインBLとし、メモリセルトランジスタ46のソース(ソース電極102)を束ねてASG(Array Source Ground)とされている。
そして、この半導体チップ2では、半導体基板11の第1領域13と第2領域14とが、複数の第1素子分離部12によって電気的に分離されている。複数の第1素子分離部12のうち第1領域13に最も近い第1素子分離部12(第1部分15)に対して第2領域14側には、ダミー領域23が形成されている。ダミー領域23が設けられていることによって、第1素子分離部12の第1部分15は、第2素子分離部19と均等な幅を有している。これにより、第2領域14に近い側の不揮発性メモリセル17の閾値電圧の低下を抑制することができるので、複数の不揮発性メモリセル17間での閾値電圧のばらつきを低減することができる。
図13において、実施例は、前述のようにダミー領域23が設けられた不揮発性メモリセル17である。一方、参考例は、ダミー領域23を設けず、図5の第1素子分離部12の第1部分15および第2部分16を一体化させた幅広の1つの素子分離部によって第1領域13と第2領域14とが素子分離された形態である。また、実施例および参考例において、bitアドレス1および38は、それぞれ、前述のバイトセレクトトランジスタ18に隣接するセルである。また、図13において、“Erase時Vth”は、不揮発性メモリセル17の消去動作を行った後、読み出しする際に、n型ソース領域48-n型トンネル拡散領域49間に反転層ができるときの閾値電圧を示している。
図14は、半導体チップ2(半導体メモリ回路装置)の回路の一例を示す図である。
半導体メモリ回路装置100は、大きくはメモリ回路部MEMORY、論理回路LOGIC、オシレータ回路OSC、バッファ回路BUFF、チャージポンプ回路CPを備えている。
論理回路LOGICは、カウンタ回路COUNTERおよびイネーブル信号生成回路OENを備えている。論理回路LOGICから列デコーダCD、行デコーダRDにそれぞれ書き込み情報が印加されるが説明の便宜上これらの情報伝達経路は割愛している。
オシレータ回路OSCは、トランジスタQ1,Q2、抵抗R1、ダイオードD1,D2で構成されているバンドギャップ型基準電圧回路を備えている。こうしたトランジスタ、抵抗、ダイオード、および増幅手段は温度依存性を補償できるバンドギャップ型基準電圧回路として当業者には良く知られている。増幅手段AMPによって、トランジスタQ1,Q2のゲートが所定の電圧に保持される。増幅手段AMPには入力インピーダンスが極めて大きく、かつ増幅度の極めて大きなオペアンプを採用する。
トランジスタQ4,Q5は1段目のインバータを構成している。1段目のインバータは後段のインバータと共にリングオシレータの一部を構成している。トランジスタQ5の負荷がトランジスタQ4であり、トランジスタQ4は定電流源CCで生成された定電流をトランジスタQ5に供給する。
トランジスタQ6,Q7は、2段目のインバータを構成している。2段目のインバータも前段および後段のインバータと共にリングオシレータの一部を構成している。トランジスタQ7の負荷がトランジスタQ6であり、トランジスタQ6は定電流源CCで生成された定電流をトランジスタQ7に供給する。
トランジスタQ9のゲートは、2段目のインバータの出力であるトランジスタQ7のドレインに接続されている。トランジスタQ9のドレインと接地電位GNDとの間には、キャパシタC3が接続されている。キャパシタC3によって3段目のインバータの遅延時間が調整され、前段の2段目および1段目のインバータの遅延時間と共にリングオシレータの発振周波数が設定されている。
良く知られたことではあるが、インバータでリングオシレータを構成するには、奇数段のインバータを用意し、最終段のインバータの出力を初段のインバータの入力側に帰還することで得られる。この実施形態では、リングオシレータを3段のインバータで構成したが、5段、7段等で構成してもよい。なお、遅延時間を調整するために用意したキャパシタC1,C2およびC3は所定の発振周波数に調整するために用意したものであるので不可欠な回路要素ではない。なお、1段目~3段目のインバータの負荷として定電流源を採用したが、これに限定されない。たとえば、良く知られたCMOSインバータやMOSトランジスタを用いた能動負荷や抵抗を用いた受動負荷としてもよい。
オシレータ回路OSCから出力されるクロック信号CLKは、インバータINV11を介して2つの回路部に印加される。1つはカウンタ回路COUNTERであり、もう1つはバッファ回路BUFFである。
また、フリップフロップFF1のQ出力は、後段のフリップフロップFF2の入力端子に印加される。フリップフロップFF2のQ出力は、インバータINV2を介してフリップフロップFF2のD入力端子に印加される。またフリップフロップFF2のQ出力は、後段のフリップフロップFF3の入力端子に印加される。フリップフロップFF3のQ出力は、インバータINV3を介してフリップフロップFF3のD入力端子に印加される。
フリップフロップFF3のQ出力は、第1カウンタ出力COU1として取り出されセレクタSEの一方の入力端子に印加される。フリップフロップFFnのQ出力は、第2カウンタ出力COU2として取り出されセレクタSEの他方の入力端子に印加される。第1カウンタ出力COU1の時間は、たとえば3.5msに、第2カウンタ出力COU2の時間は、たとえば5.0msにそれぞれ設定されている。これらのカウント時間はメモリ回路部MEMORYへの情報書き込み時間として利用される。
イネーブル信号生成回路OENは、イネーブル信号ENOを元にしてオシレータイネーブル信号ENO1およびバッファ回路イネーブル信号ENO2を生成する。イネーブル信号ENO、オシレータイネーブル信号ENO1、およびバッファ回路イネーブル信号ENO2は、第1カウンタ出力COU1および第2カウンタ出力COU2に同期している。オシレータイネーブル信号ENO1は、たとえばpチャネル型MOSトランジスタQ1,Q2,Q3,Q4,Q6およびQ8の共通ゲートをプルアップまたはプルダウン、すなわち、これらトランジスタ共通ゲートをローレベルおよびハイレベル(電源Vcc)のいずれか一方に固定するように用いる。
セレクタSEのセレクタ出力SEOは、3.5msまたは5.0msのいずれか一方に選択されたものとなるが、どちらが選択されるかはセレクタSEに印加される選択信号SESによって決定される。選択信号SESはラッチ回路LATCHの出力に基づき決定される。
バッファ回路BUFFは、論理積回路AND、インバータINV12、インバータINV13で構成されている。論理積回路ANDは、セレクタSEで選択された第1カウンタ出力COU1または第2カウンタ出力COU2に合った期間にクロック信号CLKをチャージポンプ回路CPに供給する第1の役割とチャージポンプCPを適切に動かす信号を生成するための第2の役割を有している。論理積回路ANDは第1の役割を、インバータINV12,13は第2の役割をそれぞれ有している。
比較的高い電圧を生成させるためにチャージポンプ回路CPは、トランジスタQ10,Q11,Q12およびQ13等が縦続接続されており、これらの縦続接続点とパルス信号線CPL1,CPL2との間にキャパシタC4,C5,C6およびC7等が結合されている。キャパシタC4~C7の大きさはそれぞれ数pF程度である。
トリミングパラメータ領域TPAには、セレクタSEで第1カウンタ出力COU1および第2カウンタ出力COU2のいずれか一方を選択するためのトリミング情報が格納されている。トリミング情報は、たとえば「データ0」および「データ1」であり、それぞれ第1カウンタ出力COU1および第2カウンタ出力COU2を選択する。トリミングパラメータ領域TPAへのアクセスは、論理回路LOGICからトリミングパラメータ領域TPA用の行デコーダRDおよび列デコーダCDを介して実行される。
図15Aは、メモリ回路部MEMORYへの情報の書き込みを第1書込時間TW1(5ms)に設定したときの図14の主なノードの信号波形を示す。以下、図14を参照して図15Aを説明する。
図15B(a)は、オシレータイネーブル信号ENO1を模式的に示す。オシレータイネーブル信号ENO1がハイレベルHの区間にオシレータ回路OSCがイネーブル状態すなわちオン状態に置かれる。オシレータイネーブル信号ENO1がハイレベルHの区間にメモリ回路部MEMORYへの書き込みが実行される。オシレータイネーブル信号ENO1の時間は、図14に示したフリップフロップFF3のQ出力から取り出される第2カウンタ出力COU2の時間とほぼ同じである。
しかしながら、書き込み時間が5msを超えるとユーザー側に書き込み時の時間が長いという印象を与えてしまい半導体メモリ回路装置の製造、販売の競争力に影響を与えることが分かった。本来、書き込み時間が長いほどメモリセルの情報「0」と「1」での閾値電圧幅を大きくとれ、両者間での閾値電圧のマージンが広がるので好ましい。しかしながら、前に述べたように高書換回数と高速書換えの間にはトレードオフの関係があり、高書換回数を優先させるために書き込み(書き換え)時間を5msを超えて設定すると、高速書き換えが実現できなくなるので書き込み時間の最大値は5msであることが経験則で分かった。
図16は、図14に示した半導体メモリ回路装置100に、図15A、図15Bにそれぞれ示した第1書込時間TW1および第2書込時間TW2で情報の書き込みを実行する際の1つの処理、駆動フローを示す。以下、図14、図15A、および図15Bを参照して図16について説明する。
第2書込方式Y2(TW2)は、図15Bに示した第2書込時間TW2=3.5msで書き込みを実行する。第2書込方式Y2(TW2)は、書き込み時間を優先させる、いわゆる高速書換えを実現させる書き込み方式である。
ステップS200は、オペコード入力を実行する。オペコード入力ではたとえば、2ビットのたとえば「01」が入力される。
ステップS400は、データ出力である、データ出力では、ステップS300で指定されたアドレスからデータを出力する。
ステップS500は、ストップコンディションである。ストップコンディションは、ステップS100~S400までの一連のインストラクションが終わったことを告げるとともに、次のスタートビットが判別されるステップである。
第1書込方式Y1では、ステップS600の「書き込み開始」に至るまでの間ステップS100、ステップS200、ステップS300、ステップS400、およびステップ500がこの順で実行される。
ステップ220は、「トリミングデータ読み出し」を実行する。「トリミングデータ読み出し」とはトリミングパラメータ領域TPAに格納されたトリミング情報を読み出し、その情報をセンスアンプSAに取り込むことである。トリミング情報は第2書込時間TW2を指定するための情報である。
ステップ560は、ラッチ回路LATCHに記憶された情報に基づきセレクタSEが第1カウンタ出力COU1を第2カウンタ出力COU2に切り換えて出力する。
たとえば、半導体チップ2の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体チップ2において、p型の部分がn型であり、n型の部分がp型であってもよい。
2 半導体チップ
5 モールド樹脂
11 半導体基板
12 第1素子分離部
13 第1領域
14 第2領域
15 第1部分
16 第2部分
17 不揮発性メモリセル
18 バイトセレクトトランジスタ
19 第2素子分離部
20 アクティブ領域
21 ユニット
22 行選択トランジスタ領域
23 ダミー領域
24 第1トレンチ
25 第1絶縁体
26 第1部分
27 第2部分
28 第3部分
30 第2トレンチ
31 第2絶縁体
32 第1部分
33 第2部分
34 第3部分
36 第3トレンチ
37 第3絶縁体
38 第1部分
39 第2部分
40 第3部分
45 第4素子分離部
46 メモリセルトランジスタ
47 ビットセレクトトランジスタ
48 n型ソース領域
49 n型トンネル拡散領域
50 チャネル領域
51 フローティングゲート
52 コントロールゲート
58 n型ドレイン領域
59 チャネル領域
60 第1セレクトゲート
61 第2セレクトゲート
66 ゲート絶縁膜
67 トンネルウィンドウ
100 半導体メモリ回路装置
Claims (15)
- 不揮発性メモリセル用の第1領域と、前記第1領域の外側に形成され、前記不揮発性メモリセルとは異なる半導体素子が配置された第2領域とを含む半導体基板と、
前記第1領域と前記第2領域とを電気的に分離する複数の第1素子分離部と、
前記第1領域に形成され、前記第1領域を複数のアクティブ領域に区画する第2素子分離部と、
前記複数の第1素子分離部のうち前記第1領域に最も近い第1素子分離部である第1部分に隣接して配置されたダミー領域とを含み、
前記第1素子分離部の前記第1部分は、前記第2素子分離部と均等な幅を有し、
前記不揮発性メモリセルは、
第1導電型の前記半導体基板の前記アクティブ領域に間隔を空けて形成された第2導電型のソース領域および第2導電型のドレイン領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域との間において前記ゲート絶縁膜上に選択的に形成されたフローティングゲートと、
前記フローティングゲート上に形成されたコントロールゲートとを含み、
前記第2素子分離部は、前記半導体基板に形成されたトレンチと、前記トレンチに埋め込まれた絶縁体とを含み、
前記コントロールゲートは、前記第2素子分離部を覆うように前記複数のアクティブ領域に跨って形成されており、
前記コントロールゲートの一部が、前記トレンチ内の前記絶縁体の表面部に選択的に埋め込まれている、半導体装置。 - 前記複数の第1素子分離部は、前記第1部分に対して前記第2領域に近い側に配置され、前記第2素子分離部よりも広い幅を有する第2部分をさらに含む、請求項1に記載の半導体装置。
- 前記ダミー領域は、前記第1素子分離部の前記第1部分と前記第2部分とに挟まれた領域で形成されている、請求項2に記載の半導体装置。
- 前記第1素子分離部の前記第2部分は、前記第1素子分離部の前記第1部分よりも深く形成されている、請求項2または3に記載の半導体装置。
- 前記第1素子分離部の前記第1部分の幅は、前記第2素子分離部の幅の±20%以内である、請求項1~4のいずれか一項に記載の半導体装置。
- 前記第2素子分離部の幅が、0.32μm~0.52μmであり、
前記第1素子分離部の前記第1部分の幅が、0.32μm~0.52μmである、請求項5に記載の半導体装置。 - 前記不揮発性メモリセルは、
前記ソース領域と前記ドレイン領域との間において前記ゲート絶縁膜上に選択的に形成されたセレクトゲートと、
前記半導体基板において前記フローティングゲートに対向するように形成された第2導電型の不純物領域と、
前記ゲート絶縁膜において前記フローティングゲートと前記不純物領域との間の部分に形成され、その周囲の前記ゲート絶縁膜よりも薄く形成されたトンネルウィンドウとをさらに含む、請求項1~6のいずれか一項に記載の半導体装置。 - 前記ダミー領域は、前記半導体基板の表面部に第1導電型の部分を有している、請求項7に記載の半導体装置。
- 前記半導体素子は、前記コントロールゲートに供給する電圧を制御するトランジスタを含む、請求項1~8のいずれか一項に記載の半導体装置。
- 前記トレンチの側面は、前記半導体基板の表面に連続し、前記半導体基板の表面に対して角度θ1で傾斜する第1部分と、前記トレンチの第1部分から前記トレンチの底部に向かって延び、前記半導体基板の表面に対して前記角度θ1よりも大きな角度θ2で傾斜する第2部分とを含む、請求項1~9のいずれか一項に記載の半導体装置。
- 前記トレンチの側面は、前記トレンチの底面に連続し、前記半導体基板の表面に対して前記角度θ2よりも小さな角度θ3で傾斜する第3部分を含む、請求項10に記載の半導体装置。
- 前記第2素子分離部は、STI(Shallow Trench Isolation)構造を含む、請求項1~11のいずれか一項に記載の半導体装置。
- 前記複数のアクティブ領域で構成されている1ユニットのアクティブ領域と、当該1ユニットのアクティブ領域に隣り合う1ユニットの複数のアクティブ領域との間に形成され、前記第2素子分離部と均等な幅を有する第4素子分離部をさらに含む、請求項1~12のいずれか一項に記載の半導体装置。
- 前記半導体基板上に形成された層間絶縁膜を含み、
前記第1領域、前記第2領域および前記ダミー領域が前記層間絶縁膜により一括して被覆されている、請求項1~13のいずれか一項に記載の半導体装置。 - 請求項1~14のいずれか一項に記載の半導体装置と、
前記半導体装置を封止するモールド樹脂とを含む、半導体パッケージ。
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