TWI796578B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI796578B
TWI796578B TW109122653A TW109122653A TWI796578B TW I796578 B TWI796578 B TW I796578B TW 109122653 A TW109122653 A TW 109122653A TW 109122653 A TW109122653 A TW 109122653A TW I796578 B TWI796578 B TW I796578B
Authority
TW
Taiwan
Prior art keywords
sacrificial layer
layer
semiconductor structure
main body
distance
Prior art date
Application number
TW109122653A
Other languages
English (en)
Other versions
TW202203308A (zh
Inventor
任楷
劉祥伯
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW109122653A priority Critical patent/TWI796578B/zh
Priority to US17/365,203 priority patent/US12020945B2/en
Publication of TW202203308A publication Critical patent/TW202203308A/zh
Application granted granted Critical
Publication of TWI796578B publication Critical patent/TWI796578B/zh
Priority to US18/671,641 priority patent/US20240312791A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

在此提供一種半導體結構及其製造方法。此方法包括形成依序形成絕緣層及圖案化罩幕層於基板上。圖案化罩幕層具有開口，開口包括主體部以及位於主體部兩端的兩個延伸部。此方法包括依序形成第一犧牲層、第二犧牲層及第三犧牲層於絕緣層上。第一犧牲層填入於開口的延伸部中，且在開口的主體部中定義出凹口。第二犧牲層形成於第一犧牲層所定義出的凹口中。第三犧牲層形成在位於延伸部中的第一犧牲層上。

Description

半導體結構及其製造方法
本發明係有關於一種半導體結構，且特別係有關於一種使用自對準雙重圖案化製程的半導體結構之製造方法。
隨著對微型化的需求日益增加，如何提高半導體元件的密度成為重要的課題。在半導體裝置的製程中，為了增加半導體元件的密度，可使用間隔物圖案化製程以及自對準雙重圖案化(self-aligned double patterning, SADP)製程，以降低半導體元件的臨界尺寸。
在習知的SADP製程中，通常包括以下步驟：使用第一光罩形成由心軸(mandrel)構成的第一圖案；順應性地形成間隔物材料覆蓋心軸；移除心軸頂部的間隔物材料及心軸，以留下由間隔物材料所構成的第二圖案；以第二圖案為罩幕蝕刻下方的膜層；使用第二光罩進行端切(end cut)步驟，以將多個環狀的第二圖案切割成多條平行線。
然而，在習知的SADP製程中，至少需要使用兩道光罩，導致生產成本較高。再者，若第二光罩與第二圖案的對準發生偏差，則環狀的第二圖案的一端可能未被切除。如此一來，將無法形成預定數量的平行線，而降低產品的良率及可靠度。此外，為了使第二光罩與第二圖案良好地對準，一般會提高製程的複雜度。
因此，在本技術領域中，對於具有高良率及高可靠度的半導體裝置及其製造方法仍有所需求。
本發明實施例提供一種半導體結構之製造方法，能夠改善半導體結構的良率及可靠度，而不會明顯增加製程的複雜度及生產成本。
本發明之一實施例揭示一種半導體結構的製造方法，包括形成絕緣層於基板上，以及形成圖案化罩幕層於絕緣層上。圖案化罩幕層具有開口，且開口包括主體部以及分別位於主體部的兩端的兩個延伸部。各延伸部具有第一寬度，且主體部具有大於第一寬度的第二寬度。此製造方法亦包括順應性地形成第一犧牲層於絕緣層及圖案化罩幕層上，形成第二犧牲層於第一犧牲層上，以及形成第三犧牲層於位於延伸部的第一犧牲層上。第一犧牲層填入於開口的延伸部中，且第一犧牲層在開口的主體部中定義出凹口。第一犧牲層與第二犧牲層由不同材料所形成，且第二犧牲層與第三犧牲層由不同材料所形成。
本發明之另一實施例揭示一種半導體結構，包括基板、形成於基板上的絕緣層，及平行排列地形成於絕緣層中的多對線狀結構。每對線狀結構包括第一線狀結構及第二線狀結構，第一線狀結構的端部與第二線狀結構的端部具有第一間距，且第一線狀結構的中心部位與第二線狀結構的中心部位具有大於第一間距的第二間距。
在本發明實施例所提供的製造方法中，藉由改變開口的形狀，並且控制蝕刻犧牲層期間的負載效應，可形成多個平行的溝槽。由於能夠確保相鄰的溝槽不會彼此相連，因此，能夠大幅改善良率及可靠度。再者，在本發明實施例所提供之半導體結構的製造方法中，僅需要使用一道光罩。因此，能夠大幅降低生產成本及製程的複雜度。此外，如此的製造方法可輕易地整合至既有的製程中，而不需額外更換或修改生產設備。
為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。再者，本發明的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。
本發明提供一種半導體結構之製造方法，第1C圖、第2C圖、第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C、第9C圖及第10C圖為本發明一些實施例之半導體結構100在製程各個階段的上視示意圖。第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖分別是沿著第1C圖、第2C圖、第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C、第9C圖及第10C圖中的剖線I-I’所繪製。第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖及第10B圖分別是沿著第1C圖、第2C圖、第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C、第9C圖及第10C圖中的剖線II-II’所繪製。
請同時參照第1A圖、第1B圖及第1C圖，形成絕緣層104於基板102上，且形成圖案化罩幕層112於絕緣層104上。圖案化罩幕層112具有多個開口115。每一個開口115包括一個主體部115a以及分別位於主體部115a兩端的兩個延伸部115b。在第1C圖中，主體部115a的形狀近似矩形或六邊形，且兩個延伸部115b分別位沿著主體部115a的長軸方向朝外延伸。延伸部115b具有近似矩形的形狀，且延伸部115b的長軸方向與主體部115a的長軸方向相同。在主體部115a的短軸方向上，主體部115a的寬度大於延伸部115b的寬度。
基板102的材料可包括矽、砷化鎵、氮化鎵、矽化鍺、絕緣層上覆矽(SOI)、其他合適的材料或上述材料之組合。在本實施例中，基板102為矽基板。在一些實施例中，亦可在基板102中形成其他的結構，例如，隔離結構、p型佈植區或n型佈植區(未繪示)。絕緣層104的材料可包括多晶矽、氧化物、氮化物、氮氧化物、碳系材料(例如，類鑽碳膜)、其他合適的絕緣材料或上述之組合。在本實施例中，絕緣層104為氮化矽。
可藉由習知的方法形成圖案化罩幕層112。例如，形成罩幕層於絕緣層104上，接著使用光罩(未繪示)進行圖案化製程，以形成圖案化罩幕層112。圖案化罩幕層112的材料可包括多晶矽、氧化物、氮化物、氮氧化物、碳系材料(例如，類鑽碳膜)、光阻、其他合適的罩幕材料或上述之組合。在本實施例中，圖案化罩幕層112為多晶矽。在一實施例中，絕緣層104與圖案化罩幕層112由不同材料所形成。
請同時參照第2A圖、第2B圖及第2C圖，順應性地形成第一犧牲層114於絕緣層104及圖案化罩幕層112上，並填入開口115中。由於主體部115a的寬度大於延伸部115b的寬度。因此，在第一犧牲層114填滿開口115的主體部115a之前，第一犧牲層114已填滿開口115的延伸部115b。接著，形成第二犧牲層116於第一犧牲層114上，使第二犧牲層116填滿由第一犧牲層114在主體部115a中所定義出的凹口。
第一犧牲層114的材料可包括多晶矽、氧化物、氮化物、氮氧化物或上述之組合。在本實施例中，第一犧牲層114為氧化矽。第二犧牲層116的材料可包括多晶矽、氧化物、氮化物、氮氧化物、碳系材料(例如，類鑽碳膜)、光阻或上述之組合。在本實施例中，第二犧牲層116的材料為多晶矽。可藉由合適的沉積製程各自獨立地形成第一犧牲層114及第二犧牲層116，例如，化學氣相沉積製程、原子層沈積製程或上述製程之組合。
請同時參照第3A圖、第3B圖及第3C圖，對第二犧牲層116進行第一回蝕刻製程，以移除位於延伸部115b的第二犧牲層116，且保留位於主體部115a的第二犧牲層116的一部分。在第一回蝕刻製程之後，位於主體部115a的第一犧牲層114的一部分受到第二犧牲層116的覆蓋，且位於延伸部115b的第一犧牲層114並未受到該第二犧牲層116的覆蓋。
第一回蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。在本實施例中，第一回蝕刻製程為乾式蝕刻製程。再者，為了選擇性地移除第二犧牲層116且保留第一犧牲層114，可提高第一回蝕刻製程的蝕刻選擇性。第一犧牲層114與第二犧牲層116由不同材料所形成。在一些實施例中，在第一回蝕刻製程中，第二犧牲層116的蝕刻速率R2a相對於第一犧牲層114的蝕刻速率R1a的比率R2a/R1a為5-20。
請同時參照第4A圖、第4B圖及第4C圖，在第一回蝕刻製程之後，對第一犧牲層114進行第二回蝕刻製程，以移除部分的第一犧牲層114。第二回蝕刻製程可包括非等向性蝕刻製程。在本實施例中，第二回蝕刻製程為乾式蝕刻製程。再者，為了選擇性地移除第一犧牲層114且保留圖案化罩幕層112及第二犧牲層116，可提高第二回蝕刻製程的蝕刻選擇性。第一犧牲層114與圖案化罩幕層112由不同材料所形成。在一些實施例中，在第二回蝕刻製程中，第一犧牲層114的蝕刻速率R2b相對於圖案化罩幕層112的蝕刻速率R1b的比率R2b/R1b為5-20，且第一犧牲層114的蝕刻速率R2b相對於第二犧牲層116的蝕刻速率R3b的比率R2b/R3b為5-20。
在第二回蝕刻製程之後，在延伸部115b中，第一犧牲層114的頂表面與圖案化罩幕層112的頂表面具有第一距離D1，在主體部115a中，第一犧牲層114的頂表面與圖案化罩幕層112的頂表面具有第二距離D2。由於負載效應的影響，第一距離D1大於第二距離D2，此部分將於下文中詳述。
請同時參照第5A圖、第5B圖及第5C圖，在第二回蝕刻製程之後，形成第三犧牲層118於圖案化罩幕層112、第一犧牲層114及第二犧牲層116上。第三犧牲層118的材料可包括多晶矽、氧化物、氮化物、氮氧化物、碳系材料(例如，類鑽碳膜)、光阻或上述之組合。在本實施例中，第三犧牲層118的材料為氮化矽。可藉由合適的沉積製程形成第三犧牲層118，例如，化學氣相沉積製程、原子層沈積製程或上述製程之組合。
請同時參照第6A圖、第6B圖及第6C圖，對第三犧牲層118進行第三回蝕刻製程，以移除位於主體部115a的第三犧牲層118的一部分，且保留位於延伸部115b的第三犧牲層118。在第三回蝕刻製程之後，露出位於主體部115a的第二犧牲層116。
第三回蝕刻製程可包括等向性蝕刻製程。在本實施例中，第三回蝕刻製程為濕式蝕刻製程。再者，為了選擇性地移除第三犧牲層118且保留第一犧牲層114及第二犧牲層116，可提高第三回蝕刻製程的蝕刻選擇性。第一犧牲層114與第三犧牲層118由不同材料所形成，且第二犧牲層116與第三犧牲層118由不同材料所形成。在一些實施例中，在第三回蝕刻製程中，第三犧牲層118的蝕刻速率R3c相對於第一犧牲層114的蝕刻速率R1c的比率R3c/R1c為5-20。
由於第一距離D1大於第二距離D2，因此，位於延伸部115b的第三犧牲層118的厚度大於位於主體部115a的第三犧牲層118的厚度。在第三回蝕刻製程之後，位於延伸部115b的第一犧牲層114受到第三犧牲層118的覆蓋，且位於主體部115a的第一犧牲層114的一部分並未受到第三犧牲層118的覆蓋，如第6A圖及6B圖所繪示。更詳言之，請參照第6C圖，由於第三犧牲層118的厚度是從延伸部115b往主體部115a逐漸遞減，因此，第三犧牲層118也是從延伸部115b往主體部115a延伸。在第三回蝕刻製程之後，第三犧牲層118形成如第6C圖所繪示的圖案。
請同時參照第7A圖、第7B圖及第7C圖，藉由使用第三犧牲層118與第二犧牲層116作為罩幕進行第一蝕刻製程，以移除位於主體部115a中且並未受到第二犧牲層116所覆蓋的第一犧牲層114的部分。亦即，將第三犧牲層118與第二犧牲層116的圖案轉移到第一犧牲層114。在第一蝕刻製程之後，暴露出位於主體部115a的絕緣層104的一部分，如第7C圖所繪示。
第一蝕刻製程可包括非等向性蝕刻製程。在本實施例中，第一蝕刻製程為乾式蝕刻製程。再者，為了選擇性地移除第一犧牲層114且保留圖案化罩幕層112、第二犧牲層116及第三犧牲層118，可提高第一蝕刻製程的蝕刻選擇性。在一些實施例中，在第一蝕刻製程中，第一犧牲層114的蝕刻速率R2d相對於圖案化罩幕層112的蝕刻速率R1d的比率R2d/R1d為5-20，且第一犧牲層114的蝕刻速率R2d相對於第二犧牲層116的蝕刻速率R3d的比率R2d/R3d為5-20，且第一犧牲層114的蝕刻速率R2d相對於第三犧牲層118的蝕刻速率R4d的比率R2d/R4d為5-20。
請同時參照第8A圖、第8B圖及第8C圖，藉由使用第一犧牲層114作為罩幕進行第二蝕刻製程，以移除位於延伸部115b中的第三犧牲層118，並且移除位於主體部115a中且並未受到第二犧牲層116覆蓋的絕緣層104的部分。在第二蝕刻製程之後，暴露出位於主體部115a的基板102的一部分，並且暴露出位於延伸部115b的第一犧牲層114。換言之，在第二蝕刻製程之後，第一溝槽125a與第二溝槽125b形成在位於主體部115a的絕緣層104的兩側，如第8C圖所繪示。
第二蝕刻製程可包括非等向性蝕刻製程。在本實施例中，第二蝕刻製程為乾式蝕刻製程。再者，為了選擇性地移除絕緣層104及第三犧牲層118且保留圖案化罩幕層112、第一犧牲層114及第二犧牲層116，可提高第二蝕刻製程的蝕刻選擇性。絕緣層104的材料不同於第二犧牲層116及圖案化罩幕層112的材料，且第三犧牲層118的材料不同於第二犧牲層116及圖案化罩幕層112的材料。舉例而言，在第二蝕刻製程中，絕緣層104的蝕刻速率可與第三犧牲層118的蝕刻速率相同或相近，且絕緣層104的蝕刻速率大於圖案化罩幕層112、第一犧牲層114及第二犧牲層116中任一者的蝕刻速率。
請同時參照第9A圖、第9B圖及第9C圖，進行第三蝕刻製程，以選擇性地移除第二犧牲層116及圖案化罩幕層112。第三蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。在本實施例中，第三蝕刻製程為乾式蝕刻製程。再者，為了維持第一溝槽125a與第二溝槽125b的形狀，在第三蝕刻製程中，第二犧牲層116的蝕刻速率可與圖案化罩幕層112的蝕刻速率相同或相近，且第二犧牲層116及圖案化罩幕層112的蝕刻速率遠大於絕緣層104的蝕刻速率。
請同時參照第10A圖、第10B圖及第10C圖，進行第四蝕刻製程，以選擇性地移除第一犧牲層114。第四蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。在本實施例中，第四蝕刻製程為乾式蝕刻製程。再者，為了維持第一溝槽125a與第二溝槽125b的形狀，在第四蝕刻製程中，第一犧牲層114的蝕刻速率遠大於絕緣層104的蝕刻速率。
接著，填入填充材料於第一溝槽125a與第二溝槽125b中，並且視需要進行平坦化製程(例如，化學機械研磨製程)，以形成線狀結構130。在一些實施例中，填充材料為導電材料(例如，金屬、合金或上述之組合)，且線狀結構130為導電線路。在另一些實施例中，填充材料為絕緣材料(例如，氧化物、氮化物或氮氧化物)，且線狀結構130為隔離結構。之後，可進行其他習知的製程，以完成半導體結構100。
在本實施例所提供之半導體結構100的製造方法中，藉由形成具有特定形狀的開口，並且控制蝕刻犧牲層期間的負載效應，能夠簡化自對準雙重圖案化製程。
更詳言之，請參照第1C圖，開口115包括主體部115a及延伸部115b。延伸部115b具有第一寬度W1，主體部115a具有第二寬度W2，且第二寬度W2大於第一寬度W1。因此，如第3C圖所示，當第一犧牲層114填滿延伸部115b時，主體部115a尚未被完全填滿，而會在主體部115a中留下一個面積較小的凹口(即，第二犧牲層116所填入的範圍)。亦即，第一犧牲層114會形成於主體部115a的周圍且環繞上述凹口。
請參照第4A圖及第4B圖，之後，位於延伸部115b的第一犧牲層114具有第一寬度W1，位於主體部115a的第一犧牲層114具有第三寬度W3，且第一寬度W1大於第三寬度W3。當進行第二回蝕刻製程時，由於負載效應的影響，位於延伸部115b的第一犧牲層114的蝕刻速率會大於位於主體部115a的第一犧牲層114的蝕刻速率。因此，位於延伸部115b的第一犧牲層114的蝕刻深度(亦即，第一距離D1)會大於位於主體部115a的第一犧牲層114的蝕刻深度(亦即，第二距離D2)。
此外，由於第三犧牲層118會形成如第6C圖所繪示的圖案，因此，即使不進行端切步驟，也可在絕緣層114中形成多條實質上平行且為線狀的溝槽125 (亦即，第一溝槽125a與第二溝槽125b)。
為了確保第一犧牲層114在主體部115a中形成用以填入第二犧牲層116的凹口(如第2B圖所示)，並且使溝槽125具有適當的寬度，以利於後續填入填充材料與裝置的微型化，可將第二寬度W2相對於第一寬度W1的比率W2/W1調整至特定的範圍。在一些實施例中，第二寬度W2相對於第一寬度W1的比率W2/W1為1.5-4.0。
若第一寬度W1相對於第三寬度W3的比率W1/W3較大，則可增加負載效應的影響。亦即，增加位於延伸部115b的第一犧牲層114的蝕刻速率與位於主體部115a的第一犧牲層114的蝕刻速率的差異。可將第一寬度W1相對於第三寬度W3的比率W1/W3調整至特定的範圍。在一些實施例中，第一寬度W1相對於第三寬度W3的比率W1/W3為1.2-2.0。
為了避免在第三回蝕刻製程中移除掉所有的第三犧牲層118，且確保第一犧牲層114的厚度足以在第二蝕刻製程中保護位於延伸部115b的絕緣層104，進而保證第一溝槽125a與第二溝槽125b彼此分離，可將第一距離D1相對於第二距離D2的比率D1/D2調整至特定的範圍。請參照第4A及第4B圖，在一些實施例中，第一距離D1相對於第二距離D2的比率D1/D2為1.1-4.0。在另一些實施例中，第一距離D1相對於第二距離D2的比率D1/D2為2.0-3.0。如此一來，第一溝槽125a與第二溝槽125b不會彼此連通，而可省去額外的端切步驟。
請同時參照第6A圖、第6B圖及第6C圖，在一些實施例中，提供一種用以製作半導體結構100的轉移結構100’。轉移結構100’包括形成於基板102上的絕緣層104、圖案化罩幕層112、第一犧牲層114、第二犧牲層116及第三犧牲層118。圖案化罩幕層112具有開口115。開口115包括主體部115a以及分別位於主體部115a的兩端的兩個延伸部115b。第一犧牲層114形成於絕緣層104上。第一犧牲層114在主體部115a中形成凹口。第一犧牲層114在主體部115a的最大高度大於第一犧牲層114在延伸部115b的最大高度。第二犧牲層116形成於第一犧牲層114所定義的凹口中。第三犧牲層118形成於位於延伸部115b的第一犧牲層114上，且位於主體部115a的第一犧牲層114的一部分並未受到第三犧牲層118所覆蓋。第一犧牲層114與第二犧牲層116由不同材料所形成。第二犧牲層116與第三犧牲層118由不同材料所形成。關於本實施例的轉移結構100’的其他詳細說明或製造方法已說明於前面的實施例中，因而不再進行贅述。
藉由本實施例的轉移結構100’，可於後續的第一蝕刻製程及第二蝕刻製程將第二犧牲層116的圖案轉移至絕緣層104，以形成如第8C圖所示的第一溝槽125a與第二溝槽125b。如此一來，不需要額外的端切步驟也可形成多個彼此平行排列的溝槽125。因此，能夠大幅降低生產成本及製程的複雜度。
請參照第10C圖，在一些實施例中，提供一種半導體結構100。於一實施例中，半導體結構100為動態隨機存取記憶體的位元線或其他導電線路。於一實施例中，半導體結構100為動態隨機存取記憶體的隔離結構。然而本發明不為此限。半導體結構100包括形成於絕緣層104中的多個溝槽125 (標記於第9C圖中)。溝槽125具有第三寬度W3 (標記於第4B圖中)。第三寬度W3由轉移結構100’中的圖案化罩幕層112與第二犧牲層116之間的間距所定義。半導體結構100包括形成於溝槽125中的線狀結構130。
線狀結構130實質上為平行排列。位於同一個開口115中的兩個線狀結構130構成一對線狀結構130。如第9C圖及第10C圖所示，在一個開口115中，線狀結構130的位置分別對應於第一溝槽125a與第二溝槽125b的位置。因此，對應於第一溝槽125a與第二溝槽125b的兩個線狀結構130可分別稱為第一線狀結構及第二線狀結構。在一個線狀結構130中，兩個端部往相同方向延伸。在同一側(例如，第10C圖的下側)中，相鄰兩個線狀結構130的兩個端部往相反的方向延伸。在同一對線狀結構130中，線狀結構130的端部具有第一間距S1，線狀結構130的中心部位具有大於第一間距S1的第二間距S2。在不同對線狀結構130中，線狀結構130的端部具有第三間距S3，線狀結構130的中心部位具有小於第三間距S3的第四間距S4。由於第三犧牲層118的厚度是從延伸部115b往主體部115a逐漸遞減，因此，在同一個線狀結構130中，兩個端部皆具有逐漸縮窄的寬度。
若線狀結構130為導電線路，為了避免線狀結構130之間短路，可將第一間距S1相對於第二間距S2的比率S1/S2為0.40-0.98調整至特定的範圍。請參照第10C圖，在一些實施例中，第一間距S1相對於第二間距S2的比率S1/S2為0.40-0.98。
可藉由控制第二回蝕刻製程及第三回蝕刻製程的負載效應，而調整第一間距S1。更詳言之，在一些實施例中，在第二回蝕刻製程中，位於延伸部115b的第一犧牲層114的蝕刻速率R1相對於位於主體部115a的第一犧牲層114的蝕刻速率R2的比率R1/R2為1.5-5.0。
除了第一寬度W1相對於第三寬度W3的比率W1/W3之外，也可藉由控制第二回蝕刻製程的蝕刻參數(例如，蝕刻氣體、蝕刻時間等)，以調整位於延伸部115b的第一犧牲層114的蝕刻速率R1與位於主體部115a的第一犧牲層114的蝕刻速率R2的差異。在第二回蝕刻製程中，若位於延伸部115b的第一犧牲層114的蝕刻速率R1與位於主體部115a的第一犧牲層114的蝕刻速率R2的差異增加，則第一間距S1會降低。
另一方面，在一些實施例中，在第三回蝕刻製程中，位於主體部115a的第三犧牲層118的蝕刻速率R3相對於位於延伸部115b的第三犧牲層118的蝕刻速率R4的比率R3/R4為1.5-2.0。除了第一寬度W1相對於第三寬度W3的比率W1/W3之外，也可藉由控制第三回蝕刻製程的蝕刻參數(例如，蝕刻溶液的成分、蝕刻溶液的濃度、蝕刻溶液的溫度、蝕刻時間等)，以調整位於主體部115a的第三犧牲層118的蝕刻速率R3與位於延伸部115b的第三犧牲層118的蝕刻速率R4的差異。在第三回蝕刻製程中，若位於主體部115a的第三犧牲層118的蝕刻速率R3與位於延伸部115b的第三犧牲層118的蝕刻速率R4的差異增加，則第一間距S1會增加。
在線狀結構130為導電線路的情況中，若第一間距S1足夠大(例如，第一間距S1相對於第二間距S2的比率S1/S2為0.70以上)，則可避免線狀結構130之間短路。如此一來，能夠更進一步改善良率及可靠度。
第11圖為本發明另一些實施例之半導體結構的上視示意圖。第11圖所繪示的線狀結構130與第10C圖所繪示的線狀結構130相似，差異在於線狀結構130的端部形狀不同。在本實施例中，線狀結構130的兩個端部皆為為圓滑的曲線形狀，如此可避免線狀結構130的端點之間彼此干擾或是短路。可藉由控制第二回蝕刻製程的蝕刻參數(例如，蝕刻氣體、蝕刻時間等)或第三回蝕刻製程的蝕刻參數(例如，蝕刻溶液的成分、蝕刻溶液的濃度、蝕刻溶液的溫度、蝕刻時間等)，以調整線狀結構130的端部的形狀。
綜上所述，在本發明實施例所提供的半導體結構之製造方法中，藉由設計轉移結構的圖案化罩幕層的開口的圖案，就能夠自對準地形成多個平行的溝槽。因此，能夠大幅改善半導體結構的良率及可靠度。再者，可藉由控制蝕刻犧牲層期間的負載效應，而調整線狀結構的端部的形狀以及間距。如此一來，可進一步改善半導體結構的良率及可靠度。此外，在本發明實施例所提供之製造方法中，僅需要使用一道光罩，並且不需要進行端切步驟。再者，如此的製造方法可輕易地整合至既有的製程中。因此，能夠大幅降低生產成本及製程的複雜度。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體結構 100’:轉移結構 102:基板 104:絕緣層 112:圖案化罩幕層 114:第一犧牲層 115:開口 115a:主體部 115b:延伸部 116:第二犧牲層 118:第三犧牲層 125:溝槽 125a:第一溝槽 125b:第二溝槽 130:線狀結構 D1:第一距離 D2:第二距離 S1:第一間距 S2:第二間距 S3:第三間距 S4:第四間距 W1:第一寬度 W2:第二寬度 W2:第三寬度
第1A圖、第1B圖、第2A圖、第2B圖、第3A圖、第3B圖、第第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖及第10B圖為本發明一些實施例之半導體結構在製程各個階段的剖面示意圖。 第1C圖、第2C圖、第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C、第9C圖及第10C圖為本發明一些實施例之半導體結構在製程各個階段的上視示意圖。 第11圖為本發明另一些實施例之半導體結構的上視示意圖。
100:半導體結構
104:絕緣層
130:線狀結構
S1:第一間距
S2:第二間距
S3:第三間距
S4:第四間距

Claims (19)

  1. 一種半導體結構的製造方法，包括： 形成一絕緣層於一基板上； 形成一圖案化罩幕層於該絕緣層上，其中該圖案化罩幕層具有一開口，其中該開口包括： 一主體部；以及 兩個延伸部，分別位於該主體部的兩端，其中各該延伸部具有一第一寬度，且該主體部具有大於該第一寬度的一第二寬度； 順應性地形成一第一犧牲層於該絕緣層及該圖案化罩幕層上，其中該第一犧牲層填入於該開口的該等延伸部中，且該第一犧牲層在該開口的該主體部中定義出一凹口； 形成一第二犧牲層於該第一犧牲層所定義出的該凹口中；以及 形成一第三犧牲層於位於該等延伸部的該第一犧牲層上，其中該第一犧牲層與該第二犧牲層由不同材料所形成，且該第二犧牲層與該第三犧牲層由不同材料所形成。
  2. 如請求項1所述之半導體結構的製造方法，其中該第二寬度相對於該第一寬度的比率為1.5-4.0。
  3. 如請求項1所述之半導體結構的製造方法，其中形成該第二犧牲層包括： 形成該第二犧牲層於該第一犧牲層上；及 對該第二犧牲層進行一第一回蝕刻製程，以移除位於該等延伸部的該第二犧牲層，且保留位於該主體部的該第二犧牲層。
  4. 如請求項3所述之半導體結構的製造方法，更包括在該第一回蝕刻製程之後，進行一第二回蝕刻製程，以移除部分的該第一犧牲層，其中在該第二回蝕刻製程之後，在該等延伸部中，該第一犧牲層的一頂表面與該圖案化罩幕層的一頂表面具有一第一距離D1，在該主體部中，該第一犧牲層的該頂表面與該圖案化罩幕層的該頂表面具有一第二距離D2，且該第一距離D1相對於該第二距離D2的比率D1/D2為1.1-4.0。
  5. 如請求項4所述之半導體結構的製造方法，其中形成該第三犧牲層包括： 在該第二回蝕刻製程之後，形成該第三犧牲層於該第二犧牲層上；以及 對該第三犧牲層進行一第三回蝕刻製程，以移除位於該主體部的該第三犧牲層的一部分，且保留位於該等延伸部的該第三犧牲層，使該第三犧牲層的頂表面低於該圖案化罩幕層的頂表面。
  6. 如請求項1所述之半導體結構的製造方法，更包括： 進行一第一蝕刻製程，以該第二犧牲層與該第三犧牲層為罩幕移除該第一犧牲層的一部分；以及 進行一第二蝕刻製程，以移除該第三犧牲層，並且以該第一犧牲層為罩幕移除位於該主體部中的該絕緣層的一部分，其中在該第二蝕刻製程之後，一第一溝槽與一第二溝槽分別形成在位於該主體部的該絕緣層的兩側。
  7. 如請求項6所述之半導體結構的製造方法，更包括： 進行一第三蝕刻製程，以移除該第二犧牲層及該圖案化罩幕層；以及進行一第四蝕刻製程，以移除該第一犧牲層。
  8. 如請求項6所述之半導體結構的製造方法，其中該第一溝槽與該第二溝槽為平行排列，該第一溝槽的一端部與該第二溝槽的一端部具有一第一間距S1，該第一溝槽的一中心部位與該第二溝槽的一中心部位具有一第二間距S2，且該第二間距S2大於該第一間距S1。
  9. 如請求項8所述之半導體結構的製造方法，其中該第一間距S1相對於該第二間距S2的比率S1/S2為0.40-0.98。
  10. 如請求項6所述之半導體結構的製造方法，其中該第一溝槽的一端部具有逐漸縮窄的寬度。
  11. 如請求項6所述之半導體結構的製造方法，其中該第一溝槽與的一端部為圓滑的曲線形狀。
  12. 如請求項6所述之半導體結構的製造方法，更包括填入一導電材料於該第一溝槽中，以形成一導電線路。
  13. 如請求項6所述之半導體結構的製造方法，更包括填入一絕緣材料於該第一溝槽中，以形成一隔離結構。
  14. 一種半導體結構，包括：一基板；一絕緣層，形成於該基板上；及 多對線狀結構，平行排列地形成於該絕緣層中，各對線狀結構包括一第一線狀結構及一第二線狀結構，該第一線狀結構的一端部與該第二線狀結構的一端部具有一第一間距S1，該第一線狀結構的一中心部位與該第二線狀結構的一中心部位具有一第二間距S2，且該第二間距S2大於該第一間距S1，其中該第一線狀結構的一末端為圓滑的曲線形狀。
  15. 如請求項14所述之半導體結構，其中該第一間距S1相對於該第二間距S2的比率S1/S2為0.40-0.98。
  16. 一種半導體結構，包括：一基板；一絕緣層，形成於該基板上；及多對線狀結構，平行排列地形成於該絕緣層中，各對線狀結構包括一第一線狀結構及一第二線狀結構，該第一線狀結構的一端部與該第二線狀結構的一端部具有一第一間距S1，該第一線狀結構的一中心部位與該第二線狀結構的一中心部位具有一第二間距S2，且該第二間距S2大於該第一間距S1，其中該第一線狀結構的一末端具有逐漸縮窄的寬度。
  17. 如請求項16所述之半導體結構，其中該第一間距S1相對於該第二間距S2的比率S1/S2為0.40-0.98。
  18. 如請求項14或16所述之半導體結構，其中該第一線狀結構為一導電線路。
  19. 如請求項14或16所述之半導體結構，其中該第一線狀結構為一隔離結構。
TW109122653A 2020-07-03 2020-07-03 半導體結構及其製造方法 TWI796578B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW109122653A TWI796578B (zh) 2020-07-03 2020-07-03 半導體結構及其製造方法
US17/365,203 US12020945B2 (en) 2020-07-03 2021-07-01 Dynamic random access memory and method for manufacturing the same
US18/671,641 US20240312791A1 (en) 2020-07-03 2024-05-22 Semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109122653A TWI796578B (zh) 2020-07-03 2020-07-03 半導體結構及其製造方法

Publications (2)

Publication Number Publication Date
TW202203308A TW202203308A (zh) 2022-01-16
TWI796578B true TWI796578B (zh) 2023-03-21

Family

ID=79167827

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109122653A TWI796578B (zh) 2020-07-03 2020-07-03 半導體結構及其製造方法

Country Status (2)

Country Link
US (2) US12020945B2 (zh)
TW (1) TWI796578B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972702B2 (en) * 2014-05-22 2018-05-15 Taiwan Semiconductor Manufacturing Company Method for non-resist nanolithography
CN114512476A (zh) * 2022-02-17 2022-05-17 福建省晋华集成电路有限公司 半导体装置及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278100B (en) * 2005-07-01 2007-04-01 Nanya Technology Corp Method of fabricating dynamic random access memory and array of the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103779263B (zh) 2012-10-18 2017-03-08 中芯国际集成电路制造(上海)有限公司 一种基于自对准双图案的半导体器件的制造方法
US9972702B2 (en) * 2014-05-22 2018-05-15 Taiwan Semiconductor Manufacturing Company Method for non-resist nanolithography
US10529570B1 (en) * 2018-11-20 2020-01-07 Nanya Technology Corporation Method for preparing a semiconductor structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278100B (en) * 2005-07-01 2007-04-01 Nanya Technology Corp Method of fabricating dynamic random access memory and array of the same

Also Published As

Publication number Publication date
US12020945B2 (en) 2024-06-25
US20220005703A1 (en) 2022-01-06
US20240312791A1 (en) 2024-09-19
TW202203308A (zh) 2022-01-16

Similar Documents

Publication Publication Date Title
JP5230737B2 (ja) 異なる高さの隣接シリコンフィンを製造する方法
KR101363216B1 (ko) 다중 ｆｉｎ 장치 및 다중 ｆｉｎ 장치를 만드는 방법
TWI356446B (en) Methods to reduce the critical dimension of semico
KR100948093B1 (ko) 반도체 소자 및 그 제조 방법
US10249536B2 (en) Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same
TWI433264B (zh) 具有雙溝渠以最佳化應力效應之電晶體結構及其方法
TWI796578B (zh) 半導體結構及其製造方法
JP2001077321A (ja) ポリシリコン・マスクと化学機械研摩（ｃｍｐ）平坦化を使用して２通りの異なるゲート誘電体厚を製作するためのプロセス
US7867853B2 (en) Method of manufacturing semiconductor device and semiconductor Fin-shaped channel
TW202230726A (zh) 半導體連接結構及其製造方法
CN114078712A (zh) 半导体结构及其制造方法
KR100471401B1 (ko) 반도체소자의 콘택 패드 형성 방법
KR100478253B1 (ko) 반도체 소자 형성방법
TWI491026B (zh) 高深寬比電路圖形暨其製作方法
KR100962020B1 (ko) 상변화 메모리 소자 제조 방법
KR20010107707A (ko) Ｓｔｉ 구조를 갖는 반도체 장치를 제조하기 위한 방법
KR100512173B1 (ko) 반도체 기판의 형성 방법
CN108807278A (zh) 半导体器件与其制作方法
JPH08195436A (ja) 半導体素子のコンタクトホール形成方法
US9397209B2 (en) Semiconductor structure and manufacturing method of forming a large pattern and a plurality of fine gate lines located between the large patterns
KR100417195B1 (ko) 반도체 소자의 제조방법
CN108807267B (zh) 半导体装置及其制造方法
US7902079B2 (en) Method for fabricating recess pattern in semiconductor device
KR100832019B1 (ko) 반도체 소자의 스토리지노드 콘택 제조 방법
KR20100076608A (ko) 반도체 장치의 콘택홀 형성방법