TW202230726A

TW202230726A - 半導體連接結構及其製造方法

Info

Publication number: TW202230726A
Application number: TW109146804A
Authority: TW
Inventors: 李俊霖
Original assignee: 華邦電子股份有限公司
Priority date: 2020-12-30
Filing date: 2020-12-30
Publication date: 2022-08-01
Also published as: TWI746332B

Abstract

在此提供一種半導體連接結構及其製造方法。此半導體連接結構包括具有陣列區的基板、第一溝槽、金屬線、功函數層及接觸結構。陣列區包括中心區域及圍繞中心區域的邊緣區域。第一溝槽形成於基板中，且沿著第一方向自中心區域延伸至邊緣區域。第一溝槽在中心區域中具有第一部分，且在邊緣區域中具有較寬的第二部分。金屬線及功函數層形成於第一溝槽中。接觸結構形成於邊緣區域的第一溝槽中接觸結構位於金屬線之上且直接接觸金屬線。接觸結構的底部分被功函數層圍繞。

Description

半導體連接結構及其製造方法

本發明係有關於一種記憶體裝置，且特別係有關於一種半導體連接結構及其製造方法。

隨著電子產品日漸小型化之趨勢，對於記憶體裝置亦有逐漸小型化的需求。然而，隨著記憶體裝置的小型化，提高記憶體裝置的良率及可靠度變得更為困難。

舉例而言，在一個具有埋入式字元線的動態隨機存取記憶體(dynamic random access memory, DRAM)中，通常會在陣列區與周邊區的交界區域形成字元線接觸結構。為了降低電阻值而提高裝置的效能，通常會使字元線接觸結構與埋入式字元線直接接觸。因此，在形成字元線接觸孔之前，需要使用一道光罩進行微影製程，以移除位於交界區域中的埋入式字元線上方的功函數層。再者，在習知的用以部分地移除功函數層的微影製程中，若字元線接觸孔的尺寸太小，則可能無法完全曝光。因此，將導致字元線接觸結構無法形成或是失效。如此一來，會降低記憶體裝置的良率及可靠度。另一方面，若字元線接觸孔的尺寸太大，則相鄰的字元線接觸孔可能會彼此相連而造成短路。如此一來，也會降低記憶體裝置的良率及可靠度。此外，上述字元線接觸結構發生失效或短路的位置無法預期。因此，當臨界尺寸很小時，用以形成移除功函數層的微影製程會變得非常難以控制，且製程的複雜度及成本均很高。隨著記憶體裝置的小型化，上述問題會變得更加嚴重。

因此，在本技術領域中，對於具有高良率及高可靠度的動態隨機存取記憶體及其形成方法仍有所需求。

本發明實施例提供一種半導體連接結構及其製造方法，能夠以自對準的方式在特定的位置形成接觸孔。因此，當將本發明實施例提供之半導體連接結構的製造方法應用於具有埋入式字元線的動態隨機存取記憶體時，將可省略用以部分地移除功函數層的微影製程及光罩，而在所需的位置形成字元線接觸孔。如此一來，能夠大幅改善記憶體裝置的良率及可靠度，並且能夠降低記憶體裝置的製程複雜度及製造成本。

本發明之一實施例揭示一種半導體連接結構，包括：基板，包括陣列區，其中陣列區包括中心區域及圍繞中心區域的邊緣區域；第一溝槽，形成於基板中，其中第一溝槽沿著第一方向自中心區域延伸至邊緣區域，其中第一溝槽在中心區域中具有第一部分，第一溝槽在邊緣區域中具有第二部分，且第一部分的第一寬度小於第二部分的第二寬度；金屬線，形成於第一溝槽中；功函數層，形成於第一溝槽中，其中功函數層位於金屬線之上；以及接觸結構，形成於邊緣區域的第一溝槽中，其中接觸結構位於金屬線之上且直接接觸金屬線，且其中接觸結構的底部分被功函數層圍繞。

本發明之一實施例揭示一種半導體連接結構的製造方法，包括：提供包括陣列區的基板，其中陣列區包括中心區域及圍繞中心區域的邊緣區域；形成第一溝槽於基板中，其中第一溝槽沿著第一方向自中心區域延伸至邊緣區域，其中第一溝槽在中心區域中具有第一部分，第一溝槽在邊緣區域中具有第二部分，且第一部分的第一寬度小於第二部分的第二寬度；形成金屬線於第一溝槽中；形成功函數層於第一溝槽中，其中功函數層位於金屬線之上；以及形成接觸結構於邊緣區域的第一溝槽中，其中接觸結構位於金屬線之上且直接接觸金屬線，且接觸結構的底部分被功函數層圍繞。

為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。再者，本發明的不同範例中可能使用重複的參考符號及/或用字。這重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

本發明提供一種半導體連接結構之製造方法，第1C圖、第2C圖、第3C圖、第4C圖、第5C圖及第6C圖為本發明一實施例之半導體結構100在製程各個階段的上視示意圖。第1A圖、第2A圖、第3A圖、第4A圖、第5A圖及第6A圖分別是沿著第1C圖、第2C圖、第3C圖、第4C圖、第5C圖及第6C圖中的剖線I-I’所繪製。第1B圖、第2B圖、第3B圖、第4B圖、第5B圖及第6B圖分別是沿著第1C圖、第2C圖、第3C圖、第4C圖、第5C圖及第6C圖、中的剖線II-II’所繪製。

半導體連接結構100可應用於任何合適的半導體裝置中。舉例而言，在一實施例中，半導體連接結構100應用於動態隨機存取記憶體中，且半導體連接結構100被使用作為埋入式字元線或埋入式位元線。為了有利於說明，在下文中，將說明使用半導體連接結構100作為埋入式字元線的實施例。

請同時參照第1A至第1C圖，提供包括陣列區的基板102，其中陣列區包括中心區域10及圍繞中心區域10的邊緣區域20。再者，基板102包括圍繞陣列區的周邊區(未繪示於圖中)，因此，邊緣區域20位於陣列區與周邊區的交界處。字元線接觸結構通常是形成於邊緣區域20中。基板102的材料可包括矽、含矽半導體、絕緣層上覆矽(silicon on insulator, SOI)、其他合適之材料或上述材料之組合。在本實施例中，基板102為矽基板。在一實施例中，可在基板102中形成淺溝隔離結構。在一實施例中，亦可在基板102中形成其他的結構。舉例而言，可藉由佈植製程在基板102中形成源極區、汲極區、p型井區、n型井區或導電區。為了簡化說明，圖式中並未繪示上述的淺溝隔離結構及其他結構，且關於基板102中的結構及其形成方法，在此不再詳述。

接著，進行第一蝕刻製程，以形成多個第一溝槽105於基板102中。多個第一溝槽105為實質上平行排列，且沿著第一方向(亦即，第1C圖中的Y方向)自中心區域10延伸至邊緣區域20。後續將形成埋入式字元線106 (繪示於第2A圖及第2B圖)於第一溝槽105中。因此，在本說明書中，亦可將第一溝槽105稱為「字元線溝槽105」。相似地，在本說明書中，亦可將後續提及的溝槽205、305及405稱為字元線溝槽205、305及405。第一溝槽105在中心區域10中具有第一部分105A，且第一溝槽105在邊緣區域20中具有第二部分105B。在第二方向(亦即，第1C圖中的X方向)上，第一部分105A具有第一寬度W1，第二部分105B具有第二寬度W2，且第一寬度W1小於第二寬度W2。在第一方向上，具有第二寬度W2的第二部分105B具有長度L，且長度L大於第一寬度W1。在第1C圖中，第二部分105B的形狀近似矩形，並且從第一溝槽105的兩側沿著第二方向向外延伸。第一蝕刻製程可包括非等向性蝕刻製程。在本實施例中，第一蝕刻製程為乾式蝕刻製程。

請同時參照第2A圖至第2C圖，順應性地形成絕緣襯層104於基板102及第一溝槽105上。絕緣襯層104可包括氧化物、氮化物、氮氧化物、碳化物或上述之組合。在本實施例中，絕緣襯層104為由熱氧化法所形成的氧化矽。

接著，順應性地形成第一導電層106A於基板102及第一溝槽105上。接著，形成第二導電層106B填滿第一溝槽105。第一導電層106A的材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭或上述之組合。第二導電層106B的材料可包括鎢、鋁、銅、金、銀、上述之合金或上述之組合。第一導電層106A及第二導電層106B可各自獨立地藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或其他合適的沉積製程而形成。在本實施例中，第一導電層106A為氮化鈦，且第二導電層106B為鎢。

第二部分105B的第二寬度W2大於第一部分105A的第一寬度W1。因此，在第二導電層106B填滿第一溝槽105之後，位於第二部分105B的第二導電層106B的頂表面會低於位於第一部分105A的第二導電層106B的頂表面。可進行平坦化製程(例如，化學機械研磨製程)，以使位於基板102上的第二導電層106B具有實質上平坦的頂表面。亦即，使位於第二部分105B的第二導電層106B的頂表面與位於第一部分105A的第二導電層106B的頂表面彼此齊平。接著，可藉由第二蝕刻製程將第一導電層106A及第二導電層106B蝕刻成所需的厚度，如第2A圖及第2B圖所繪示。第二蝕刻製程可包括非等向性蝕刻製程。在本實施例中，第二蝕刻製程為乾式蝕刻製程。在一實施例中，第一導電層106A及第二導電層106B形成於基板102之中，且可作為字元線使用。因此，在本說明書中，可將第一導電層106A及第二導電層106B合稱為「埋入式字元線106」。再者，第二導電層106B的主要材料為金屬，因此，亦可將第二導電層106B稱為「金屬線106B」。

接著，順應性地形成功函數層108於基板102及金屬線106B上，且功函數層108填入第一溝槽105中。功函數層108的材料可包括經過摻雜的多晶矽、經過摻雜的單晶矽或上述之組合。功函數層108可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或上述之組合而形成。在本實施例中，功函數層108的材料為經過摻雜的多晶矽。藉由調整摻質的種類及濃度，可控制功函數層108的功函數。因此，可以降低位於中心區域10的記憶體單元的閘極引發汲極漏電流(GIDL)。

仍請同時參照第2A圖至第2C圖，第二部分105B的第二寬度W2大於第一部分105A的第一寬度W1。因此，在功函數層108完全填滿第一溝槽105的第一部分105A之後，功函數層108並未完全填滿第一溝槽105的第二部分105B。換言之，功函數層108在第二部分105B中形成凹口105C。在第2C圖中，基板102的表面已完全受到功函數層108所覆蓋。在第2C圖及其他圖式中，當第一溝槽105完全被覆蓋時，為了容易辨別第一溝槽105，以虛線標示出第一溝槽105的位置與形狀。

請同時參照第3A圖至第3C圖，進行第三蝕刻製程，以部分地移除功函數層108。在本實施例中，在第三蝕刻製程之後，位於第一溝槽105外部及位於凹口105C底部的功函數層108被移除，而暴露出位於凹口105C下方的金屬線106B。在其他實施例中，在第三蝕刻製程之後，凹口105C底部仍保留部分的功函數層108，因此未暴露出下方的金屬線106B。此實施例中，可在進行後續的第四蝕刻製程之後，才暴露出位於凹口105C下方的金屬線106B。

第三蝕刻製程可包括非等向性蝕刻製程。在本實施例中，第三蝕刻製程為乾式蝕刻製程。當進行第三蝕刻製程時，由於絕緣襯層104的移除速率遠低於功函數層108的移除速率。因此，可以絕緣襯層104作為蝕刻停止層。在一實施例中，在第三蝕刻製程中，功函數層108的移除速率R1相對於絕緣襯層104的移除速率R2之比率R1/R2為5.0-20.0。在本實施例中，在第三蝕刻製程之後，功函數層108的頂表面實質上齊平於絕緣襯層104的頂表面。

請同時參照第4A圖至第4C圖，進行第四蝕刻製程，以部分地移除功函數層108，而降低功函數層108的高度。在第四蝕刻製程期間，移除位於第一溝槽105中的一部分的功函數層108，且留下一部分的功函數層108於第一溝槽105中。在第四蝕刻製程之後，位於第一部分105A的功函數層108仍然完全覆蓋金屬線106B。再者，位於第二部分105B的功函數層108並未完全覆蓋金屬線106B，且暴露出金屬線106B的頂表面的一部分。第四蝕刻製程可相同於或相似於第三蝕刻製程。

請同時參照第5A圖至第5C圖，使用絕緣材料完全填滿第一溝槽105，並藉由平坦化製程(例如，化學機械研磨製程)移除多餘的絕緣材料，以形成絕緣蓋層112於第一溝槽105中。絕緣蓋層112位於功函數層108之上且直接接觸功函數層108。絕緣蓋層112的材料可包括氧化物、氮化物、氮氧化物或上述之組合。絕緣蓋層112可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或上述之組合而形成。在本實施例中，絕緣蓋層112為氮化矽。在本實施例中，在平坦化之後，絕緣蓋層112的頂表面實質上齊平於絕緣襯層104的頂表面。

請同時參照第6A圖至第6C圖，形成絕緣層114於基板102上。絕緣層114的材料可包括氧化物、氮化物、氮氧化物、碳化物或上述之組合。絕緣層114可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或上述之組合而形成。在本實施例中，絕緣層114為氮化矽。在其他實施例中，絕緣層114為由氮化矽及形成於氮化矽上的氧化矽所形成的雙層結構。

接著，形成接觸結構122於邊緣區域20的第一溝槽105中。更具體而言，可對絕緣層114及絕緣蓋層112進行第五蝕刻製程，以在邊緣區域20中定義出穿過絕緣層114及絕緣蓋層112的接觸孔(未繪示)。此接觸孔的位置對應於凹口105C的位置，且接觸孔暴露出金屬線106B。第五蝕刻製程可包括非等向性蝕刻製程。在本實施例中，第五蝕刻製程為乾式蝕刻製程。當進行第五蝕刻製程時，由於功函數層108的移除速率遠低於絕緣層114的移除速率及絕緣蓋層112的移除速率。因此，接觸孔可自對準的形成在對應於凹口105C的位置，進而增加製程的裕度。在一實施例中，在第五蝕刻製程中，絕緣蓋層112的移除速率R1相對於功函數層108的移除速率R4之比率R3/R4為5.0-20.0。在本實施例中，在第五蝕刻製程之後，在中心區域10中暴露出功函數層108的頂表面，而在邊緣區域20中暴露出金屬線106B的頂表面。

之後，順應性地形成第三導電層122A於基板102及接觸孔上。接著，形成第四導電層122B填滿接觸孔。之後，可視需要進行平坦化製程(例如，化學機械研磨製程)，以使第三導電層122A的頂表面、第四導電層122B的頂表面與絕緣層114的頂表面共平面。第三導電層122A的材料及形成方法類似於第一導電層110A，第四導電層122B的材料及形成方法類似於第二導電層110B，故不再贅述。在本實施例中，第三導電層122A為氮化鈦，且第四導電層122B為鎢。在一實施例中，接觸結構122用以使埋入式字元線106與其他元件電性連接。因此，在本說明書中，可將第三導電層122A及第四導電層122B合稱為「接觸結構122」或「字元線接觸結構122」。

在形成接觸結構122之後，後續可進行其他習知的製程或形成其他習知的元件，以完成包括半導體連接結構100的半導體裝置。舉例而言，當上述包括半導體連接結構100的半導體裝置為動態隨機存取記憶體時，可形成位元線、位元線接觸結構、電容結構、電容接觸結構及/或連接墊於基板102上。為了簡化說明，關於其他習知的製程及元件，在此不再詳述。

本發明之一實施例提供一種半導體連接結構100。請同時參照第6A圖至第6C圖，半導體連接結構100包括基板102、第一溝槽105、金屬線106B、功函數層108、絕緣蓋層112及接觸結構122。

基板102包括陣列區及圍繞陣列區的周邊區（未繪示），且陣列區包括中心區域10及圍繞中心區域10的邊緣區域20。第一溝槽105形成於基板102中，並且沿著第一方向自中心區域10延伸至邊緣區域20。第一溝槽105在中心區域10中具有第一部分105A，且在邊緣區域20中具有第二部分105B。第一部分105A的第一寬度W1小於第二部分105B的第二寬度W2。金屬線106B形成於第一溝槽105中且位於第一溝槽105的底部。功函數層108形成於第一溝槽105中，且位於金屬線106B之上。接觸結構122形成於邊緣區域20的第一溝槽105中。亦即，接觸結構122形成於第二部分105B中。接觸結構122位於金屬線106B之上且直接接觸金屬線106B。接觸結構122的底部分被功函數層108圍繞，且接觸結構122的側壁直接接觸功函數層108的側壁。

請參照第6C圖，相鄰的兩個第一溝槽105構成一對第一溝槽105。從上視圖中沿著第一方向觀察，在一對第一溝槽105中，兩個第一溝槽105的兩個第二部分105B分別位於中心區域10的相對兩側。舉例而言，請參照第6C圖最左方的一對第一溝槽105，從上視圖中沿著第一方向觀察，在左側的第一溝槽105中，第二部分105B位於中心區域10的上側，在右側的第一溝槽105中，第二部分105B位於中心區域10的下側。

此外，在本說明書中，「相鄰的第一溝槽105之間的間距」指的是第一溝槽105的第一部分105A與相鄰的第一溝槽105的第一部分105A之間的間距。請同時參照第1C圖及第6C圖，在本實施例中，所有相鄰的第一溝槽105之間的間距都是相同的。更具體而言，請參照第6C圖最左方的三個第一溝槽105，從上視圖中沿著第二方向觀察，最左側的第一溝槽105與中間的第一溝槽105之間的間距為第一間距P1，且中間的第一溝槽105與最右側的第一溝槽105之間的間距亦為第一間距P1。在本實施例中，所有第一溝槽105之間的間距是均勻且固定的，將有利於改善微影製程的控制及產品的良率。

在本實施例所提供之半導體連接結構100的製造方法中，藉由改變字元線溝槽在上視圖的形狀，能夠在陣列區與周邊區的交界區域自對準地形成字元線接觸結構。詳言之，請同時參照第2A圖、第2B圖及第2C圖，在陣列區的不同區域中，字元線溝槽105具有不同的寬度。在第二方向(亦即，X方向)上，第二部分105B的第二寬度W2大於第一部分105A的第一寬度W1。換言之，第2C圖所繪示的半導體連接結構100中，第一溝槽105在邊緣區域20中具有突出部，且此突出部沿著第二方向朝向第一溝槽105的兩側而向外延伸。因此，當功函數層108完全填滿第一部分105A時，第二部分105B尚未被完全填滿，而會在第二部分105B中留下一個面積較小的凹口105C。在進行第3C圖的第三蝕刻製程之後，形成於第一溝槽105的突出部中的功函數層108環繞上述凹口105C，且凹口105C暴露出金屬線106B的頂表面。之後，在第五蝕刻製程期間，可在對應凹口105C處自對準地形成暴露出金屬線106B頂表面的接觸孔。因此，可省略用以部分地移除功函數層的微影製程，並可避免在微影製程中發生字元線接觸孔的位置偏移或尺寸變異，進而大幅改善產品的良率及可靠度。

請參照第1C圖，為了確保功函數層108在第一溝槽105的突出部中形成暴露出金屬線106B的凹口105C (如第3B圖所繪示)，並且使第一溝槽105具有適當的寬度，以利於後續填入填充材料與記憶體裝置的微型化，可將第二寬度W2相對於第一寬度W1的比率W2/W1調整至特定的範圍。在一實施例中，第二寬度W2相對於第一寬度W1的比率W2/W1為1.5-4.0。

此外，第一溝槽105的突出部沿著第一方向具有長度L，若長度L太小(例如，長度L小於第一寬度W1)，則仍有可能難以形成暴露出金屬線106B的凹口105C。另一方面，若長度L太大，則不利於記憶體裝置的微型化。因此，可將突出部的長度L相對於第一寬度W1的比率L/W1調整至特定的範圍。在一實施例中，突出部的長度L相對於第一寬度W1的比率L/W1為1.5-4.0。

請參照第2A及第2B圖，在第一蝕刻製程前，功函數層108具有第一厚度T1。為了完全填滿第一部分105A，且確保功函數層108在第一溝槽105的突出部中能夠形成暴露出金屬線106B的凹口105C，可將第二寬度W2相對於第一厚度T1調整至特定範圍。在一實施例中，第二寬度W2相對於第一厚度T1的比率為3.0-8.0。在第三蝕刻製程之後，暴露的金屬線106B的頂表面具有第三寬度W3，如第3B圖所繪示。第三寬度W3約為第二寬度W2減掉兩倍的第一厚度T1。相似地，暴露的金屬線106B的頂表面的長度約為長度L減掉兩倍的第一厚度T1。因此，可藉由控制第二寬度W2、長度L及第一厚度T1的相對關係，而控制的金屬線106B暴露面積。

請參照第4A圖及第4B圖，在第四蝕刻製程之後，位於第一溝槽105中的功函數層108具有第二厚度T2。可藉由調整功函數層108的第二厚度T2，而控制功函數層108的功函數及電阻值。因此，可以降低位於中心區域10的記憶體單元的閘極引發汲極漏電流，並且可改善記憶體裝置的效能。

請參照第6B圖，在邊緣區域20中，接觸結構122位於金屬線106B之上且直接接觸金屬線106B。金屬線106B的電阻值低於功函數層108的電阻值。因此，第6B圖所繪示的結構可進一步改善記憶體裝置的效能。

第7圖為本發明另一實施例之半導體連接結構200的上視示意圖。第7圖所繪示的半導體連接結構200與第6C圖所繪示的半導體連接結構100相似，差異在於第一溝槽的形狀不同。為了簡化說明，在第7圖中，相同於第6C圖所繪示的元件使用相同的標號表示，其相關的尺寸及製程步驟，在此不再贅述。

在第7圖中，相鄰的兩個第一溝槽205構成一對第一溝槽105。在第7圖中，在一對第一溝槽205中，兩個第一溝槽105的突出部沿著第二方向往相反方向延伸。舉例而言，請參照第7圖最左方的一對第一溝槽205，在左側的第一溝槽205中，突出部沿著第二方向朝向第一溝槽205的右側延伸，在右側的第一溝槽205中，突出部沿著第二方向朝向第一溝槽205的左側延伸。此實施例中，接觸結構122從第一溝槽205的中心向外側偏移。因此，可微幅增加接觸結構122與中心區域10的記憶體單元之間的距離。如此一來，可減少電性干擾，並進一步改善記憶體裝置的效能。

再者，請參照第7圖，在本實施例中，相鄰的第一溝槽205之間的間距是不同的。更具體而言，請參照第7圖最左方的三個第一溝槽205，從上視圖中沿著第二方向觀察，最左側的第一溝槽205與中間的第一溝槽205之間的間距為第二間距P2，而中間的第一溝槽205與最右側的第一溝槽205之間的間距為第三間距P3。在本實施例中，由於中間的第一溝槽205與最右側的第一溝槽205之間並無突出部存在，因此，第三間距P3可小於或等於第二間距P2。如此一來，將有利於記憶體裝置的微型化。

第8圖為本發明另一實施例之半導體連接結構300的上視示意圖。第8圖所繪示的半導體連接結構300與第6C圖所繪示的半導體連接結構100相似，差異在於第一溝槽的形狀不同。為了簡化說明，在第8圖中，相同於第6C圖所繪示的元件使用相同的標號表示，其相關的尺寸及製程步驟，在此不再贅述。

在第8圖中，相鄰的兩個第一溝槽305構成一對第一溝槽305，且每一個第一溝槽305只有一個端點延伸進入邊緣區域20之中。舉例而言，請參照第8圖最左方的一對第一溝槽305，在左側的第一溝槽305中，第一端點(上側端點)位於邊緣區域20之中，且第二端點(下側端點)位於中心區域10之中；在右側的第一溝槽305中，第一端點(上側端點)位於中心區域10之中，且第二端點(下側端點)位於邊緣區域20之中。

請參照第8圖，第一溝槽305的第二部分305B具有第四寬度W4。在本實施例中，由於每一個第一溝槽305只有一個端點延伸進入邊緣區域20之中，故第四寬度W4可大於第1C圖的第二寬度W2，使得第三蝕刻製程中形成接觸孔的裕度增加。因此，有利於改善記憶體裝置的良率。在一實施例中，第四寬度W4相對於第一寬度W1的比率W4/W1為1.5-6.0。

另一方面，在本實施例中，所有相鄰的第一溝槽305之間的間距都是相同的，請參照第8圖，從上視圖中沿著第二方向觀察，相鄰的第一溝槽105之間的間距為第四間距P4。在本實施例中，由於每一個第一溝槽305只有一個端點延伸進入邊緣區域20之中，因此第四間距P4可小於第1C圖的第一間距P1，有利於記憶體裝置的微型化。在本實施例中，第一溝槽305的第四寬度W4與第一寬度W1具有差值(W4-W1)，且第四間距P4相對於此差值的比率P4/(W4-W1)為0.5-1.5。

第9圖為本發明另一實施例之半導體連接結構400的上視示意圖。第9圖所繪示的半導體連接結構400與第7圖所繪示的半導體連接結構200相似，差異在於第一溝槽的形狀不同。為了簡化說明，在第9圖中，相同於第6C圖所繪示的元件使用相同的標號表示，其相關的尺寸及製程步驟，在此不再贅述。

在第9圖中，相鄰的兩個第一溝槽405構成一對第一溝槽405，且每一個第一溝槽405只有一個端點延伸進入邊緣區域20之中。第一溝槽405的第二部分405B具有第五寬度W5。在本實施例中，由於每一個第一溝槽405只有一個端點延伸進入邊緣區域20之中，故第五寬度W5可以大於第1C圖的第二寬度W2，使得第三蝕刻製程中形成接觸孔的裕度增加。因此，有利於改善記憶體裝置的良率。在一實施例中，第五寬度W5相對於第一寬度W1的比率W5/W1為1.5-6.0。

另一方面，請參照第9圖最左方的三個第一溝槽405，從上視圖中沿著第二方向觀察，最左側的第一溝槽405與中間的第一溝槽405之間的間距為第五間距P5，而中間的第一溝槽405與最右側的第一溝槽405之間的間距為第六間距P6。在本實施例中，由於每一個第一溝槽405只有一個端點延伸進入邊緣區域20之中，因此第五間距P5可小於第1C圖的第一間距P1，有利於記憶體裝置的微型化。此外，相似於第7圖，在本實施例中，由於中間的第一溝槽405與最右側的第一溝槽405之間並無突出部存在，因此，第六間距P6可小於或等於第五間距P5。如此一來，將有利於記憶體裝置的微型化。在本實施例中，第一溝槽405的第五寬度W5與第一寬度W1具有差值(W5-W1)，且第五間距P5相對於此差值的比率P5/(W5-W1)為0.1-1.5。

應注意的是，第6C圖及第7圖至第9圖所繪示的溝槽之形狀僅用於說明，並非用以限定本發明。更詳言之，當溝槽的第一部分被功函數層填滿之後，溝槽的第二部分中仍可產生凹口或開口即可。在本實施例中，溝槽的第二部分為矩形或近似於矩形。在其他實施例中，溝槽的第二部分可為梯形、菱形、平行四邊形、多邊形、圓形、橢圓形、近似於上述之形狀、或為不規則狀。再者，在本說明書中，第一部分的寬度及第二部分的寬度是指沿著第二方向(亦即，垂直於溝槽延伸方向的方向)所量測到的最大寬度。在其他實施例中，亦可依據實際的需求，任意地排列或組合第6C圖及第7圖至第11圖所繪示的溝槽。

綜上所述，在本發明實施例所提供之半導體連接結構的製造方法中，藉由改變字元線溝槽在上視圖的形狀，能夠在陣列區與周邊區的交界區域自對準地形成字元線接觸結構。因此，可省略用以部分地移除功函數層的微影製程，並且可避免在微影製程中發生字元線接觸孔的位置偏移或尺寸變異。如此一來，能夠大幅改善記憶體裝置的良率及可靠度。再者，在本發明實施例所提供之半導體連接結構的製造方法中，至少可省略一道光罩的使用。因此，能夠大幅降低生產成本及製程的複雜度。此外，如此的製造方法可輕易地整合至既有的製程中，而不需額外更換或修改生產設備。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:中心區域 20:邊緣區域 100:半導體連接結構 102:基板 104:絕緣襯層 105:第一溝槽(字元線溝槽) 105A:第一部分 105B:第二部分 105C:凹口 106:埋入式字元線 106A:第一導電層 106B:第二導電層(金屬線) 108:功函數層 112:絕緣蓋層 114:絕緣層 122:接觸結構(字元線接觸結構) 122A:第三導電層 122B:第四導電層 200:半導體連接結構 205:第一溝槽(字元線溝槽) 205A:第一部分 205B:第二部分 300:半導體連接結構 305:第一溝槽(字元線溝槽) 305A:第一部分 305B:第二部分 400:半導體連接結構 405:第一溝槽(字元線溝槽) 405A:第一部分 405B:第二部分 L:長度 P1:第一間距 P2:第二間距 P3:第三間距 P4:第四間距 P5:第五間距 P6:第六間距 T1:第一厚度 T2:第二厚度 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W5:第五寬度

第1A圖、第1B圖、第2A圖、第2B圖、第3A圖、第3B圖、第第4A圖、第4B圖、第5A圖、第5B圖、第6A圖及第6B圖為本發明一實施例之半導體連接結構在製程各個階段的剖面示意圖。第1C圖、第2C圖、第3C圖、第4C圖、第5C圖及第6C圖為本發明一實施例之半導體連接結構在製程各個階段的上視示意圖。第7圖為本發明另一實施例之半導體連接結構的上視示意圖。第8圖為本發明另一實施例之半導體連接結構的上視示意圖。第9圖為本發明另一實施例之半導體連接結構的上視示意圖。

10:中心區域

20:邊緣區域

100:半導體連接結構

105:第一溝槽(字元線溝槽)

105A:第一部分

105B:第二部分

114:絕緣層

122:接觸結構(字元線接觸結構)

122A:第三導電層

122B:第四導電層

L:長度

P1:第一間距

W1:第一寬度

W2:第二寬度

Claims

一種半導體連接結構，包括：一基板，包括一陣列區，其中該陣列區包括一中心區域及圍繞該中心區域的一邊緣區域；一第一溝槽，形成於該基板中，其中該第一溝槽沿著一第一方向自該中心區域延伸至該邊緣區域，其中該第一溝槽在該中心區域中具有一第一部分，該第一溝槽在該邊緣區域中具有一第二部分，且該第一部分的一第一寬度小於該第二部分的一第二寬度；一金屬線，形成於該第一溝槽中；一功函數層，形成於該第一溝槽中，其中該功函數層位於該金屬線之上；以及一接觸結構，形成於該邊緣區域的該第一溝槽中，其中該接觸結構位於該金屬線之上且直接接觸該金屬線，且其中該接觸結構的一底部分被該功函數層圍繞。
如請求項1所述之半導體連接結構，其中該接觸結構的一側壁直接接觸該功函數層的一側壁。
如請求項1所述之半導體連接結構，其中該第一溝槽在該邊緣區域中具有一突出部，且該突出部沿著垂直於該第一方向的一第二方向朝向第一溝槽的兩側延伸。
如請求項3所述之半導體連接結構，其中該突出部沿著該第二方向朝向第一溝槽的一側延伸。
如請求項1所述之半導體連接結構，更包括：一第二溝槽，形成於該基板中且相鄰於該第一溝槽，其中該第二溝槽沿著該第一方向自該中心區域延伸至該邊緣區域，其中該第二溝槽在該中心區域中具有一第三部分，該第二溝槽在該邊緣區域中具有一第四部分，且該第三部分的一第三寬度小於該第四部分的一第四寬度。
如請求項5所述之半導體連接結構，其中從上視圖中沿著該第一方向觀察，該第一溝槽的該第二部分與該第二溝槽的該第四部分位於該中心區域的相對兩側。
如請求項1所述之半導體連接結構，其中該第一溝槽的一第一端點位於該邊緣區域中，且該第一溝槽的一第二端點位於該中心區域中。
如請求項1所述之半導體連接結構，其中該第二寬度相對於該第一寬度的比率為1.5-4.0。
如請求項1所述之半導體連接結構，其中該突出部沿著該第一方向具有一長度，且該長度相對於該第一寬度的比率為1.5-4.0。
一種半導體連接結構的製造方法，包括：提供包括一陣列區的一基板，其中該陣列區包括一中心區域及圍繞該中心區域的一邊緣區域；形成一第一溝槽於該基板中，其中該第一溝槽沿著一第一方向自該中心區域延伸至該邊緣區域，其中該第一溝槽在該中心區域中具有一第一部分，該第一溝槽在該邊緣區域中具有一第二部分，且該第一部分的一第一寬度小於該第二部分的一第二寬度；形成一金屬線於該第一溝槽中；形成一功函數層於該第一溝槽中，其中該功函數層位於該金屬線之上；以及形成一接觸結構於該邊緣區域的該第一溝槽中，其中該接觸結構位於該金屬線之上且直接接觸該金屬線，且其中該接觸結構的一底部分被該功函數層圍繞。
如請求項10所述之半導體連接結構的製造方法，其中形成該功函數層於該第一溝槽中包括：順應性地形成該功函數層於該基板上，其中該功函數層完全填滿該第一部分，且在該功函數層該第二部分中形成一凹口；以及進行一第一蝕刻製程，以移除部分的該功函數層，其中在該第一蝕刻製程之後，暴露出位於該凹口下方的該金屬線。
如請求項11所述之半導體連接結構的製造方法，其中在該第一蝕刻製程之前，該功函數層具有一第一厚度，且該第二寬度相對於該第一厚度的比率為3.0-8.0。