KR20040001859A - 콘택 마진을 향상시킬 수 있는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
콘택 마진을 증대시킬 수 있는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판의 소정 부분에 소자 분리막이 형성된다. 소자 분리막은 기판 내부에 위치하는 제 1 영역과, 상기 제 1 영역과 접하면서 상기 기판 상부로 돌출된 제 2 영역을 포함한다. 소자 분리막이 형성된 반도체 기판의 소정 부분에 게이트 전극이 형성되고, 게이트 전극의 양측의 반도체 기판에 소오스, 드레인 영역이 형성된다. 게이트 전극 및 소오스, 드레인 영역 상부에는 접착층이 형성되고, 상기 소자 분리막의 제 2 영역 양측벽에는 상기 소오스, 드레인 영역 상부의 접착층으로 부터 연장되는 접착 스페이서가 형성된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 콘택 마진(contact margin)을 향상시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 디바이스의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다.
도 1은 종래의 고집적 반도체 소자를 개략적으로 나타낸 단면도이다. 도 1에 도시된 바와 같이, 반도체 기판(10)의 소정 부분을 식각하여, 트렌치(도시되지 않음)를 형성하고, 트렌치내에 절연물을 매립하여, STI막(shallow trench isolation:12)을 형성한다. 그리고나서, 반도체 기판(10) 상부에 게이트 절연막(14)을 갖는 게이트 전극(16)을 형성한다. 이러한 게이트 전극(16) 양측벽에 절연 스페이서(14)를 공지의 방법으로 형성한다음, 절연 스페이서(14) 양측의 반도체 기판(10)에 LDD(lightly doped drain) 방식의 소오스, 드레인 영역(20a,20b)을 형성한다.
그후, 반도체 기판(10) 상부에 전이 금속막을 증착하고, 반도체 기판(10) 결과물을 열처리하여, 선택적 실리사이드막(22)을 형성한다. 이때, 선택적 실리사이드막(22)은 실리콘이 제공될 수 있는 게이트 전극(16) 및 소오스, 드레인 영역(20a,20b) 상부에만 형성된다. 그후, 반응되지 않은 전이 금속막을 제거한다.
그리고나서, 반도체 기판(10) 결과물 상부에 층간 절연막(24)을 증착한다음, 소오스, 드레인 영역(20a,20b)이 노출되도록 소정 부분 식각하여 콘택홀(26)을 형성한다. 이때, 콘택홀(26) 형성시, 실리사이드막(22)이 노출될 수 있도록 과도 식각함이 바람직하다.
그러나, 종래의 반도체 소자는 다음과 같은 문제점이 발생될 수 있다.
즉, 반도체 소자의 집적도가 증대됨에 따라, 게이트 전극(16), 소오스, 드레인 영역(20a,20b)의 선폭 역시 감소하는 추세이므로, 콘택홀(26)이 형성될 공간(선폭)이 매우 협소하다. 이에 따라, 콘택홀 형성시 약간의 미스 얼라인(misalign)이 발생되면, 소오스, 드레인 영역(20a,20b)을 벗어나 인접하는 STI막(12) 부분까지 침범하게 된다.
이러한 경우, 실리콘 산화막 계열로 된 층간 절연막(24)과 소자 분리막(12)의 식각 선택비가 유사함에 따라, 콘택홀 형성을 위한 층간 절연막(24) 식각시 STI막(12)이 일부 유실될 수 있다. 이로 인하여, 누설 전류가 발생되고, 배선 간 쇼트(short)가 발생될 수 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 콘택 마진을 증대시킬 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명 다른 목적은 상기한 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 140 : STI막
150 : 실리콘 스페이서 170 : 게이트 전극
220a,220b : 소오스, 드레인 영역 230 : 실리사이드막
232 : 실리콘 스페이서
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일견지에 따르면, 반도체 기판의 소정 부분에 소자 분리막이 형성된다. 소자 분리막은 기판 내부에 위치하는 제 1 영역과, 상기 제 1 영역과 접하면서 상기 기판 상부로 돌출된 제 2 영역을 포함한다. 소자 분리막이 형성된 반도체 기판의 소정 부분에 게이트 전극이 형성되고, 게이트 전극의 양측의 반도체 기판에 소오스, 드레인 영역이 형성된다. 게이트 전극 및 소오스, 드레인 영역 상부에는 접착층이 형성되고, 상기 소자 분리막의 제 2 영역 양측벽에는 상기 소오스, 드레인 영역 상부의 접착층으로 부터 연장되는 접착 스페이서가 형성된다.
상기 소자 분리막의 제 2 영역은 상기 반도체 기판 표면으로 부터 500 내지 1500Å 두께만큼 돌출되고, 소자 분리막의 제 2 영역의 선폭은 제 1 영역의 선폭보다 큰 것이 바람직하다.
상기 접착 스페이서는 0.05 내지 0.15㎛의 폭을 갖는다. 이때, 상기 접착층과 접착 스페이서는 전이 금속 실리사이드막으로 형성될 수 있다. 아울러, 접착 스페이는 티타늄/티타늄 질화막으로 형성될 수 있다.
또한, 본 발명의 다른 견지에 따르면, 반도체 기판의 소정 부분에 기판 상부로 소정 높이만큼 돌출된 STI막을 형성한다음, 상기 반도체 기판의 소정 부분에 게이트 전극을 형성한다. 이어서, 상기 게이트 전극 양측의 반도체 기판에 소오스, 드레인 영역을 형성하고, 상기 게이트 전극, 소오스, 드레인 영역 상부에 접착층을 형성한다. 그리고나서, 상기 돌출된 STI막 양측벽에 접착 스페이서를 형성한다.
이때, 돌출된 STI막을 형성하는 단계는, 반도체 기판 상에 패드 산화막과 실리콘 질화막을 순차적으로 증착하는 단계와, 상기 실리콘 질화막 및 패드 산화막을 트렌치 예정 영역이 노출되도록 소정 부분 패터닝하는 단계와, 상기 패터닝된 실리콘 질화막 및 패드 산화막을 마스크로 하여, 상기 노출된 반도체 기판을 소정 깊이만큼 식각하여, 트렌치를 형성하는 단계와, 상기 실리콘 질화막 및 패드 산화막을 일정 폭만큼 리세스 하는 단계와, 상기 트렌치 내부 및 실리콘 질화막 사이의 간격이 충분히 충진되도록 절연막을 매립하는 단계, 및 상기 실리콘 질화막 및 패드 산화막을 제거하는 단계를 포함한다.
상기 STI막을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에, 상기 돌출된 STI막 양측벽에 실리콘 스페이서를 형성하는 단계를 더 포함하고, 상기 접착층 및 접착 스페이서는 전이 금속 실리사이드막으로 형성한다.
상기 전이 금속 실리사이드로 된 접착층 및 접착 스페이서를 형성하는 단계는, 상기 반도체 기판 결과물 상부에 전이 금속막을 증착하는 단계와, 상기 전이 금속막을 열처리하는 단계, 및 잔류하는 전이 금속막을 제거하는 단계를 포함한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자 분리막 구조의 형성방법을 각 제조 공정별로 나타낸 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100), 예를들어, 실리콘 기판상에 패드 산화막(110) 및 실리콘 질화막(120)을 순차적으로 증착한다. 패드 산화막(110)은 반도체 기판(100)과 실리콘 질화막(120) 사이의 스트레스를 줄이기 위하여 개재되는 막으로, 예를들어 130 내지 150Å 두께로 증착된다. 실리콘 질화막(120)은 약 1800 내지 2200Å 두께로 증착된다. 실리콘 질화막(120) 상부에는 소자 분리 영역을 노출시키기 위한 포토레지스트 패턴(도시되지 않음)을 형성하고, 포토레지스트 패턴의 형태로 실리콘 질화막(120) 및 패드 산화막(110)을 식각한다음 포토레지스트 패턴을 공지의 방식으로 제거한다. 그후, 패터닝된 실리콘 질화막(120) 및 패드 산화막(110)의 형태로 반도체 기판(100)을 소정 깊이만큼 식각하여 트렌치(130)를 형성한다. 다음, 실리콘 질화막(120) 및 패드 산화막(110)이 트렌치(130)의 측벽으로 부터 소정 거리(r)만큼 이격될 수 있도록 리세스(recess)한다. 이때, 리세스 거리(r)는 실리콘 질화막(120) 및 패드 산화막(110)의 리세스 타임에 의하여 결정되며, 이러한 리세스 공정으로 트렌치(130)의 상부 모서리 부분이 라운딩(rounding)된다.
다음, 실리콘 질화막(120) 상부에 트렌치(130)이 충분히 매립될 수 있도록 매립용 절연막, 예를들어 HDP(high density plasma) 산화막을 증착한다. 그리고나서, 매립용 절연막을 실리콘 질화막(120) 표면이 노출되도록 화학적 기계적 연마한다음, 실리콘 질화막(120) 및 패드 산화막(110)을 공지의 습식 식각 방식으로 제거한다. 이에따라, 도 2b에 도시된 바와 같이, 반도체 기판(100)에는 반도체 기판(100) 상부 표면으로 부터 소정 높이만큼 돌출된 STI막(140)이 형성된다. 이때, STI막(140)은 반도체 기판(100)의 표면으로 부터 소정 높이(T), 예를들어 500 내지 1500Å 두께만큼 돌출된다. 아울러, 돌출된 STI막(140) 부분은 반도체 기판(100)내에 매립된 STI막(140)의 선폭보다 큰 선폭을 갖는다.
도 2c를 참조하여, STI막(140)이 형성된 반도체 기판(100) 상부에 실리콘막을 증착한다음, STI막(140) 표면이 노출되도록 비등방성 식각하여, STI막(140)의 양측벽에 실리콘 스페이서(150)를 형성한다.
그후, 도 2d에 도시된 바와 같이, 반도체 기판(100) 상부에 공지의 방식에 의하여 게이트 산화막(160)을 포함하는 게이트 전극(170)을 공지의 방식으로 형성한다. 게이트 전극(170)은 예를들어 도핑된 폴리실리콘막으로 형성된다. 그리고나서, 게이트 전극(170) 양측의 반도체 기판(100)에 기판과 반대 도전 타입을 갖는 저농도 불순물을 이온 주입한다. 그후에, 반도체 기판(100) 결과물 상부에 HLD(high temperature low pressure dielectric) 산화막(190) 및 스페이서용 질화막을 증착하고, 스페이서용 질화막 및 HLD 산화막(190)을 비등방성 식각하여, 게이트 전극(170) 양측벽에 질화막 스페이서(200)를 형성한다. 이때, HLD 산화막(190)은 게이트 전극(170)과 질화막 스페이서(200)간을 접착시켜 주는 역할을 한다. 질화막 스페이서(200) 양측의 반도체 기판(100)에 기판(100)과 반대 도전 타입을 갖는 고농도 불순물을 이온 주입한다. 그후, 저농도 불순물 및 고농도 불순물을 활성화시켜, 게이트 전극(170) 양측에 저농도 불순물 영역(180a,180b) 및 고농도 불순물 영역(210a,210b)을 형성한다. 이에따라, LDD 타입의 소오스(220a) 및 드레인(220b) 영역이 형성된다.
도 2e에 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 전이 금속막(도시되지 않음)을 증착한다. 전이 금속막으로는 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr) 또는 텅스텐(W)등이 이용될 수 있다. 그후, 전이 금속막이 형성된 반도체 기판을 열처리하여, 실리콘이 제공되는 층 상부에 선택적 실리사이드막(230)을 형성한다. 이때, 선택적 실리사이드막(230)은 공지된 바와 같이 전이 금속막 하부에 실리콘이 제공되는 부분에만 형성되는 것으로, 본 실시예에서는 게이트 전극(170), 소오스, 드레인 영역(220a,220b) 및 실리콘 스페이서(150) 상에 선택적으로 실리사이드막(230)이 형성된다. 여기서, 돌출된 STI막(140)의 양측벽에 형성된 실리콘 스페이서(150) 역시 전이 금속막과 반응하여, 대부분 실리사이드막으로 변화되어, 실리사이드 스페이서(232)가 형성된다. 이렇게 형성된 실리사이드 스페이서(232)는 인접하는 소오스 또는 드레인 영역(220a,220b)상의 실리사이드막(230)과 단절없이 연결된다. 이때, 실리사이드 스페이서(232)는 약 0.05 내지 0.15㎛의 폭을 갖음이 바람직하다. 그후, 반응되지 않은 전이 금속막, 즉 절연 물질인 질화막 스페이서(200) 및 소자 분리막(140) 상부에 잔류하는 전이 금속막을 공지의 방식으로 제거한다. 여기서, 상기 실리사이드막(230)은 이후 금속 배선 콘택시 콘택 저항을 향상시키고, 금속 배선과 소오스, 드레인 영역(220a,220b)간의 접착 특성을 개선시켜 줄 뿐만 아니라, 콘택홀 형성을 위한 식각시 에치 스톱퍼로서 작용한다.
다음, 선택적으로 실리사이드막(230,232)이 형성된 반도체 기판(100) 결과물 상부에 층간 절연막(240)을 형성한다. 소오스 및/또는 드레인 영역(220a,220b)이 노출되도록 층간 절연막(240)을 식각하여, 콘택홀(245)을 형성한다. 이때, 소자 분리막(140)의 양측벽에 상기 소오스 드레인 영역상의 실리사이드막(230)으로 부터 연장된 실리사이드 스페이서(232)가 형성되어 있으므로, 소자 분리막(140)의 양측벽 부분까지 콘택홀을 형성할 수 있는 면적이 실질적으로 증대된다. 이에따라 콘택 마진이 증대된다. 여기서, 도면의 미설명 부호 "m"은 콘택 마진을 나타낸 것이다. 그후, 콘택홀(245)이 충분히 매립되도록 도전 플러그(250)을 형성한다. 그리고나서, 도전 플러그(250)과 콘택되도록 층간 절연막(240) 상부에 금속 배선(260)을 형성한다.
본 발명은 상기한 실시예에 국한되는 것은 아니다. 예를들어, 본 실시예에서는 돌출된 STI막의 양측벽에 실리사이드 스페이서를 형성하였지만, 도전성을 갖는 물질, 특히 후속에 형성될 금속막과의 접착 특성을 개선할 수 있는 물질이면 모두 모두 STI 측벽 스페이서로 사용할 수 있다. 예를들어, 돌출된 STI막의 측벽 스페이서로는 티타늄/티타늄질화막이 사용될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 소자 분리막을 기판으로부터 소정 높이만큼 돌출시킨다음, 그 측벽에 실리사이드 스페이서를 형성한다. 이때, 실리사이드 스페이서는 소오스, 드레인 영역 상에 형성된 실리사이드막과 연결되어 있으므로, 실질적으로 콘택 면적을 늘이는 역할을 한다. 이에따라, 콘택홀 형성 공정시, 충분한 콘택 마진을 얻을 수 있다.
더욱이, 실리사이드막은 자체적으로 낮은 콘택 저항을 가지므로, 반도체 소자의 전기적 특성을 개선시킬 수 있다. 또한, 실리사이드막은 층간 절연막과 식각 선택비가 우수하므로, 에치 스톱퍼의 역할을 수행할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (11)
- 반도체 기판;상기 반도체 기판의 소정 부분에 형성되며, 기판 내부에 위치하는 제 1 영역과, 상기 제 1 영역과 접하면서 상기 기판 상부로 돌출된 제 2 영역을 포함하는 소자 분리막;상기 반도체 기판의 소정 부분에 형성되는 게이트 전극;상기 게이트 전극 양측 반도체 기판에 형성되는 소오스, 드레인 영역;상기 게이트 전극 및 소오스 드레인 영역 상부에 형성되는 접착층; 및상기 소자 분리막의 제 2 영역 측벽에 형성되며, 상기 소오스, 드레인 영역 상부의 접착층과 연결되는 접착 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 소자 분리막의 제 2 영역은 상기 반도체 기판 표면으로 부터 500 내지 1500Å 두께만큼 돌출된 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 영역의 선폭은 제 1 영역의 선폭보다 큰것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 접착 스페이서는 0.05 내지 0.15㎛의 폭을 갖는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서, 상기 접착층과 접착 스페이서는 전이 금속 실리사이드막인 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서, 상기 접착 스페이서는 티타늄/티타늄 나이트라이드막인 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 소정 부분에 기판 상부로 소정 높이만큼 돌출된 STI막을 형성하는 단계;상기 반도체 기판의 소정 부분에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판에 소오스, 드레인 영역을 형성하는 단계;상기 게이트 전극, 소오스, 드레인 영역 상부에 접착층을 형성하는 단계; 및상기 돌출된 STI막 양측벽에 접착 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 돌출된 STI막을 형성하는 단계는,반도체 기판 상에 패드 산화막과 실리콘 질화막을 순차적으로 증착하는 단계;상기 실리콘 질화막 및 패드 산화막을 트렌치 예정 영역이 노출되도록 소정 부분 패터닝하는 단계;상기 패터닝된 실리콘 질화막 및 패드 산화막을 마스크로 하여, 상기 노출된 반도체 기판을 소정 깊이만큼 식각하여, 트렌치를 형성하는 단계;상기 실리콘 질화막 및 패드 산화막을 일정 폭만큼 리세스 하는 단계;상기 트렌치 내부 및 실리콘 질화막 사이의 간격이 충분히 충진되도록 절연막을 매립하는 단계; 및상기 실리콘 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 STI막을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에, 상기 돌출된 STI막 양측벽에 실리콘 스페이서를 형성하는 단계를 더 포함하고,상기 접착층 및 접착 스페이서는 전이 금속 실리사이드막으로 형성하는 것을 특징으로 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 전이 금속 실리사이드로 된 접착층 및 접착 스페이서를 형성하는 단계는,상기 반도체 기판 결과물 상부에 전이 금속막을 증착하는 단계;상기 전이 금속막을 열처리하는 단계; 및잔류하는 전이 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 접착 스페이서는 티타늄/티타늄 나이트라이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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