KR102268187B1 - 자기 기억 소자 및 그 제조 방법 - Google Patents

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Abstract

자기 기억 소자 및 그 제조 방법을 제공한다. 자기 기억 소자는 일방향으로 고정된 자화 방향을 갖는 자유 자성 패턴, 변화 가능한 자화 방향을 갖는 기준 자성 패턴, 및 상기 자유 자성 패턴 및 상기 기준 자성 패턴 사이에 개재된 터널 배리어 패턴을 포함한다. 자유 자성 패턴은 상기 터널 배리어 패턴과 접촉된 제1 면 및 상기 제1 면에 대향된 제2 면을 갖는다. 또한, 자기 기억 소자는 상기 자유 자성 패턴의 상기 제2 면 상에 배치된 서브 산화 패턴, 및 상기 서브 산화 패턴과 상기 자유 자성 패턴의 상기 제2 면 사이에 배치된 금속 붕화물 패턴(metal boride pattern)을 더 포함한다. 상기 자유 및 기준 자성 패턴들의 상기 자화 방향들은 상기 자유 자성 패턴의 상기 제1 면에 실질적으로 수직하다.

Description

자기 기억 소자 및 그 제조 방법{MAGNETIC MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 자기 기억 소자 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성을 향상시킬 수 있는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 자기 터널 접합 패턴의 특성 열화를 최소화하거나 방지할 수 있는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 자기 기억 소자는 일방향으로 고정된 자화 방향을 갖는 자유 자성 패턴; 변화 가능한 자화 방향을 갖는 기준 자성 패턴; 상기 자유 자성 패턴 및 상기 기준 자성 패턴 사이에 개재된 터널 배리어 패턴, 상기 자유 자성 패턴은 상기 터널 배리어 패턴과 접촉된 제1 면 및 상기 제1 면에 대향된 제2 면을 갖는 것; 상기 자유 자성 패턴의 상기 제2 면 상에 배치된 서브 산화 패턴; 및 상기 서브 산화 패턴과 상기 자유 자성 패턴의 상기 제2 면 사이에 배치된 금속 붕화물 패턴(metal boride pattern)을 포함할 수 있다. 상기 자유 및 기준 자성 패턴들의 상기 자화 방향들은 상기 자유 자성 패턴의 상기 제1 면에 실질적으로 수직할 수 있다.
일 실시예에 있어서, 상기 금속 붕화물 패턴은 금속 및 보론을 포함할 수 있으며, 상기 자유 자성 패턴은 적어도 하나의 자성 원소를 포함할 수 있다. 이때, 상기 금속 붕화물 패턴의 상기 금속의 붕화물 형성 에너지는 상기 적어도 하나의 자성 원소의 붕화물 형성 에너지 보다 낮을 수 있다.
일 실시예에 있어서, 상기 금속 붕화물 패턴의 보론 농도는 상기 자유 자성 패턴의 보론 농도 보다 높을 수 있다.
일 실시예에 있어서, 상기 자유 자성 패턴의 적어도 일부는 결정 상태일 수 있으며, 상기 자유 자성 패턴의 결정 부분의 보론 농도는 10at% 보다 낮을 수 있다.
일 실시예에 있어서, 산소 원자들이 상기 금속 붕화물 패턴 및 상기 자유 자성 패턴 간의 계면에서 상기 자유 자성 패턴의 자성 원소와 결합하여 계면 수직 자성 이방성(interface perpendicular magnetic anisotropy; i-PMA)을 유도할 수 있다.
일 실시예에 있어서, 상기 금속 붕화물 패턴은 산소를 더 포함할 수 있다.
일 실시예에 있어서, 상기 서브 산화 패턴은 상기 금속 붕화물 패턴과 동일한 금속을 포함하는 금속 산화물로 형성될 수 있다.
일 실시예에 있어서, 상기 금속 붕화물 패턴의 두께는 0.5 A 내지 10 A의 범위를 가질 수 있다.
일 실시예에 있어서, 상기 기준 자성 패턴, 상기 터널 배리어 패턴, 상기 자유 자성 패턴, 상기 금속 붕화물 패턴, 및 상기 서브 산화 패턴이 기판 상에 차례로 적층될 수 있다.
일 실시예에 있어서, 상기 서브 산화 패턴, 상기 금속 붕화물 패턴, 상기 자유 자성 패턴, 상기 터널 배리어 패턴, 및 상기 기준 자성 패턴이 기판 상에 차례로 적층될 수 있다.
본 발명의 다른 측면에 따르면, 자기 기억 소자의 제조 방법은, 기판 상에 기준 자성막, 터널 배리어막, 및 자유 자성막을 차례로 형성하는 것; 상기 자유 자성막 상에 금속 붕화물막을 형성하는 것; 및 상기 금속 붕화물막 상에 서브 산화막을 형성하는 것을 포함할 수 있다. 상기 기준 자성막은 일 방향으로 고정된 자화 방향을 가질 수 있으며, 상기 자유 자성막은 변화 가능한 자화 방향을 가질 수 있다. 상기 기준 자성막 및 상기 자유 자성막의 상기 자화 방향들은 상기 자유 자성막의 상기 터널 배리어막과 접촉된 면에 실질적으로 수직할 수 있다.
일 실시예에 있어서, 상기 자유 자성막은 적어도 하나의 자성 원소 및 보론을 포함할 수 있다. 이때, 상기 금속 붕화물막 및 상기 서브 산화막을 형성하는 것은, 상기 자유 자성막 상에 금속막을 형성하는 것; 어닐링 공정에 의해 상기 자유 자성막 내의 보론을 상기 금속막의 아랫부분 내로 확산시켜 상기 금속 붕화물막을 형성하는 것; 및 산화 공정에 의해 상기 금속막의 잔존된 윗부분에 산소를 공급하여 상기 서브 산화막을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 금속 붕화물막 및 상기 서브 산화막을 형성하는 것은, 증착 공정에 의해 상기 금속 붕화물막을 상기 자유 자성막 상에 증착하는 것; 및 증착 공정에 의해 상기 서브 산화막을 상기 금속 붕화물막 상에 증착하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 서브 산화막을 증착한 후에, 열처리 공정을 수행하여 상기 서브 산화막내 산소 원자들을 상기 금속 붕화물막 및 상기 자유 자성막 사이의 계면으로 확산시키는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 자유 자성막은 적어도 하나의 자성 원소를 포함할 수 있으며, 상기 금속막의 금속의 붕화물 형성 에너지는 상기 적어도 하나의 자성 원소의 붕화물 형성 에너지 보다 낮을 수 있다.
일 실시예에 있어서, 상기 금속 붕화물막의 보론 농도는 상기 자유 자성막의 보론 농도 보다 높을 수 있다.
본 발명의 또 다른 측면에 따르면, 자기 기억 소자의 제조 방법은, 기판 상에 서브 산화막을 형성하는 것; 상기 서브 산화막 상에 차례로 적층된 금속 붕화물막 및 자유 자성막을 형성하는 것; 상기 자유 자성막 상에 터널 배리어막을 형성하는 것; 및 상기 터널 배리어막 상에 기준 자성막을 형성하는 것을 포함할 수 있다. 상기 기준 자성막은 일 방향으로 고정된 자화 방향을 가질 수 있으며, 상기 자유 자성막은 변화 가능한 자화 방향을 가질 수 있다. 상기 기준 자성막 및 상기 자유 자성막의 상기 자화 방향들은 상기 자유 자성막의 상기 터널 배리어막과 접촉된 면에 실질적으로 수직할 수 있다.
일 실시예에 있어서, 상기 자유 자성막은 적어도 하나의 자성 원소 및 보론을 포함할 수 있다. 상기 금속 붕화물막 및 상기 자유 자성막을 형성하는 것은, 상기 서브 산화막 상에 금속막을 형성하는 것; 상기 금속막 상에 상기 자유 자성막을 형성하는 것; 및 어닐링 공정에 의해 상기 자유 자성막의 보론 원자들을 상기 금속막 내로 확산시켜 상기 금속 붕화물막을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 금속 붕화물막 및 상기 자유 자성막을 형성하는 것은, 증착 공정에 의해 상기 금속 붕화물막을 상기 서브 산화막 상에 증착하는 것; 및 상기 증착된 금속 붕화물막 상에 상기 자유 자성막을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 자유 자성막을 형성한 후에, 열처리 공정을 수행하여 상기 서브 산화막내 산소 원자들을 상기 금속 붕화물막 및 상기 자유 자성막 사이의 계면으로 확산시키는 것을 더 포함할 수 있다.
상술된 바와 같이, 상기 금속 붕화물 패턴이 상기 서브 산화 패턴 및 상기 자유 자성 패턴 사이에 개재된다. 상기 금속 붕화물 패턴은 상기 서브 산화 패턴 내의 산소 원자들이 상기 자유 자성 패턴의 내부 및/또는 상기 터널 배리어 패턴으로 확산되는 것을 억제할 수 있다. 이로 인하여, 상기 자기터널 접합 패턴의 특성 열화를 최소화하거나 방지하여 우수한 신뢰성의 자기 기억 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자를 예시적으로 나타내는 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 예시적으로 나타내는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법에서 금속 붕화물막 및 서브 산화막을 형성하는 방법의 일 예를 나타내는 순서도이다.
도 8은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법에서 금속 붕화물막 및 서브 산화막을 형성하는 방법의 다른 예를 나타내는 순서도이다.
도 9는 본 발명의 일 실시예에 따른 자기 기억 소자의 특성을 설명하기 위한 그래프이다.
도 10은 본 발명의 다른 실시예에 따른 자기 기억 소자를 예시적으로 나타내는 단면도이다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 예시적으로 나타내는 단면도들이다.
도 15는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법에서 서브 산화막 및 금속 붕화물막을 형성하는 방법의 일 예를 나타내는 순서도이다.
도 16은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법에서 금속 붕화물막을 형성하는 방법의 다른 예를 나타내는 순서도이다.
도 17은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 18은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도 이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에 '연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플링 되거나, 다른 요소와의 사이에 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자를 예시적으로 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 자기 기억 소자는 일 방향으로 고정된 자화 방향(RM)을 갖는 기준 자성 패턴(120a), 변화 가능한 자화 방향(FM)을 갖는 자유 자성 패턴(130a), 및 상기 기준 및 자유 자성 패턴들(120a, 130a) 사이에 개재된 터널 배리어 패턴(125a)을 포함할 수 있다. 상기 자유 자성 패턴(130a)은 상기 터널 배리어 패턴(125a)과 접촉하는 제1 면 및 상기 제1 면에 대향된 제2 면을 가질 수 있다. 또한, 상기 자기 기억 소자는 상기 자유 자성 패턴(130a)의 상기 제2 면 상에 배치된 서브 산화 패턴(150a) 및 상기 서브 산화 패턴(150a)과 상기 자유 자성 패턴(130a)의 상기 제2 면 사이에 개재된 금속 붕화물 패턴(140a, metal boride pattern)을 더 포함한다.
본 실시예에서, 도 1에 개시된 바와 같이, 상기 기준 자성 패턴(120a), 상기 터널 배리어 패턴(125a), 상기 자유 자성 패턴(130a), 상기 금속 붕화물 패턴(140a), 및 상기 서브 산화 패턴(150a)이 기판(100) 상에 차례로 적층될 수 있다. 이 경우에, 상기 자유 자성 패턴(130a)의 상기 제1 면 및 상기 제2 면은 상기 자유 자성 패턴(130a)의 하부면 및 상부면에 각각 해당할 수 있다.
좀 더 구체적으로, 하부 층간 절연막(105)이 상기 기판(100) 상에 배치될 수 있으며, 하부 콘택 플러그(110)가 상기 하부 층간 절연막(105)을 관통할 수 있다. 다이오드 또는 전계 효과 트랜지스터와 같은 선택 요소(selection component)가 상기 기판(100) 상에 형성될 수 있으며, 상기 하부 층간 절연막(105)은 상기 선택 요소를 덮을 수 있다. 상기 하부 콘택 플러그(110)는 상기 선택 요소의 일 단자와 전기적으로 접속될 수 있다. 상기 하부 층간 절연막(105)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 하부 콘택 플러그(110)는 도핑된 반도체 물질(예컨대, 도핑된 실리콘), 금속(예컨대, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 또는 금속-반도체 화합물(예컨대, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
하부 전극(115a, bottom electrode)이 상기 하부 층간 절연막(105) 및 상기 하부 콘택 플러그(110)의 상부면 상에 배치될 수 있다. 상기 하부 전극(115a)은 상기 하부 콘택 플러그(110)를 통하여 상기 선택 요소의 상기 일 단자에 전기적으로 접속될 수 있다. 상기 기준 자성 패턴(120a), 상기 터널 배리어 패턴(125a), 및 상기 자유 자성 패턴(130a)이 상기 하부 전극(115a)의 상부면 상에 차례로 적층될 수 있다. 상기 금속 붕화물 패턴(140a) 및 상기 서브 산화 패턴(150a)은 상기 자유 자성 패턴(130a)의 상부면 상에 차례로 적층될 수 있다. 일 실시예에서, 캡핑 전극(160a, capping electrode)이 상기 서브 산화 패턴(150a)의 상부면 상에 배치될 수 있다.
상기 기준 및 자유 자성 패턴들(120a, 130a), 상기 터널 배리어 패턴(125a), 상기 금속 붕화물 패턴(140a), 및 상기 서브 산화 패턴(150a)은 자기 터널 접합 패턴(magnetic tunnel junction (MTJ) pattern)을 구성할 수 있다. 상기 기준 자성 패턴(120a) 및 상기 자유 자성 패턴(130a)의 상기 자화 방향들(RM, FM)은 상기 자유 자성 패턴(130a)의 상기 제1 면(예컨대, 상기 하부면)에 실질적으로 수직할 수 있다. 상기 자유 자성 패턴(130a)의 상기 자화 방황(FM)은 제1 프로그램 동작에 의해 상기 기준 자성 패턴(120a)의 상기 자화 방향(RM)과 평행할 수 있다. 이 경우에, 상기 자기 터널 접합 패턴은 제1 저항 값을 가질 수 있다. 한편, 상기 자유 자성 패턴(130a)의 상기 자화 방향(FM)은 제2 프로그램 동작에 의해 상기 기준 자성 패턴(120a)의 상기 자화 방향(RM)과 반평행할 수 있다. 이 경우에, 상기 자기 터널 접합 패턴은 상기 제1 저항 값 보다 큰 제2 저항 값을 가질 수 있다. 상기 자기 터널 접합 패턴은 이러한 저항 값들의 차이를 이용하여 논리 데이터를 저장할 수 있다. 상기 자유 자성 패턴(130a)의 상기 자화 방향(FM)은 상기 제1 및 제2 프로그램 동작들의 제1 및 제2 프로그램 전류들 내 전자들의 스핀 토크들을 이용하여 변화될 수 있다.
상기 기준 자성 패턴(120a)은 수직 자성 물질(예컨대, CoFeTb, CoFeGd, 또는 CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt 합금, 또는 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n 적층 구조체, (CoFe/Pt)n 적층 구조체, (CoFe/Pd)n 적층 구조체, (Co/Pd)n 적층 구조체, (Co/Ni)n 적층 구조체, (CoNi/Pt)n 적층 구조체, (CoCr/Pt)n 적층 구조체, 또는 (CoCr/Pd)n 적층 구조체(n은 자연수)에서 적어도 하나를 포함할 수 있다.
상기 하부 전극(115a)은 도전성 금속 질화물 및 금속 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 하부 전극(115a)은 상기 기준 자성 패턴(120a)의 시드(seed) 역할을 수행할 수 있다. 예컨대, 상기 기준 자성 패턴(120a)이 상기 L10 구조를 갖는 수직 자성 물질로 형성되는 경우에, 상기 하부 전극(115a)은 염화나트륨(NaCl) 결정 구조를 갖는 도전성 금속 질화물(예컨대, 질화티타늄, 질화탄탈늄, 질화크롬 또는 질화바나듐)를 포함할 수 있다. 이와는 달리, 상기 기준 자성 패턴(120a)이 상기 조밀 육방 결정 구조를 갖는 경우에, 상기 하부 전극(115a)은 상기 조밀육방 결정 구조를 갖는 도전 물질(예컨대, 루테늄)을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 하부 전극(115a)은 다른 도전 물질(예컨대, 티타늄 또는 탄탈륨)을 포함할 수도 있다.
상기 터널 배리어 패턴(125a)는 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 터널 배리어 패턴(125a)은 염화나트륨(NaCl) 결정 구조를 갖는 산화마그네슘을 포함할 수 있다.
상기 자유 자성 패턴(130a)은 적어도 하나의 자성 원소를 포함할 수 있다. 철(Fe), 니켈(Ni), 및 코발트(Co)는 자성 원소들일 수 있다. 일 실시예에서, 상기 자유 자성 패턴(130a)은, 산소와 결합하여 계면 수직 자성 이방성(interface perpendicular magnetic anisotropy; i-PMA)을 유도할 수 있는 자성 원소(예를 들어, 철)를 포함할 수 있다. 예컨대, 상기 자유 자성 패턴(130a)은 코발트-철(CoFe) 또는 코발트-철-보론(CoFeB)를 포함할 수 있다. 상기 자유 자성 패턴(130a)은 결정 상태일 수 있다. 일 실시예에서, 상기 자유 자성 패턴(130a)의 적어도 일부는 체심 입방 결정 구조(body-centered cubic (BCC) crystal structure)를 가질 수 있다. 상기 자유 자성 패턴(130a)가 코발트-철-보론(CoFeB)을 포함하는 경우에, 상기 자유 자성 패턴(130a)의 결정 부분의 보론 농도는 10at% 보다 작을 수 있다.
산소 원자들이 상기 금속 붕화물 패턴(140a) 및 상기 자유 자성 패턴(130a) 간의 계면에 존재할 수 있다. 상기 산소 원자들은 상기 자유 자성 패턴(130a)의 자성 원자들(예컨대, 철 원자들)과 결합하여 상기 자유 자성 패턴(130a)과 상기 금속 붕화물 패턴(140a) 간의 상기 계면에서 상기 계면 수직 자성 이방성을 유도할 수 있다. 상기 산소 원자들은 상기 서브 산화 패턴(150a)으로부터 상기 자유 자성 패턴(130a)과 상기 금속 붕화물 패턴(140a) 간의 상기 계면으로 공급될 수 있다. 즉, 상기 서브 산화 패턴(150a)은 상기 금속 붕화물 패턴(140a) 및 상기 자유 자성 패턴(130a) 간의 계면의 산소 원자들의 소스(source)로서 작용할 수 있다.
또한, 상기 자유 자성 패턴(130a)의 상기 자성 원자들(예컨대, 철 원자들)은 상기 터널 배리어 패턴(125a)과 상기 자유 자성 패턴(130a) 간의 계면에서 상기 터널 배리어 패턴(125a)의 산소 원자들과 결합할 수 있다. 이로써, 상기 계면 수직 자성 이방성은 상기 터널 배리어 패턴(125a)과 상기 자유 자성 패턴(130a) 간의 계면에서도 유도 될 수 있다. 상기 자유 자성 패턴(130a)의 자화 방향(FM)은 상기 자유 자성 패턴(130a)의 상기 계면들에 유도된 상기 계면 수직 자성 이방성에 의하여 상기 자유 자성 패턴(130a)의 하부면에 실질적으로 수직할 수 있다.
상기 금속 붕화물 패턴(140a)은 금속 및 보론(boron)을 포함할 수 있다. 여기서, 상기 금속 붕화물 패턴(140a)의 상기 금속의 붕화물 형성 에너지는 상기 자유 자성 패턴(130a)의 상기 자성 원소의 붕화물 형성 에너지 보다 낮을 수 있다. 예를 들어, 상기 금속 붕화물 패턴(140a)의 상기 금속은 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 하프늄(Hf), 지르코늄(Zr), 스칸듐(Sc), 니오븀(Nb), 또는 바나듐(V) 중에서 적어도 하나를 포함할 수 있다. 이로써, 상기 금속 붕화물 패턴(140a)은 탄탈륨 붕화물(tantalum boride), 티타늄 붕화물(titanium boride), 텅스텐 붕화물(tungsten boride), 하프늄 붕화물(hafnium boride), 지르코늄 붕화물(zirconium boride), 스칸듐 붕화물(scandium boride), 니오븀 붕화물(niobium boride), 또는 바나듐(vanadium boride) 중에서 적어도 하나를 포함할 수 있다.
상기 금속 붕화물 패턴(140a)의 보론 농도는 상기 자유 자성 패턴(130a)의 보론 농도 보다 높을 수 있다. 이때, 상기 자유 자성 패턴(130a)은 보론을 포함하거나 보론을 포함하지 않을 수 있다. 일 실시예에서, 상기 자유 자성 패턴(130a)은 결정 부분과 비정질 부분을 포함할 수 있다. 상기 자유 자성 패턴(130a)의 상기 결정 부분은 상기 터널 배리어 패턴(125a)에 인접할 수 있으며, 상기 자유 자성 패턴(130a)의 상기 비정질 부분은 상기 금속 붕화물 패턴(140a)에 인접할 수 있다. 일 실시예에서, 상기 상기 자유 자성 패턴(130a)의 상기 비정질 부분의 보론 농도가 상기 자유 자성 패턴(130a)의 상기 결정 부분의 보론 농도 보다 높을 수 있다. 이 경우에, 상기 금속 붕화물 패턴(140a)의 적어도 일부(예를 들어, 중심부)의 보론 농도가 상기 자유 자성 패턴(130a)의 상기 비정질 부분의 보론 농도 보다 높을 수 있다. 다시 말해서, 상기 금속 붕화물 패턴(140a)의 최대 보론 농도가 상기 자유 자성 패턴(130a)의 최대 보론 농도 보다 높을 수 있다. 다른 실시예에서, 상기 자유 자성 패턴(130a)은 균일한 보론 농도를 가질 수 있으며, 상기 금속 붕화물 패턴(140a)도 균일한 보론 농도를 가질 수 있다. 이때, 상기 금속 붕화물 패턴(140a)의 상기 균일한 보론 농도는 상기 자유 자성 패턴(130a)의 상기 균일한 보론 농도 보다 높을 수 있다. 또 다른 실시예에서, 상기 자유 자성 패턴(130a)은 보론을 포함하지 않을 수 있다. 일 실시예에서, 상기 금속 붕화물 패턴(140a)의 상기 보론 농도는 1at% 내지 50at%일 수 있다.
상기 금속 붕화물 패턴(140a)은 상기 서브 산화 패턴(150a) 내의 산소 원자들이 상기 자유 자성 패턴(130a)의 내부 및/또는 상기 터널 배리어 패턴(125a)으로 확산되는 것을 억제할 수 있다. 이로 인하여, 상기 자기터널 접합 패턴의 특성 열화를 최소화하거나 방지할 수 있다.
만약, 상기 금속 붕화물 패턴(140a)이 존재하지 않는 경우에, 상기 서브 산화 패턴(150a)의 산소 원자들이 상기 자유 자성 패턴(130a) 내부 및/또는 상기 터널 배리어 패턴(125a)으로 과도하게 확산될 수 있다. 이로 인하여, 상기 자유 자성 패턴(130a)이 부분적으로 산화되거나 상기 터널 배리어 패턴(125a)의 산소 농도가 증가될 수 있다. 결과적으로, 상기 자기터널 접합 패턴의 총 저항이 증가되어, 상기 자기터널 접합 패턴의 특성이 열화될 수 있다. 하지만, 본 발명의 실시예들에서는, 상기 금속 붕화물 패턴(140a)이 상기 서브 산화 패턴(150a)과 상기 자유 자성 패턴(130a) 사이에 개재되어 상기 서브 산화 패턴(150a)의 산소 원자들의 상기 확산을 억제할 수 있다. 즉, 상기 자기터널 접합 패턴의 특성 열화를 최소화하거나 방지할 수 있다.
상기 금속 붕화물 패턴(140a)의 두께는 0.5 A 내지 10 A의 범위를 가질 수 있다. 상기 금속 붕화물 패턴(140a)이 얇음으로써, 상기 서브 산화 패턴(140a)의 상기 산소 원자들이 상기 금속 붕화물 패턴(140a) 및 상기 자유 자성 패턴(130a) 간의 상기 계면에 제공될 수 있다. 일 실시예에서, 상기 금속 붕화물 패턴(140a)은 산소를 더 포함할 수 있다.
상기 서브 산화 패턴(150a)은 산화물을 포함할 수 있다. 일 실시예에서, 상기 서브 산화 패턴(150a)은 상기 금속 붕화물 패턴과 동일한 금속을 포함하는 금속 산화물로 형성될 수 있다. 예컨대, 상기 서브 산화 패턴(150a)은 탄탈륨 산화물, 티타늄 산화물, 텅스텐 산화물, 하프늄 산화물, 지르코늄 산화물, 스칸듐 산화물, 니오븀 산화물, 또는 바나듐 산화물 중에서 적어도 하나를 포함할 수 있다. 상기 서브 산화 패턴(150a)은 전류가 통과할 수 있는 얇은 두께를 가질 수 있다. 예컨대, 상기 서브 산화 패턴(150a)은 0.5 A 내지 30 A의 범위를 가질 수 있다.
상기 캡핑 전극(160a)은 상기 서브 산화 패턴(150a)을 보호할 수 있다. 예컨대, 상기 캡핑 전극(160a)은 루세늄(Ru) 또는 탄탈륨(Ta)과 같은 금속을 포함할 수 있다. 상기 캡핑 전극(160a)은 도전성 금속 질화물을 더 포함할 수 있다. 이와는 달리, 상기 캡핑 전극(160a)은 상기 도전성 금속 질화물만으로 형성될 수도 있다.
한편, 상기 기준 자성 패턴(120a)은 합성 반강자성 구조(synthetic anti-ferromagnetic (SAF) structure)를 가질 수 있다. 이 경우에, 상기 기준 자성 패턴(115a)은 제1 고정 패턴(first pinned pattern), 상기 제1 고정 패턴과 상기 터널 배리어 패턴(125a) 사이에 배치된 제2 고정 패턴, 및 상기 제1 및 제2 고정 패턴들 사이에 개재된 교환 결합 패턴(exchange coupling pattern)을 포함할 수 있다. 상기 제1 및 제2 고정 패턴들의 각각은 상기 수직 자성 물질(예컨대, CoFeTb, CoFeGd, 또는 CoFeDy), 상기 L10 구조를 갖는 수직 자성 물질, 상기 조밀육방(Hexagonal Close Packed) 결정 구조의 CoPt 합금, 또는 상기 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 교환 결합 패턴은, 예컨대, RKKY 상호작용(Ruderman-Klttel-Kasuya-Yosida interaction)에 의해 상기 제1 및 제2 고정 패턴들의 자화 방향들을 서로 반평행하도록 결합시킬 수 있다. 예컨대, 상기 교환 결합 패턴은 루테늄(Ru)을 포함할 수 있다. 상기 기준 자성 패턴(120a)은 상기 합성 반강자성 구조를 가짐으로써, 상기 자기 기준 자성 패턴(120a)의 자기장이 상기 자유 자성 패턴(130a)에 주는 영향을 최소화시킬 수 있다.
일 실시예에서, 상기 터널 배리어 패턴(125a)에 인접한 상기 제2 고정 패턴은 분극 강화 자성 패턴을 더 포함할 수 있다. 상기 분극 강화 자성 패턴은 적어도 하나의 자성 원소를 포함할 수 있다. 일 실시예에서, 상기 분극 강화 자성 패턴은, 상기 터널 배리어 패턴(125a)과 상기 분극 강화 자성 패턴 간의 계면에서 계면 수직 자성 이방성을 유도할 수 있는 자성 원소(예컨대, 철(Fe))를 포함할 수 있다. 일 실시예에서, 상기 분극 강화 자성 패턴은 결정 상태일 수 있다. 예컨대, 상기 분극 강화 자성 패턴은 체심 입방 결정 구조를 가질 수 있다. 상기 분극 강화 자성 패턴은 CoFe 또는 CoFeB를 포함할 수 있다. 상기 분극 강화 자성 패턴이 CoFeB를 포함하는 경우에, 상기 분극 강화 자성 패턴의 보론 농도는 10at% 보다 작을 수 있다. 이로써, 상기 분극 강화 자성 패턴은 결정 상태일 수 있다. 상기 분극 강화 자성 패턴의 자화방향은 상기 제2 고정 패턴의 상기 수직 자성 물질 또는 수직 자성 구조체의 자화 및 상기 터널 배리어 패턴(125a) 및 상기 분극 강화 자성 패턴 사이의 상기 계면 수직 자성 이방성에 의하여 상기 자유 자성 패턴(130a)의 상기 하부면에 실질적으로 수직할 수 있다.
상기 기준 자성 패턴(120a)이 상기 합성 반강자성 구조를 가지는 경우에, 상기 터널 배리어 패턴(125a)에 인접한 상기 제2 고정 패턴의 자화 방향이 상기 기준 자성 패턴(120a)의 상기 자화 방향(RM)에 해당할 수 있다.
계속해서, 도 1을 참조하면, 상기 전극들(115a, 160a) 및 상기 패턴들(120a, 125a, 130a, 140a, 150a)의 측벽들은 서로 정렬될 수 있다. 상부 층간 절연막(165)이 상기 하부 층간 절연막(105), 상기 자기터널 접합 패턴 및 캡핑 전극(160a) 상에 배치될 수 있다. 상기 상부 층간 절연막(165)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
상부 콘택 플러그(170)가 상기 상부 층간 절연막(165)을 관통하여 상기 캡핑 전극(160a)에 연결될 수 있다. 상기 상부 콘택 플러그(170)는 도전 물질(예를 들어, 도전성 금속 질화물 및/또는 금속)으로 형성될 수 있다. 배선(175)이 상기 상부 층간 절연막(165) 상에 배치되어 상기 상부 콘택 플러그(170)에 연결될 수 있다. 즉, 상기 배선(175)은 상기 상부 콘택 플러그(170)를 통하여 상기 자기터널 접합 패턴에 전기적으로 연결될 수 있다. 이와는 달리, 상기 상부 콘택 플러그(170)가 생략되고 상기 상부 층간 절연막(165)이 상기 캡핑 전극(160a)의 상부면을 노출 시킬 수 있다. 즉, 상기 상부 층간 절연막(165)의 상부면이 상기 캡핑 전극(160a)의 상부면과 실질적으로 공면을 이룰 수 있다. 이 경우에, 상기 배선(175)은 상기 캡핑 전극(160a)의 상부면과 직접 접촉될 수 있다. 일 실시예에서, 상기 배선(175)은 비트 라인일 수 있다. 상기 배선(175)은 도전 물질(예를 들어, 도전성 금속 질화물 및/또는 금속)으로 형성될 수 있다.
상술된 바와 같이, 상기 금속 붕화물 패턴(140a)이 상기 서브 산화 패턴(150a) 내의 산소 원자들이 상기 자유 자성 패턴(130a)의 내부 및/또는 상기 터널 배리어 패턴(125a)으로 확산되는 것을 억제할 수 있다. 이로 인하여, 상기 자기터널 접합 패턴의 특성 열화를 최소화하거나 방지하여 우수한 신뢰성의 자기 기억 소자를 구현할 수 있다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 예시적으로 나타내는 단면도들이다. 도 7은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법에서 금속 붕화물막 및 서브 산화막을 형성하는 방법의 일 예를 나타내는 순서도이다.
도 2를 참조하면, 하부 층간 절연막(105)이 기판(100) 상에 형성될 수 있다. 하부 콘택 플러그(110)가 상기 하부 층간 절연막(105)을 관통하도록 형성될 수 있다. 도 1을 참조하여 설명한 것과 같이, 상기 하부 콘택 플러그(110)는 상기 하부 층간 절연막(105) 아래의 선택 요소의 일 단자와 전기적으로 연결될 수 있다.
하부 전극막(115)을 상기 하부 층간 절연막(105) 상에 형성할 수 있다. 상기 하부 전극막(115)은 물리 기상 증착 공정(physical vapor deposition (PVD) process; 예를 들어, 스퍼터링 공정), 화학 기상 증착 공정(chemical vapor deposition (CVD) process), 또는 원자층 증착 공정(atomic layer deposition (ALD) process) 중에서 적어도 하나로 형성될 수 있다. 상기 하부 전극막(115)의 물질은 도 1을 참조하여 설명한 하부 전극(115a)의 물질과 동일할 수 있다. 상기 하부 전극막(115)은 상기 하부 콘택 플러그(110)과 접촉될 수 있다.
기준 자성막(120), 터널 배리어막(125), 및 자유 자성막(130)이 상기 하부 전극막(115) 상에 차례로 형성될 수 있다. 상기 기준 자성막(120)는 도 1을 참조하여 설명한 상기 기준 자성 패턴(120a)과 동일한 물질을 포함할 수 있으며, 상기 터널 배리어막(125)은 도 1을 참조하여 설명한 상기 터널 배리어 패턴(125a)과 동일한 물질을 포함할 수 있다. 상기 기준 자성막(120) 및 상기 터널 배리어막(125)의 각각은 PVD 공정, CVD 공정, 또는 ALD 공정으로 형성될 수 있다.
상기 자유 자성막(130)은 증착 공정(예를 들어, PVD 공정 또는 ALD 공정)에 의해 증착될 수 있다. 적어도 하나의 자성 원소를 포함할 수 있다. 철(Fe), 니켈(Ni), 및 코발트(Co)는 자성 원소들일 수 있다. 특히, 상기 자유 자성막(130)은 산화와 결합하여 계면 수직 자성 이방성을 유도할 수 있는 자성 원소(예를 들어, 철)를 포함할 수 있다. 일 실시예에서, 상기 자유 자성막(130)은 보론을 더 포함할 수 있다. 예컨대, 상기 자유 자성막(130)은 코발트-철-보론(CoFeB)로 형성될 수 있다. 상기 증착된 자유 자성막(130)은 비정질 상태일 수 있다. 예컨대, 상기 자유 자성막(130)이 CoFeB로 형성되는 경우에, 상기 증착된 자유 자성막(130)의 보론 농도는 10 at% 보다 높을 수 있다. 10 at% 보다 높은 보론 농도를 갖는 CoFeB는 비정질 상태일 수 있다.
도 2 및 도 7을 참조하면, 금속막(135)이 상기 자유 자성막(130) 상에 형성될 수 있다(S200). 상기 금속막(135)은 증착 공정(예를 들어, PVD 공정 또는 ALD 공정)에 의해 증착될 수 있다. 상기 금속막(135)은, 상기 자유 자성막(130)의 상기 자성 원소(예를 들어, 코발트 및 철)의 붕화물 형성 에너지 보다 낮은 붕화물 형성 에너지를 갖는 금속을 포함할 수 있다. 예를 들어, 상기 금속막(135)은 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 하프늄(Hf), 지르코늄(Zr), 스칸듐(Sc), 니오븀(Nb), 또는 바나듐(V) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 금속막(135)의 두께는 0.5 A 내지 30 A일 수 있다.
도 3 및 도 7을 참조하면, 어닐링 공정을 수행하여 상기 자유 자성막(130) 상에 금속 붕화물막(140)을 형성할 수 있다(S202). 상기 어닐링 공정에 의해 상기 자유 자성막(130) 내의 보론 원자들이 상기 금속막(135)의 아랫부분으로 확산되어 상기 금속 붕화물막(140)이 형성될 수 있다. 즉, 상기 어닐링 공정에 의해 상기 금속막(135)의 상기 아랫 부분이 상기 금속 붕화물막(140)으로 변환될 수 있다. 이때, 상기 금속막(135)의 윗부분(135r)은 잔존될 수 있다. 일 실시예에서, 상기 금속 붕화물막(140)의 두께는 0.5 A 내지 10 A일 수 있다.
상기 자유 자성막(130) 내의 보론 원자들이 상기 어닐링 공정에 의해 상기 자유 자성막(130)의 외부로 빠져 나감으로써, 상기 자유 자성막(130)의 적어도 일부는 결정 상태가 될 수 있다. 예컨대, 상기 자유 자성막(130)의 결정 부분은 체심 입방 결정 구조를 가질 수 있다. 상기 자유 자성막(130)의 상기 결정 부분의 보론 농도는 10 at% 보다 낮을 수 있다.
상술된 바와 같이, 상기 금속막(135)의 상기 금속의 붕화물 형성 에너지는 상기 자유 자성막(130)의 상기 자성 원소의 붕화물 형성 에너지 보다 낮다. 이로 인하여, 상기 어닐링 공정 동안에, 상기 금속막(135)의 상기 금속이 상기 자성 원소 보다 상기 보론과 더 잘 결합할 수 있다.
상기 보론 원자들이 상기 금속막(135)의 아랫 부분 내로 확산되기 위하여, 상기 어닐링 공정의 공정 온도는 적어도 275℃일 수 있다. 즉, 상기 어닐링 공정의 공정 온도는 275℃와 같거나 클 수 있다. 상기 어닐링 공정 동안에, 상기 기준 자성막(120)이 상기 자유 자성막(130) 아래에 존재한다. 이에 따라, 상기 어닐링 공정의 상기 공정 온도는 상기 기준 자성막(120)의 임계 온도와 같거나 낮을 수 있다. 상기 기준 자성막(120)의 임계 온도는 상기 기준 자성막(120)의 수직 자화 특성을 유지하는 최대 온도로 정의될 수 있다. 즉, 상기 임계 온도 보다 높은 온도의 열 버짓(heat budget)이 상기 기준 자성막(120)에 가해지는 경우에, 상기 기준 자성막(120)은 상기 수직 자화 특성을 잃을 수 있다. 예컨대, 상기 기준 자성막(120)의 임계 온도는 450℃일 수 있다. 따라서, 본 실시예에 따른 상기 어닐링 공정의 공정 온도는 275℃ 내지 450℃의 범위를 가질 수 있다.
상기 어닐링 공정 후에, 상기 금속 붕화물막(140)의 보론 농도는 상기 자유 자성막(130)의 보론 농도 보다 높을 수 있다. 일 실시예에서, 상기 어닐링 공정 동안에 상기 자유 자성막(130) 및 상기 금속 붕화물막(140)의 결정 구조들이 서로 매칭될 수 있다. 다른 실시예에서, 상기 어닐링 공정 후에, 상기 자유 자성막(130)은 상기 터널 배리어막(125)에 인접한 결정 부분 및 상기 금속 붕화물막(140)에 인접한 비정질 부분을 포함할 수 있다. 이 경우에, 상기 금속 붕화물막(140)의 적어도 일부분의 보론 농도가 상기 자유 자성막(130)의 상기 비정질 부분의 보론 농도 보다 높을 수 있다. 상기 어닐링 공정은 퍼니스(furnace)를 이용하는 어닐링 공정, 급속 열 어닐링 공정, 또는 레이저 어닐링 공정 등으로 수행될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 어닐링 공정은 다른 타입의 어닐링 공정으로 수행될 수도 있다.
도 4 및 도 7을 참조하면, 산화 공정을 수행하여 상기 금속붕화물막(140) 상에 서브 산화막(150)을 형성할 수 있다(S204). 상기 산화 공정에 의해 산소 원자들이 상기 금속막의 상기 잔존된 윗부분(135r) 내로 제공되어, 상기 서브 산화막(150)이 형성될 수 있다. 즉, 상기 금속막의 상기 잔존된 윗부분(135r)은 상기 산화 공정에 의하여 상기 서브 산화막(150)으로 변환될 수 있다. 일 실시예에서, 상기 서브 산화막(150)의 두께는 0.5 A 내지 30 A일 수 있다.
상기 산화 공정 동안에 상기 서브 산화막(150) 내의 산소 원자들이 상기 금속 붕화물막(140) 및 상기 자유 자성막(130) 간의 계면에 제공될 수 있다. 이때, 상기 금속 붕화물막(140)은 상기 산소 원자들이 상기 자유 자성막(130)의 내부 및/또는 상기 터널 배리어막(125)으로 확산되는 것을 억제할 수 있다. 상기 금속 붕화물막(140) 및 상기 자유 자성막(130)의 상기 계면에 제공된 산소 원자들은 상기 자유 자성막(130)의 상기 자성 원자들(예를 들어, 철 원자들)과 결합하여 계면 수직 자성 이방성을 유도할 수 있다. 상기 산화 공정 동안에 상기 산소 원자들이 상기 계면들로 확산됨으로써, 상기 금속 붕화물막(140)은 산소를 더 포함할 수도 있다.
상기 서브 산화막(150) 및 상기 금속 붕화물막(140)은 상기 금속막(135)을 이용하여 형성됨으로써, 상기 서브 산화막(150)은 상기 금속 붕화물막(140)과 동일한 금속을 포함할 수 있다. 상기 산화 공정은 산소 소스 가스(예를 들어, 산소(O2) 가스)를 이용하여 수행할 수 있다. 예를 들어, 상기 산화 공정의 공정 온도는 200℃ 내지 300℃일 수 있다. 상기 산화 공정 동안에 상기 서브 산화막(150) 및 상기 금속 붕화물막(140)의 결정 구조들이 서로 매칭될 수 있다.
한편, 상기 금속 붕화물막(140) 및 상기 서브 산화막(150)은 다른 방법에 의해 형성될 수도 있다. 이를 도 8을 참조하여 구체적으로 설명한다. 도 8은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법에서 금속 붕화물막 및 서브 산화막을 형성하는 방법의 다른 예를 나타내는 순서도이다.
도 4 및 도 8을 참조하면, 금속 붕화물막(140)이 증착 공정에 의해 상기 자유 자성막(130) 상에 증착될 수 있다(S210). 예를 들어, 상기 금속 붕화물막(140)은 PVD 공정, CVD 공정, 또는 ALD 공정에 의해 증착될 수 있다. 이 경우에, 상기 자유 자성막(130)은 결정 상태로 증착될 수 있다. 또한, 상기 증착된 자유 자성막(130)은 보론을 포함하지 않거나, 10 at% 보다 낮은 보론 농도를 가질 수 있다. 이와는 달리, 상기 금속 붕화물막(140)이 상기 증착 공정에 의해 증착될지라도, 상기 증착된 자유 자성막(130)은 비정질 상태일 수도 있으며, 보론을 포함할 수 있다. 이 경우는 아래에서 구체적으로 설명한다.
서브 산화막(150)이 증착 공정(예를 들어, PVD 공정, CVD 공정, 또는 ALD 공정)에 의해 상기 금속 붕화물막(140) 상에 증착될 수 있다(S212). 일 실시예에서, 상기 증착된 서브 산화막(150)은 상기 증착된 금속 붕화물막(140)과 동일한 금속을 포함하는 금속 산화물로 형성될 수 있다. 이와는 달리, 상기 증착된 서브 산화막(150)은 상기 증착된 금속 붕화물막(140)과 다른 금속을 포함하는 금속 산화물로 형성될 수도 있다.
열처리 공정을 수행하여 상기 서브 산화막(150) 내의 산소 원자들을 상기 금속 붕화물막(140)과 상기 자유 자성막(130) 사이의 계면으로 확산시킬 수 있다(S214). 상기 산소 원자들은 상기 계면에서 상기 자유 자성막(130)의 자성 원자들(예를 들어, 철 원자들)과 결합하여 상기 계면 수직 자성 이방성을 유도할 수 있다. 상기 증착된 자유 자성막(130)이 비정질 상태인 경우에, 상기 열처리 공정에 의해 상기 증착된 자유 자성막(130) 내의 보론 원자들이 외부로 빠져 나가서, 상기 자유 자성막(130)은 결정 상태가 될 수 있다. 이때, 상기 열처리 공정의 공정 온도가 275℃ 보다 낮은 경우에, 상기 자유 자성막(130)의 상기 보론 원자들은 상기 금속 붕화물막(140) 내로 확산되지 않는다.
상기 열처리 공정(S214)에 의하여, 상기 자유 자성막(130), 상기 증착된 금속 붕화물막(140), 및 상기 증착된 서브 산화막(150)의 결정 구조들이 서로 매칭될 수 있다. 예를 들어, 상기 열처리 공정의 공정 온도는 200℃ 내지 300℃일 수 있다. 다른 실시예에서, 상기 열처리 공정은 생략될 수도 있다. 이 경우에, 후속 공정의 공정 온도에 의하여 상기 증착된 서브 산화막(150)의 산소 원자들이 상기 금속 붕화물막(140) 및 상기 자유 자성막(130)의 상기 계면으로 확산될 수 있다.
도 5를 참조하면, 캡핑 전극막(160)이 상기 서브 산화막(150) 상에 형성될 수 있다. 상기 캡핑 전극막(160)은 도 1을 참조하여 설명한 상기 캡핑 전극(160a)과 동일한 물질로 형성될 수 있다.
도 6을 참조하면, 상기 캡핑 전극막(160), 서브 산화막(150), 금속 붕화물막(140), 자유 자성막(130), 터널 배리어막(125), 기준 자성막(120), 및 하부 전극막(115)을 연속적으로 패터닝하여 차레로 적층된 하부 전극(115a), 기준 자성 패턴(120a), 터널 배리어 패턴(125a), 자유 자성 패턴(130a), 금속 붕화물 패턴(140a), 서브 산화 패턴(150a), 및 캡핑 전극(160a)을 형성할 수 있다.
이어서, 도 1의 상기 상부 층간 절연막(165), 상기 상부 콘택 플러그(170), 및 상기 배선(175)을 형성하여, 도 1에 개시된 상기 자기 기억 소자를 구현할 수 있다.
본 발명에 따른 자기 기억 소자의 상기 금속 붕화물 패턴(140a)의 특성을 확인하기 위한 실험을 수행하였다. 이 실험을 도 9의 그래프를 참조하여 구체적으로 설명한다. 도 9는 본 발명의 일 실시예에 따른 자기 기억 소자의 특성을 설명하기 위한 그래프이다.
실험을 위해 제1 샘플들 및 제2 샘플들을 준비하였다. 상기 제1 샘플들은 본 발명의 실시예들에 따른 상기 금속 붕화물 패턴들(140a)을 포함하도록 형성하였다. 상기 제2 샘플들에는 상기 금속 붕화물 패턴(140a)을 형성하지 않았다. 상기 제1 샘플들은 도 7의 플로우 챠트에 개시된 방법을 이용하여 형성하였으며, 상기 제2 샘플들은 도 7의 단계들 S200 및 S204를 이용하여 형성하였다. 즉, 상기 제2 샘플들이 형성될 때, 도 7의 단계S202(금속 붕화물막 형성 단계)를 수행하지 않았다. 상기 제1 샘플들의 상기 산화 공정들(S204)의 산소 공급량들이 서로 달랐다. 또한, 상기 제2 샘플들의 상기 산화 공정들(S204)의 산소 공급량들이 달랐다. 도 9의 그래프는 상기 산소 공급량에 따른 상기 제1 및 제2 샘플들의 총 저항 값들(RA)을 보여준다. 상기 총 저항 값(RA)은 상기 자기터널 접합 패턴이 저저항 상태일 때, 상기 자기 터널 접합 패턴의 저항을 의미한다.
도 9를 참조하면, 제1 선(ESA)는 상기 제1 샘플들의 총 저항값들을 나타내고, 제2 선(CSA)는 상기 제2 샘플들의 총 저항값들을 나타낸다. 도 9에 도시된 바와 같이, 상기 산소 공급량이 증가할지라도, 상기 금속 붕화물 패턴들(140a)을 포함하는 상기 제1 샘플들의 총 저항 값들(RA)은 40Ω·㎛2 보다 아래에서 안정적으로 유지된다. 이와는 달리, 상기 금속 붕화물 패턴들(140a)을 포함하지 않는 상기 제2 샘플들의 총 저항 값들(RA)은 40Ω·㎛2 이상이며, 상기 산소 공급량이 증가함에 따라 급격히 증가한다. 이로 볼 때, 상기 금속 붕화물 패턴(140a)이 상기 산소 원자들이 상기 자유 자성 패턴(140a)의 내부 및/또는 상기 터널 배리어 패턴(125a)으로 확산되는 것을 억제하는 것을 알 수 있다.
도 10은 본 발명의 다른 실시예에 따른 자기 기억 소자를 예시적으로 나타내는 단면도이다. 본 실시예에서, 상술된 도 1의 실시예에서 설명된 동일한 특징들에 대한 설명들은 생략하거나 간략히 설명한다. 즉, 이하에서 본 실시예와 도 1의 실시예 사이의 차이점들을 중심으로 설명한다.
도 10을 참조하면, 본 실시예에서, 상기 자유 자성 패턴(130a)이 상기 터널 배리어 패턴(125a) 아래에 배치될 수 있으며, 상기 기준 자성 패턴(120a)이 상기 터널 배리어 패턴(125a) 위에 배치될 수 있다. 즉, 상기 자유 자성 패턴(130a), 상기 터널 배리어 패턴(125a), 및 상기 기준 자성 패턴(120a)이 차례로 적층될 수 있다. 이 경우에, 상기 자유 자성 패턴(130a)의 상기 터널 배리어 패턴(125a)에 인접한 제1 면은 상기 자유 자성 패턴(130a)의 상부면에 해당할 수 있으며, 상기 자유 자성 패턴(130a)의 상기 제1 면에 대향된 제2 면은 상기 자유 자성 패턴(130a)의 하부면에 해당할 수 있다.
본 실시예에서, 상기 서브 산화 패턴(150a)은 상기 하부 전극(115a)과 상기 자유 자성 패턴(130a) 사이에 배치될 수 있으며, 상기 금속 붕화물 패턴(140a)은 상기 서브 산화 패턴(150a) 및 상기 자유 자성 패턴(130a) 사이에 개재될 수 있다. 즉, 상기 서브 산화 패턴(150a), 금속 붕화물 패턴(140a), 및 상기 자유 자성 패턴(130a)이 상기 하부 전극(115a) 상에 차례로 적층될 수 있다. 상기 캡핑 전극(160a)은 상기 기준 자성 패턴(120a)의 상부면 상에 배치될 수 있다.
상기 기준 자성 패턴(120a)이 상기 합성 반강자성 구조를 갖는 경우에, 상기 제2 고정 패턴, 상기 교환 결합 패턴, 및 상기 제1 고정 패턴이 상기 터널 배리어 패턴(125a)의 상부면 상에 차례로 적층될 수 있다.
상기 패턴들(150a, 140a, 130a, 125a, 120a)의 상술된 위치적 특징들을 제외하고, 상기 패턴들(150a, 140a, 130a, 125a, 120a)의 다른 특징들은 도 1의 참조하여 설명한 대응되는 특징들과 실질적으로 동일할 수 있다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 예시적으로 나타내는 단면도들이다. 도 15는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법에서 서브 산화막 및 금속 붕화물막을 형성하는 방법의 일 예를 나타내는 순서도이다.
도 11 및 도 15를 참조하면, 서브 산화막(150)을 상기 하부 전극막(115) 상에 형성할 수 있다. 상기 서브 산화막(150)은 증착 공정(예를 들어, PVD 공정, CVD 공정, 또는 PVD 공정)에 의해 증착될 수 있다. 상기 서브 산화막(150)의 두께는 0.5 A 내지 30 A일 수 있다.
금속막(135)이 상기 서브 산화막(150) 상에 형성될 수 있다(S220). 상기 금속막(135)은 도 2를 참조하여 설명한 동일한 금속을 포함할 수 있다. 다만, 본 실시예에 따른 상기 금속막(135)은 도 2의 금속막(135)에 비해 얇을 수 있다.
자유 자성막(130)이 상기 금속막(135) 상에 형성될 수 있다(S222). 상기 자유 자성막(130)은 증착 공정에 의해 증착될 수 있다. 상기 자유 자성막(130)은 도 2를 참조하여 설명한 동일한 물질로 형성될 수 있다. 또한, 상기 증착된 자유 자성막(130)은 비정질 상태일 수 있다. 상기 터널 배리어막(125)을 상기 자유 자성막(130) 상에 형성할 수 있다.
도 12 및 도 15를 참조하면, 어닐링 공정을 수행하여 상기 서브 산화막(150) 및 상기 자유 자성막(130) 사이에 금속 붕화물막(140)을 형성할 수 있다. 상기 어닐링 공정은 도 3 및 도 7을 참조하여 설명한 상기 단계(S202)의 상기 어닐링 공정과 동일할 수 있다. 따라서, 상기 어닐링 공정에 의해 상기 자유 자성막(130) 내의 보론 원자들이 상기 자유 자성막(130) 아래의 상기 금속막(135) 내로 확산되어 상기 금속 붕화물막(140)이 형성될 수 있다. 상기 금속 붕화물막(140)의 두께는 도 3을 참조하여 설명한 것과 같이, 0.5 A 내지 10 A일 수 있다. 이때, 상기 금속막(135)의 전체가 상기 금속 붕화물막(140)으로 변환될 수 있다. 따라서, 상기 금속막(135)은 도 2의 금속막(135) 보다 얇을 수 있다.
상기 어닐링 공정 동안에 상기 서브 산화막(150)의 산소 원자들이 상기 금속 붕화물막(140) 및 상기 자유 자성막(130) 간의 계면으로 위로 확산되어 상기 자유 자성막(130)의 상기 자성 원자들과 결합될 수 있다. 이로써, 상기 계면 수직 자성 이방성이 유도될 수 있다. 또한, 상기 어닐링 공정에 의해 상기 자유 자성막(130)은 결정 상태가 될 수 있다.
상술된 바와 같이, 상기 어닐링 공정은 상기 터널 배리어막(125)의 형성 후에 수행될 수 있다. 이와는 달리, 상기 어닐링 공정을 수행한 후에 상기 터널 배리어막(125)이 상기 자유 자성막(130) 상에 형성될 수도 있다.
한편, 상기 금속 붕화물막(140)은 다른 방법에 의해 형성될 수도 있다. 이를 도 16을 참조하여 설명한다. 도 16은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법에서 금속 붕화물막을 형성하는 방법의 다른 예를 나타내는 순서도이다.
도 12 및 도 16을 참조하면, 금속 붕화물막(140)이 상기 서브 산화막(150) 상에 증착 공정에 의해 증착될 수 있다(S230). 예컨대, 상기 금속 붕화물막(140)은 PVD 공정, CVD 공정, 또는 ALD 공정으로 형성될 수 있다. 상기 자유 자성막(130)이 상기 증착된 금속 붕화물막(140) 상에 형성될 수 있다(S232). 상기 터널 배리어막(125)이 상기 자유 자성막(130) 상에 형성될 수 있다. 열처리 공정을 수행하여 상기 서브 산화막(130)의 산소 원자들을 상기 증착된 금속 붕화물막(140) 및 상기 자유 자성막(130) 간의 계면으로 확산시킬 수 있다(S234). 상기 열처리 공정(S234)은 도 8을 참조하여 설명한 상기 열처리 공정(S214)과 동일할 수 있다. 상기 열처리 공정(S234)에 의하여 상기 서브 산화막(150), 상기 금속 붕화물막(140), 및 상기 자유 자성막(130)의 결정 구조들이 서로 매칭될 수 있다. 다른 실시예에서, 상기 열처리 공정(S234)은 생략될 수도 있다. 이 경우에, 후속 공정의 공정 온도에 의해 상기 서브 산화막(150)의 상기 산소 원자들이 상기 증착된 금속 붕화물막(140) 및 상기 자유 자성막(130) 간의 계면으로 확산될 수 있다.
도 13을 참조하면, 상기 기준 자성막(120) 및 상기 캡핑 전극막(160)을 상기 터널 배리어막(125) 상에 차례로 형성할 수 있다.
도 14를 참조하면, 상기 막들(160, 120, 125, 130, 140, 150, 115)을 연속적으로 패터닝하여 차례로 적층된 하부 전극(115a), 서브 산화 패턴(150a), 금속 붕화물 패턴(140a), 자유 자성 패턴(130a), 터널 배리어 패턴(125a), 기준 자성 패턴(120a), 및 캡핑 전극(160a)을 형성할 수 있다.
이어서, 도 10의 상기 상부 층간 절연막(165), 상기 상부 콘택 플러그(170), 및 상기 배선(175)을 형성하여, 도 10에 개시된 상기 자기 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 자기 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 17은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도 이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1200)은 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 시스템(1200)은 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 상기 메모리 시스템(1200)의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 상기 메모리 시스템(1200)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 시스템(1200)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 시스템(1200)은 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
115a: 하부 전극 120a: 기준 자성 패턴
125a: 터널 배리어 패턴 130a: 자유 자성 패턴
135: 금속막 140a: 금속 붕화물 패턴
150a: 서브 산화 패턴 160a: 캡핑 전극

Claims (20)

  1. 일방향으로 고정된 자화 방향을 갖는 기준 자성 패턴;
    변화 가능한 자화 방향을 갖는 자유 자성 패턴;
    상기 자유 자성 패턴 및 상기 기준 자성 패턴 사이에 개재된 터널 배리어 패턴, 상기 자유 자성 패턴은 상기 터널 배리어 패턴과 접촉된 제1 면 및 상기 제1 면에 대향된 제2 면을 갖는 것;
    상기 자유 자성 패턴의 상기 제2 면 상에 배치된 서브 산화 패턴; 및
    상기 서브 산화 패턴과 상기 자유 자성 패턴의 상기 제2 면 사이에 배치된 금속 붕화물 패턴(metal boride pattern)을 포함하되,
    상기 금속 붕화물 패턴의 금속은 티타늄이고,
    상기 자유 및 기준 자성 패턴들의 상기 자화 방향들은 상기 자유 자성 패턴의 상기 제1 면에 실질적으로 수직한 자기 기억 소자.
  2. 청구항 1에 있어서,
    상기 금속 붕화물 패턴은 보론을 포함하고,
    상기 자유 자성 패턴은 적어도 하나의 자성 원소를 포함하고,
    상기 금속 붕화물 패턴의 상기 티타늄의 붕화물 형성 에너지는 상기 적어도 하나의 자성 원소의 붕화물 형성 에너지 보다 낮은 자기 기억 소자.
  3. 청구항 2에 있어서,
    상기 금속 붕화물 패턴의 보론 농도는 상기 자유 자성 패턴의 보론 농도 보다 높은 자기 기억 소자.
  4. 청구항 3에 있어서,
    상기 자유 자성 패턴의 적어도 일부는 결정 상태이고,
    상기 자유 자성 패턴의 상기 결정인 부분의 보론 농도는 10at% 보다 작은 자기 기억 소자.
  5. 청구항 1에 있어서,
    산소 원자들이 상기 금속 붕화물 패턴 및 상기 자유 자성 패턴 간의 계면에서 상기 자유 자성 패턴의 자성 원소와 결합하여 계면 수직 자성 이방성(interface perpendicular magnetic anisotropy; i-PMA)을 유도하는 자기 기억 소자.
  6. 청구항 1에 있어서,
    상기 금속 붕화물 패턴은 산소를 더 포함하는 자기 기억 소자.
  7. 청구항 1에 있어서,
    상기 서브 산화 패턴은 티타늄을 포함하는 금속 산화물로 형성된 자기 기억 소자.
  8. 청구항 1에 있어서,
    상기 금속 붕화물 패턴의 두께는 0.5 A 내지 10 A의 범위를 갖는 자기 기억 소자.
  9. 청구항 1에 있어서,
    상기 기준 자성 패턴, 상기 터널 배리어 패턴, 상기 자유 자성 패턴, 상기 금속 붕화물 패턴, 및 상기 서브 산화 패턴이 기판 상에 차례로 적층된 자기 기억 소자.
  10. 청구항 1에 있어서,
    상기 서브 산화 패턴, 상기 금속 붕화물 패턴, 상기 자유 자성 패턴, 상기 터널 배리어 패턴, 및 상기 기준 자성 패턴이 기판 상에 차례로 적층된 자기 기억 소자.
  11. 기판 상에 기준 자성막, 터널 배리어막, 및 자유 자성막을 차례로 형성하는 것;
    상기 자유 자성막 상에 금속 붕화물막을 형성하는 것; 및
    상기 금속 붕화물막 상에 서브 산화막을 형성하는 것을 포함하되,
    상기 금속 붕화물막의 금속은 티타늄이고,
    상기 기준 자성막은 일 방향으로 고정된 자화 방향을 갖고,
    상기 자유 자성막은 변화 가능한 자화 방향을 갖고,
    상기 기준 자성막 및 상기 자유 자성막의 상기 자화 방향들은 상기 자유 자성막의 상기 터널 배리어막과 접촉된 면에 실질적으로 수직한 자기 기억 소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 자유 자성막은 적어도 하나의 자성 원소 및 보론을 포함하고,
    상기 금속 붕화물막 및 상기 서브 산화막을 형성하는 것은,
    상기 자유 자성막 상에 티타늄막을 형성하는 것;
    어닐링 공정에 의해 상기 자유 자성막 내의 보론을 상기 티타늄막의 아랫부분 내로 확산시켜 상기 금속 붕화물막을 형성하는 것; 및
    산화 공정에 의해 상기 티타늄막의 잔존된 윗부분에 산소를 공급하여 상기 서브 산화막을 형성하는 것을 포함하는 자기 기억 소자의 제조 방법.
  13. 청구항 11에 있어서,
    상기 금속 붕화물막 및 상기 서브 산화막을 형성하는 것은,
    증착 공정에 의해 상기 금속 붕화물막을 상기 자유 자성막 상에 증착하는 것; 및
    증착 공정에 의해 상기 서브 산화막을 상기 금속 붕화물막 상에 증착하는 것을 포함하는 자기 기억 소자의 제조 방법.
  14. 청구항 13에 있어서,
    상기 서브 산화막을 증착한 후에, 열처리 공정을 수행하여 상기 서브 산화막내 산소 원자들을 상기 금속 붕화물막 및 상기 자유 자성막 사이의 계면으로 확산시키는 것을 더 포함하는 자기 기억 소자의 제조 방법.
  15. 청구항 12에 있어서,
    상기 자유 자성막은 적어도 하나의 자성 원소를 포함하고,
    상기 티타늄막의 티타늄의 붕화물 형성 에너지는 상기 적어도 하나의 자성 원소의 붕화물 형성 에너지 보다 낮은 자기 기억 소자의 제조 방법.
  16. 청구항 11에 있어서,
    상기 금속 붕화물막의 보론 농도는 상기 자유 자성막의 보론 농도 보다 높은 자기 기억 소자의 제조 방법.
  17. 기판 상에 서브 산화막을 형성하는 것;
    상기 서브 산화막 상에 차례로 적층된 금속 붕화물막 및 자유 자성막을 형성하는 것;
    상기 자유 자성막 상에 터널 배리어막을 형성하는 것; 및
    상기 터널 배리어막 상에 기준 자성막을 형성하는 것을 포함하되,
    상기 금속 붕화물막의 금속은 티타늄이고,
    상기 기준 자성막은 일 방향으로 고정된 자화 방향을 갖고,
    상기 자유 자성막은 변화 가능한 자화 방향을 갖고,
    상기 기준 자성막 및 상기 자유 자성막의 상기 자화 방향들은 상기 자유 자성막의 상기 터널 배리어막과 접촉된 면에 실질적으로 수직한 자기 기억 소자의 제조 방법.
  18. 청구항 17에 있어서,
    상기 자유 자성막은 적어도 하나의 자성 원소 및 보론을 포함하고,
    상기 금속 붕화물막 및 상기 자유 자성막을 형성하는 것은,
    상기 서브 산화막 상에 티타늄막을 형성하는 것;
    상기 티타늄막 상에 상기 자유 자성막을 형성하는 것; 및
    어닐링 공정에 의해 상기 자유 자성막의 보론 원자들을 상기 티타늄막 내로 확산시켜 상기 금속 붕화물막을 형성하는 것을 포함하는 자기 기억 소자의 제조 방법.
  19. 청구항 17에 있어서,
    상기 금속 붕화물막 및 상기 자유 자성막을 형성하는 것은,
    증착 공정에 의해 상기 금속 붕화물막을 상기 서브 산화막 상에 증착하는 것; 및
    상기 증착된 금속 붕화물막 상에 상기 자유 자성막을 형성하는 것을 포함하는 자기 기억 소자의 제조 방법.
  20. 청구항 19에 있어서,
    상기 자유 자성막을 형성한 후에, 열처리 공정을 수행하여 상기 서브 산화막내 산소 원자들을 상기 금속 붕화물막 및 상기 자유 자성막 사이의 계면으로 확산시키는 것을 더 포함하는 자기 기억 소자의 제조 방법.
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