JP2019161163A - 磁気デバイス - Google Patents

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Abstract

【課題】素子の特性を向上する。【解決手段】実施形態の磁気デバイスは、第１の部分４１と、基板２００の表面に対して平行な方向において第１の部分４１に隣り合う第２の部分４２とを含む第１の電極４０と、第２の電極４９と、第１の電極４０と第２の電極４９との間の第１の磁性層１１と、第１の磁性層１１と第２の電極４９との間の第２の磁性層１３と、第１の磁性層１１と第２の磁性層１３との間の非磁性層１２と、を含み、第１の部分４１の上面は、第２の部分４２の上面より基板２００側に位置している。【選択図】 図５

Description

本発明の実施形態は、磁気デバイスに関する。
磁気抵抗効果素子の特性の向上のために、素子の構造及び素子の構成部材に関する研究及び開発が、推進されている。
米国特許出願公開第２０１６／００６４６４８号明細書
素子の特性を向上する。
本実施形態の磁気デバイスは、基板の上方に設けられ、第１の部分と、前記基板の表面に対して平行な方向において前記第１の部分に隣り合う第２の部分とを含む第１の電極と、前記第１の電極の上方の第２の電極と、前記第１の電極と前記第２の電極との間の第１の磁性層と、前記第１の磁性層と前記第２の電極との間の第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間の非磁性層と、を含み、前記第１の部分の上面は、前記第２の部分の上面より前記基板側に位置している。
第１の実施形態の磁気デバイスを含むメモリデバイスの構成例を示す図。 メモリデバイスのメモリセルアレイの構成例を示す図。 第１の実施形態の磁気デバイスの構造例を示す模式的断面図。 第１の実施形態の磁気デバイスの構造例を模式的に示す上面図。 第１の実施形態の磁気デバイスの構造例を模式的に示す断面図。 第１の実施形態の磁気デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の磁気デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の磁気デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の磁気デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の磁気デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の磁気デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の磁気デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の磁気デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の磁気デバイスの特性を説明するための図。 第２の実施形態の磁気デバイスの構造例を模式的に示す断面図。 第３の実施形態の磁気デバイスの構造例を模式的に示す断面図。
［実施形態］
以下、図面（図１乃至図１６）を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬ、ビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１） 第１の実施形態
図１乃至図１４を参照して、第１の実施形態の磁気デバイス及びその製造方法について、説明する。
（ａ） 構成例
図１乃至図５を参照して、第１の実施形態の磁気デバイスの構成例について、説明する。
図１は、本実施形態の磁気デバイスを含むメモリデバイスの構成例を説明するためのブロック図である。
図１において、本実施形態の磁気デバイスを含むメモリデバイス１は、例えば、コントローラ、プロセッサ又はホストデバイスなどの外部デバイスに、電気的に接続される。
メモリデバイス１は、外部デバイスからのコマンドＣＭＤ、アドレスＡＤＲ、入力データＤＩＮ及び各種の制御信号ＣＮＴを、受ける。メモリデバイス１は、出力データＤＯＵＴを、外部デバイスに送る。
図１に示されるように、メモリデバイス１は、メモリセルアレイ１００、ロウデコーダ１２０、ワード線ドライバ（ロウ線制御回路）１２１、カラムデコーダ１２２、ビット線ドライバ（カラム線制御回路）１２３、スイッチ回路１２４、書き込み回路（書き込み制御回路）１２５、読み出し回路（読み出し制御回路）１２６、及び、シーケンサ１２７を、少なくとも含む。
メモリセルアレイ１００は、複数のメモリセルＭＣを含む。
ロウデコーダ１２０は、アドレスＡＤＲに含まれるロウアドレスを、デコードする。
ワード線ドライバ１２１は、ロウアドレスのデコード結果に基づいて、メモリセルアレイ１００のロウ（例えば、ワード線）を選択する。ワード線ドライバ１２１は、ワード線に所定の電圧を供給できる。
カラムデコーダ１２２は、アドレスＡＤＲに含まれるカラムアドレスを、デコードする。
ビット線ドライバ１２３は、カラムアドレスのデコード結果に基づいて、メモリセルアレイ１００のカラム（例えば、ビット線）を選択する。ビット線ドライバ１２３は、スイッチ回路１２４を介して、メモリセルアレイ１００に接続されている。ビット線ドライバ１２３は、ビット線に所定の電圧を供給できる。
スイッチ回路１２４は、書き込み回路１２５及び読み出し回路１２６のいずれか一方を、メモリセルアレイ１００及びビット線ドライバ１２３に接続する。これによって、ＭＲＡＭ１は、コマンドに対応した動作を実行する。
書き込み回路１２５は、書き込み動作時に、アドレスＡＤＲに基づいた選択セルに、データの書き込みのための各種の電圧及び／又は電流を、供給する。例えば、データＤＩＮは、メモリセルアレイ１００に書き込まれるべきデータとして、書き込み回路１２４に供給される。これによって、書き込み回路１２５は、データＤＩＮをメモリセルＭＣ内に書き込む。書き込み回路１２５は、例えば、書き込みドライバ／シンカなどを含む。
読み出し回路１２６は、読み出し動作時に、アドレスＡＤＲに基づいて選択されたメモリセル（選択セル）に、データの読み出しのための各種の電圧及び／又は電流を供給する。これによって、メモリセルＭＣ内に格納されているデータが、読み出される。
読み出し回路１２６は、メモリセルアレイ１００から読み出されたデータを、出力データＤＯＵＴとして、メモリデバイス１の外部に出力する。
読み出し回路１２６は、例えば、読み出しドライバ及びセンスアンプ回路などを含む。
シーケンサ１２７は、コマンドＣＭＤ及び各種の制御信号ＣＮＴを受ける。シーケンサ１２７は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいて、メモリデバイス１内の各回路１２０〜１２６の動作を制御する。シーケンサ１２７は、メモリデバイス１内の動作状況に応じて、制御信号ＣＮＴを、外部デバイスに送信できる。
例えば、シーケンサ１２７は、書き込み動作及び読み出し動作に関する各種の情報を、設定情報として保持している。
尚、各種の信号ＣＭＤ，ＣＮＴ，ＡＤＲ，ＤＩＮ，ＤＯＵＴは、メモリデバイス１のチップ（パッケージ）とは別途に設けられたインターフェイス回路を経由して、メモリデバイス１内の所定の回路に供給されてもよいし、メモリデバイス１内の入出力回路（図示せず）から各回路１２０〜１２７に、供給されてもよい。
例えば、本実施形態において、メモリデバイス１は、磁気メモリである。磁気メモリ（例えば、ＭＲＡＭ）において、本実施形態の磁気デバイスは、磁気抵抗効果素子である。本実施形態の磁気抵抗効果素子は、メモリセルＭＣ内のメモリ素子に用いられている。
＜メモリセルアレイの内部構成＞
図２は、本実施形態のＭＲＡＭのメモリセルアレイの内部構成の一例を示す等価回路図である。
図２に示されるように、複数（ｎ本）のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜ｎ−１＞）が、メモリセルアレイ１００内に、設けられている。複数（ｍ本）のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ−１＞）及び、複数（ｍ本）のビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｍ−１＞）が、メモリセルアレイ１００内に、設けられている。１本のビット線ＢＬと１本のビット線ｂＢＬとが、１組のビット線対を形成する。以下において、説明の明確化のため、ビット線ｂＢＬは、ソース線とよばれる場合もある。
複数のメモリセルＭＣは、メモリセルアレイ１００内に、マトリクス状に配置されている。
ｘ方向（ロウ方向）に配列された複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。ワード線ＷＬは、ワード線ドライバ１２１に接続されている。ワード線ドライバ１２１は、ロウアドレスに基づいて、ワード線ＷＬの電位を制御する。これによって、ロウアドレスに示されるワード線ＷＬ（ロウ）が、選択され、活性化される。
ｙ方向（カラム方向）に配列された複数のメモリセルＭＣは、１つのビット線対に属する２本のビット線ＢＬ，ｂＢＬに、共通に接続されている。ビット線ＢＬ，ｂＢＬは、スイッチ回路１２４を介して、ビット線ドライバ１２３に接続されている。
スイッチ回路１２４は、カラムアドレスに対応するビット線ＢＬ，ｂＢＬを、ビット線ドライバ１２３に接続する。ビット線ドライバ１２３は、ビット線ＢＬ，ｂＢＬの電位を制御する。これによって、カラムアドレスに示されるビット線ＢＬ，ｂＢＬ（カラム）が、選択され、活性化される。
また、スイッチ回路１２４は、メモリセルＭＣに要求された動作に応じて、選択されたビット線ＢＬ，ｂＢＬを、書き込み回路１２５又は読み出し回路１２６に接続する。
例えば、メモリセルＭＣは、１つの磁気抵抗効果素子４００と、１つのセルトランジスタ６００と、を含む。
磁気抵抗効果素子４００の一端は、ビット線ＢＬに接続されている。磁気抵抗効果素子４００の他端は、セルトランジスタ６００の一端（ソース／ドレインの一方）に接続されている。セルトランジスタ６００の他端（ソース／ドレインの他方）は、ビット線ｂＢＬに接続されている。セルトランジスタ６００のゲートに、ワード線ＷＬが接続されている。
メモリセルＭＣは、２以上の磁気抵抗効果素子４００を含んでもよいし、２以上のセルトランジスタ６００を含んでもよい。
メモリセルアレイ１００は、階層ビット線方式の構造を有してもよい。この場合において、複数のグローバルビット線が、メモリセルアレイ１００内に設けられている。各ビット線ＢＬが、対応するスイッチ素子を介して一方のグローバルビット線に接続される。各ソース線ｂＢＬが、対応するスイッチ素子を介して他方のグローバルビット線に接続される。グローバルビット線が、スイッチ回路１２４を介して、書き込み回路１２５及び読み出し回路１２６に接続される。
磁気抵抗効果素子４００は、メモリ素子として機能する。セルトランジスタ６００は、メモリセルＭＣの選択素子として機能する。
磁気抵抗効果素子４００の抵抗状態（磁化配列）は、ある大きさの電圧又は電流が磁気抵抗効果素子４００に供給されることによって、変化する。これによって、磁気抵抗効果素子４００は、複数の抵抗状態（抵抗値）を取り得る。磁気抵抗効果素子４００の取り得る複数の抵抗状態に対して、１ビット以上のデータが関連付けられる。このように、磁気抵抗効果素子４００が、メモリ素子として利用される。
＜メモリセルの構造例＞
図３は、本実施形態のＭＲＡＭのメモリセルの構造例を示す断面図である。
図３に示されるように、メモリセルＭＣは、半導体基板２００上に設けられている。
セルトランジスタ６００は、任意のタイプのトランジスタである。例えば、セルトランジスタ６００は、プレーナー構造の電界効果トランジスタ、ＦｉｎＦＥＴのような３次元構造の電界効果トランジスタ、或いは、埋め込みゲート構造を有する電界効果トランジスタである。以下において、プレーナー構造を有するセルトランジスタが、例示される。
セルトランジスタ６００は、半導体基板２００のアクティブ領域（半導体領域）ＡＡ内に設けられている。
セルトランジスタ６００において、ゲート電極６１は、ゲート絶縁膜６２を介してアクティブ領域ＡＡ上方に設けられている。ゲート電極６１は、図３中の奥行き方向（又は手前方向）に延在する。ゲート電極６１は、ワード線ＷＬとして機能する。
セルトランジスタ６００のソース／ドレイン領域６３Ａ，６３Ｂは、アクティブ領域ＡＡ内に設けられている。
コンタクトプラグ５５が、ソース／ドレイン領域６３Ｂ上に設けられている。ビット線ｂＢＬとしての配線（メタル膜）５６は、コンタクトプラグ５５上に設けられている。
コンタクトプラグ５０が、ソース／ドレイン領域６３Ａ上に設けられている。
磁気抵抗効果素子４００は、コンタクトプラグ５０上及び層間絶縁膜８０上に、設けられている。磁気抵抗効果素子４００は、層間絶縁膜８２内に設けられている。
磁気抵抗効果素子４００は、２つの電極４０，４９と、２つの電極４０，４９間の積層体１０を含む。積層体１０は、磁気トンネル接合を有する多層膜である。
本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子４００は、ＭＴＪ素子とよばれる。
電極４０は、コンタクトプラグ５０上に設けられている。電極４９は、積層体１０を介して電極４０上方に設けられている。電極４９上に、ビアプラグ５１が設けられている。ビット線ＢＬとしての配線（メタル膜）５２が、ビアプラグ５１上及び層間絶縁膜８２上に設けられている。導電層（例えば、メタル膜）が、電極４０とコンタクトプラグ５０との間に、設けられてもよい。
本実施形態の磁気抵抗効果素子４００において、半導体基板２００側の電極４０は、下部電極４０とよばれ、半導体基板２００側の反対側の電極４９は、上部電極４９とよばれる。
例えば、絶縁膜（以下では、保護膜、側壁絶縁膜ともよばれる）２０が、ＭＴＪ素子４００の側面を覆う。保護膜２０は、層間絶縁膜８２とトンネル接合１０との間に設けられている。保護膜２０は、電極４０，４９と層間絶縁膜８２との間に設けられてもよい。
保護膜２０の材料は、例えば、窒化シリコン、窒化アルミニウム及び酸化アルミニウムなどから選択される。保護膜２０は、単層膜でもよいし、多層膜でもよい。
保護膜２０は、設けられなくともよい。また、図３で示される保護膜２０の形状は、適宜調整可能である。
尚、図３は、磁気抵抗効果素子の構造を、簡易的に示す図である。図３において、積層体（磁気トンネル接合）１０及び電極４０，４９も、簡易的に示されている。
すなわち、本実施形態において、メモリセルアレイ及びメモリセルの構成は、図２及び図３に示される例に限定されない。
以下において、本実施形態の磁気抵抗効果素子における、積層体１０及び電極４０，４９について、より詳細に説明する。
＜磁気抵抗効果素子の構造例＞
図４及び図５を用いて、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）の構造について、説明する。
図４は、本実施形態のＭＴＪ素子の構造例を示す模式的平面図である。図５は、本実施形態のＭＴＪ素子の構造例を示す模式的断面図である。図４及び図５において、図示の明確化のため、保護膜２０及び層間絶縁膜の図示は、省略される。
図４及び図５に示される実施形態のＭＴＪ素子４００は、円錐台状の構造を有する。
図４に示されるように、本実施形態のＭＴＪ素子４００は、円形状（又は、楕円形状）の平面形状を有している。図５に示されるように、本実施形態の磁気抵抗効果素子４００は、台形状の断面形状を有している。
尚、ＭＴＪ素子４００の構造は、円錐台状に限定されない。例えば、ＭＴＪ素子４００の平面形状は、四角形状（例えば、正方形状、又は、長方形状）でもよい。また、四角形状の平面形状のＭＴＪ素子において、四角形の角が、丸くなる（ラウンドする）こともある。
例えば、基板２００の表面に対して平行方向におけるＭＴＪ素子４００の下部（基板２００側、電極４０側）の寸法Ｘ２は、基板２００の表面に対して平行方向におけるＭＴＪ素子４００の上部（基板２００の反対側、電極４９側）の寸法Ｘ１より大きい。
ＭＴＪ素子４００において積層体（磁気トンネル接合）１０は、２つの磁性層１１，１３、及び、非磁性層１２を、少なくとも含む。
非磁性層１２は、２つの磁性層１１，１３の間に設けられている。
一方の磁性層１１は、上部電極４９と非磁性層１２との間に設けられている。他方の磁性層１３は、非磁性層１２と下部電極４０との間に設けられている。
磁気トンネル接合は、磁性層１１，１３と非磁性層１２との間で形成される。
ＭＴＪ素子４００において、非磁性層１２は、トンネルバリア層１２とよばれる。トンネルバリア層１２は、例えば、酸化マグネシウム（ＭｇＯ）を含む絶縁膜である。
２つの磁性層１１，１３は、磁化を有する。一方の磁性層１１は、磁化の向きが可変な磁性層である。他方の磁性層１３は、磁化の向きが不変な磁性層である。以下において、磁化の向きが可変な磁性層１１は、記憶層１１とよばれ、磁化の向きが不変な磁性層１３は、参照層１３とよばれる。記憶層１１は、自由層又は磁化自由層とよばれる場合もある。参照層１３は、ピン層、ピンド層、磁化固定層、又は、磁化不変層とよばれる場合もある。
尚、参照層１３の磁化の向きが「不変である」或いは「固定状態である」とは、記憶層１１の磁化の向きを反転させるための電流又は電圧がＭＴＪ素子４００に供給された場合に、その電流／電圧の供給の前後で参照層１３の磁化の向きが変化しないことを意味する。参照層１３の磁化の向きが不変であるように、記憶層１１の磁化反転しきい値及び参照層１３の磁化反転しきい値が、それぞれ制御される。例えば、磁化反転しきい値の制御のために、記憶層と参照層とが同じ材料系であれば、参照層１３の膜厚が、記憶層１１の膜厚より厚くされる。
例えば、記憶層１１及び参照層１３は、垂直磁気異方性を有する磁性層である。記憶層１１の磁化及び参照層１３は、磁性層１１，１３の層面に対してほぼ垂直な磁化を有する。磁性層１１，１３の磁化方向（磁化容易軸方向）は、２つの磁性層１１，１３の積層方向に対してほぼ平行な方向である。記憶層１１の磁化は、記憶すべきデータに応じて、上部電極側又は下部電極側のいずれかを向く。参照層１３の固定状態の磁化は、上部電極側又は下部電極側のいずれか一方の向きに、設定（固定）されている。
記憶層１１は、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。
トンネルバリア層１２は、例えば、酸化マグネシウム、又は、酸化マグネシウムを含む絶縁性化合物である。
参照層１３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。また、参照層１３は、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）を含んでもよい。例えば、参照層１３は、これらの材料を用いた合金膜又は人口格子膜である。
シフトキャンセル層１９が、参照層１３と上部電極４９との間に、設けられている。シフトキャンセル層１９は、参照層１３の漏れ磁場を低減するための磁性層である。シフトキャンセル層１９の磁化の向きは、参照層１３の磁化の向きと反対である。これによって、参照層１３の漏れ磁場に起因する記憶層１１の磁化への悪影響（例えば、磁界シフト）が、抑制される。例えば、シフトキャンセル層１９の材料は、参照層１３の材料と同じである。
例えば、参照層１３の磁化の向きとシフトキャンセル層１９の磁化の向きは、ＳＡＦ（synthetic Antiferromagnetic）構造によって、互いに反対の向きに設定される。
ＳＡＦ構造において、中間層１９０が、参照層１３及びシフトキャンセル層１９と間に設けられている。中間層１９０によって、参照層１３及びシフトキャンセル層１９が、反強磁性的に結合する。中間層１９０は、例えば、ルテニウム（Ｒｕ）等の非磁性金属膜である。尚、磁性層１１，１９及び中間層１９０を含む積層体（ＳＡＦ構造）が、参照層とよばれる場合もある。
図５のＭＴＪ素子４００は、例えば、ボトムフリー構造のＭＴＪ素子である。
本実施形態のＭＴＪ素子４００において、記憶層１１は、参照層１３よりも基板側に位置する。記憶層１１は、参照層１３と基板との間に設けられている。例えば、基板の表面に対して平行方向における記憶層１１の寸法は、基板の表面に対して平行方向における参照層１３の寸法より大きい。
ＭＴＪ素子４００の抵抗状態（抵抗値）は、記憶層１１の磁化の向きと参照層１３の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。
記憶層１１の磁化の向きが、参照層１３の磁化の向きと同じである場合（ＭＴＪ素子４００の磁化配列が、平行配列状態である場合）、ＭＴＪ素子４００は、第１の抵抗値Ｒ１を有する。記憶層１１の磁化の向きが、参照層１３の磁化の向きと異なる場合（ＭＴＪ素子４００の磁化配列が、反平行配列状態である場合）、ＭＴＪ素子４００は、第１の抵抗値Ｒ１より高い第２の抵抗値Ｒ２を有する。
本実施形態において、ＭＴＪ素子４００における平行配列状態は、Ｐ状態とも表記され、ＭＴＪ素子４００における反平行配列状態は、ＡＰ状態とも表記される。
例えば、メモリセルＭＣが、１ビットのデータ（“０”データ又は“１”データ）を記憶する場合、第１の抵抗値Ｒ１を有する状態（第１の抵抗状態）のＭＴＪ素子４００に対して、第１のデータ（例えば、“０”データ）が関連付けられる。第２の抵抗値Ｒ２を有する状態（第２の抵抗状態）を有するＭＴＪ素子４００に対して、第２のデータ（例えば、“１”データ）が関連付けられる。
ＭＴＪ素子４００は、面内磁化型のＭＴＪ素子でもよい。面内磁化型のＭＴＪ素子において、記憶層１１及び参照層１３の磁化は、磁性層１１，１３の積層方向に対して垂直な方向を向く。面内磁化型ＭＴＪ素子において、記憶層及び参照層の磁化容易軸方向は、磁性層１１，１３の層面に対して平行な方向である。
例えば、層（以下では、下地層）３０は、下部電極４０と磁性層１３との間に、設けられている。下地層３０は、磁性層１３の特性（例えば、磁性層の磁気特性及び／又は結晶性）及び／又は磁気トンネル接合の特性を向上させることが可能な層である。
例えば、下地層３０は、材料の異なる複数（例えば、３つ）の層３１，３２，３３を含む。
下地層３０は、金属、ホウ化物、酸化物及び窒化物などのうち少なくとも１つを含む。
例えば、下地層３０に用いられる金属は、アルミニウム（Ａｌ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びバナジウム（Ｖ）等から選択される。例えば、これらの金属のホウ化物、酸化物及び窒化物が、下地層３０に用いられる。下地層３０に用いられる各種の化合物は、二元化合物でもよいし、三元化合物でもよい。
例えば、下地層３０のうち、層３１は、ホウ化物層である。例えば、層３２は、金属層である。例えば、層３３は、窒化物層である。
下地層３０は、１つの材料からなる単層膜でもよいし、２つの異なる材料からなる２層膜でもよいし、又は、４以上の異なる材料からなる多層膜でもよい。
尚、下地層３０に用いられる材料の絶縁性化合物が、保護膜２０の材料に用いられてもよい。
上部電極４９は、磁気トンネル接合１０の上方に設けられている。上部電極４９は、シフトキャンセル層１９上に設けられている。上部電極４９の材料は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、及び窒化チタン（ＴｉＮ）などのうち少なくとも１つを含む。
下部電極４０は、磁気トンネル接合１０の下方に設けられている。下部電極４０は、コンタクトプラグ５０と下地層３０との間に設けられている。下部電極４０の材料は、例えば、例えば、タングステン、タンタル、窒化タンタル、チタン、及び窒化チタンなどのうち少なくとも１つを含む。
尚、各電極４０，４９は、単層構造でもよいし、多層構造でもよい。
図５（及び図３）に示されるように、本実施形態のＭＴＪ素子４００において、積層体（磁気トンネル接合）１０と基板２００との間の下部電極４０は、凹型の断面形状を有する。
下部電極４０は、下向き（基板側）に凸の面を有する。以下において、下部電極４０の、磁気トンネル接合１０側の面（下向きに凸の形状を有する面）は、下部電極４０の上面とよばれる。基板２００の表面に対して垂直方向における下部電極４０の上面に対向する面は、下面（又は底面）とよばれる。
下部電極４０の上面は、湾曲している。その結果として、下部電極４０の上部内に、窪みが設けられている。下部電極４０における湾曲により丸くなった上面の上方に、磁性層１１，１３及びトンネルバリア層１２が、形成される。
下部電極４０の下面は、基板２００（又は層間絶縁膜８０、又はコンタクトプラグ５０）の表面に対して、実質的に平行である。
このように、下部電極４０の上面は、曲面であり、下部電極４０の下面は、平面である。
下部電極４０は、電極４０の中央側の部分（以下では、中央部とよばれる）４１と、電極４０の外周側の部分（以下では、外周部とよばれる）４２とを、含む。基板の表面に対して平行方向において、中央部４１は、外周部４２に囲まれている。例えば、外周部４２は、中央部４１と図３の保護膜２０との間に設けられている。
中央部４１の上面は、外周部４２の上面より基板２００側に位置している。
基板２００の表面に対して垂直方向における外周部４２の上面で最も高い位置（端部）ＺＡは、コンタクトプラグ５０（又は基板２００又は層間絶縁膜８０）の表面（上面）を基準にして、高さＨ１に配置されている。基板２００の表面に対して垂直方向における中央部４１の上面で最も低い位置（端部）ＺＢは、コンタクトプラグ５０の表面を基準にして、高さＨ２に配置されている。例えば、位置ＺＢは、ＭＴＪ素子４００の中心軸上に設けられている。
外周部４２における高さＨ１と中央部４１における高さＨ２との差（下部電極４０の上面の窪みの深さ）Ｄ１は、例えば、５Å（０．５ｎｍ）から３０Å（３ｎｍ）の範囲内の値である。
例えば、寸法Ｄ１と寸法Ｘ１との比（Ｄ１／Ｘ１）は、０．０１から０．１０の範囲であることが望ましい。
尚、“Ｈ１”は、外周部４２の底面から端部（下部電極４０の上面の最も高い部分）ＺＡまでの膜厚とみなしてもよい。“Ｈ２”は、中央部４１の底面から端部（下部電極４０の上面の最も低い部分）ＺＢまでの膜厚とみなしてもよい。
電極４０の下面から端部ＺＡまでの膜厚Ｈ１は、電極４０の下面から端部ＺＢまでの膜厚Ｈ２より厚い。例えば、中央部４１は、膜厚Ｈ１より膜厚が厚い部分を有さない。
下部電極４０の湾曲した上面（曲面）上に、磁気トンネル接合１０を形成する各層１１，１２，１３，１９，３０が、形成される。例えば、下部電極４０の上面は、下地層３０に接触する。
下部電極４０の上方の各層１１，１２，１３，１９，３０は、凹型の断面形状の下部電極４０に応じて、湾曲する。
例えば、各層１１，１２，１３，１９，３０は、下向きに凸の断面形状を有する。各層１１，１２，１３，１９，３０の中央部は、各層１１，１２，１３，１９，３０の端部より基板側に位置する。
基板２００表面に対して平行方向における各層１１，１２，１３，１９，３０の端部（縁部）の上部は、各層１１，１２，１３，１９，３０の中央部の上部より、上方（基板２００側の反対側）に位置する。基板２００表面に対して平行方向における各層１１，１２，１３，１９，３０の端部（縁部）の底部（下部）は、各層１１，１２，１３，１９，３０の中央部の底部より、上方（基板２００側の反対側）に位置する。
例えば、下部電極４０の上面における部分ＺＡと部分ＺＢと高さの差（段差）が、５Åから３０Åの範囲である場合、基板２００側に凸に湾曲した磁性層１１，１３の端部（“ＺＡ”に対応する部分）と中央部（“ＺＢ”に対応する部分）の段差、及び、基板２００側に凸に湾曲したトンネルバリア層１２の端部と中央部の段差は、おおよそ５Åから３０Åの範囲内の値を有する。
本実施形態において、上記の下部電極４０の構造によって、ＭＴＪ素子４００の特性は、向上する。
尚、本実施形態のＭＴＪ素子４００を含むＭＲＡＭの動作は、周知のデータの書き込み動作及び周知のデータの読み出し動作を適宜適用できる。それゆえ、本実施形態において、本実施形態のＭＴＪ素子４００を含むＭＲＡＭの動作の説明は、省略される。
（ｂ） 製造方法
図６乃至図１３を参照して、本実施形態の磁気デバイスの製造方法について、説明する。尚、ここでは、図３乃至図５も適宜参照される。
図６乃至図１３は、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）の製造方法の各工程を示す断面工程図である。
図６に示されるように、基板２００上に素子（例えば、図３のセルトランジスタ）が形成された後、絶縁層（層間絶縁膜）８０Ｚが、ＣＶＤ（Chemical Vapor Deposition）法など膜形成技術を用いて、基板２００上に形成される。絶縁層８０Ｚは、例えば、酸化シリコン（ＳｉＯ２）層である。
絶縁層（層間絶縁膜）８１Ｚが、例えば、ＣＶＤ法によって、絶縁層８０Ｚ上に、形成される。絶縁層８１Ｚは、例えば、窒化シリコン（ＳｉＮ）層である。
所定のパターン８００を有するマスク層（例えば、レジストマスク）９０が、絶縁層８１Ｚ上に形成される。マスク層９０のパターン８００は、周知のリソグラフィ技術及びエッチング技術によって、形成される。例えば、マスク層９０は、円形の平面形状を有する開口パターン８００を有する。開口パターン８００は、コンタクトプラグの形成領域内に形成される。
図７に示されるように、マスク層９０のパターンに基づいて、エッチングが実行される。
これによって、コンタクトホール８０１が、絶縁層８０及び絶縁層８１内に形成される。
図８に示されるように、マスク層が除去された後、コンタクトホール内が埋め込まれるように、導電体５０Ｚが、層間絶縁膜８０上及び絶縁層８１上に、形成される。導電体５０Ｚは、例えば、窒化チタン（ＴｉＮ）又はタングステン（Ｗ）である。
ＣＭＰ（Chemical Mechanical Polishing）法のような平坦化処理が、絶縁層８１の上面をストッパに用いて、導電体に対して実行される。尚、この工程において、絶縁層８１の上面は、ＣＭＰの条件に応じて、少し削れることもある。
これによって、図９に示されるように、導電体５０Ｘの上部の位置が、絶縁層８１の上部の位置と揃う。
図１０に示されるように、リセス形成処理（エッチバック処理）が、導電体に対して実行される。導電体５０の上面は、選択的にエッチングされる。これによって、導電体５０の上面の位置は、絶縁層８１の上面の位置より絶縁層８０側（基板側）に後退する。
この結果として、コンタクトプラグ５０が、絶縁層８０内に形成される。
図１１に示されるように、導電層４０Ｚが、コンタクトプラグ５０上及び絶縁層８１上に形成される。例えば、導電層４０Ｚの上面は、コンタクトプラグ５０の上面と絶縁層８１の上面との段差に応じて、窪む。これによって、コンタクトプラグ５０の上方における導電層４０Ｚの上面の位置は、絶縁層８０の上方における導電層４０Ｚの上面の位置よりも基板側２００に配置される。
導電層４０Ｚの材料は、例えば、タングステン、タンタル、窒化タンタル、チタン、及び窒化チタンの中から選択される１以上である。
図１２に示されるように、ＣＭＰ処理が、絶縁層８１の上面をストッパに用いて、導電層４０に対して実行される。
ここで、本実施形態において、導電層４０の上面に、所定の大きさ（深さ）Ｄ１のディッシングが発生するように、導電層４０に対するＣＭＰ処理の条件が、設定される。
導電層４０Ｚの上面は、絶縁層８１の上面に比較して、基板２００側に後退する。
この結果として、窪み４９９が、導電層４０の上面に形成される。ディッシングの発生によって、導電層４０Ｚの上面は、コンタクトプラグ５０の上方において湾曲する。
窪み４９９の深さ（外周部４２の端部ＺＡの高さＨ１と中央部４１の端部ＺＢの高さＨ２との差）Ｄ１は、例えば、５Åから３０Åの範囲内の値を有する。
このように、凹型状の下部電極４０が、形成される。下部電極４０は、その上面に、曲面を有する。
図１３に示されるように、下地層３０Ｚが、例えば、スパッタ法によって、凹型状の下部電極４０の上面上に形成される。
下地層３０上に、例えば、スパッタ法によって、積層体１０Ｚが、形成される。
積層体１０Ｚは、例えば、磁性層１３Ｚ、非磁性層１２Ｚ、磁性層１１Ｚ及び磁性層１９Ｚを含む。磁性層１３Ｚは、下地層３０Ｚ上に形成される。非磁性層１２Ｚは、磁性層１３Ｚ上に形成される。磁性層１１Ｚは、非磁性層１２Ｚ上に形成される。磁性層１９Ｚは、磁性層１１Ｚ上に形成される。
コンタクトプラグ５０の上方において、各層１１Ｚ，１２Ｚ，１３Ｚ，１９Ｚ，３０Ｚは、下部電極４０の上面の形状（下部電極４０の上面の窪み）に応じて、湾曲する。例えば、各層１１Ｚ，１２Ｚ，１３Ｚ，１９Ｚ，３０Ｚにおけるコンタクトプラグ５０の上方の部分は、下向きに凸の断面形状を有している。
ハードマスク４９が、コンタクトプラグ５０の上方の位置において、磁性層１９Ｚ上に、形成される。ハードマスク４９は、リソグラフィ技術及びエッチング技術によって、所定のパターンを有する。ハードマスク４９は、形成すべきＭＴＪ素子の形状に基づいて、パターニングされている。ハードマスク４９の材料は、例えば、タングステン、タンタル、窒化タンタル、チタン、及び窒化チタンの中から選択される１以上である。
ハードマスク４９をマスクに用いて、積層体１０Ｚ及び下地層３０Ｚに対して、エッチングが実行される。
例えば、積層体１０Ｚ及び下地層３０Ｚは、イオンビームエッチングによって、ハードマスク４９に対応した形状に、加工される。例えば、イオンビームは、基板の表面に対して傾斜した角度から積層体１０Ｚに照射される。
これによって、図４及び図５に示されるように、本実施形態のＭＴＪ素子４００が、形成される。
尚、積層体１０Ｚ及び下地層３０Ｚに対するエッチングの種類は、イオンビームエッチングに限定されない。
例えば、図３に示されるように、絶縁膜（保護膜）２０が、ＭＴＪ素子４００の側面上に、形成される。絶縁膜２０の形成の前に、酸化処理及び窒化処理の少なくとも一方が、ＭＴＪ素子４００の側面上の付着物の絶縁化のために、実行されてもよい。尚、ＭＴＪ素子４００の側面上の付着物の絶縁化によって、絶縁膜２０が形成されてもよい。
絶縁層８２が、ＭＴＪ素子４００を覆うように、絶縁層８０及びＭＴＪ素子４００上に、形成される。ビット線ＢＬ（及びビット線コンタクト）が、ＭＴＪ素子４００に接続されるように、絶縁層８２上に形成される。
以上の工程によって、本実施形態のＭＴＪ素子が、形成される。
この後、所定の製造工程の実行によって、本実施形態のＭＴＪ素子及び本実施形態のＭＴＪ素子を含むＭＲＡＭの製造工程が、終了する。
（ｃ） まとめ
本実施形態の磁気抵抗効果素子（例えば、ＭＴＪ素子）は、凹型の断面形状の下部電極を含む。下部電極の上面は、下向き（基板側）に凸の形状を有する。
本実施形態の磁気抵抗効果素子において、下部電極上方に、複数の磁性層及びトンネルバリア層が、配置される。
図１４は、第１の実施形態の磁気抵抗効果素子の特性の一例を説明するための図である。
図１４の（ａ）は、本実施形態の磁気抵抗効果素子における下部電極の形状と不良率の関係の一例を示すグラフである。
図１４の（ａ）において、グラフの横軸は、下部電極の上面（磁性層が形成される側の面）の段差の大きさ（単位：Å）に対応し、グラフの縦軸は、ＭＴＪ素子の書き込みエラー率及びシャント不良率（単位：任意単位）に対応する。
書き込みエラー率（ＷＥＲ）は、データの書き込み時に磁化反転が生じないエラーの発生率である。書き込みエラー率（ＷＥＲ）は、グラフ中において、線ＰＲ２で示されている。
シャント不良率（ＳＦＲ）は、ＭＴＪ素子における記憶層と参照層との短絡に起因する不良の発生率である。シャント不良率（ＳＦＲ）は、グラフ中において、線ＰＲ１で示されている。
図１４の（ｂ）は、図１４の（ａ）のグラフの横軸の値と下部電極の上面の形状との対応関係を説明するための図である。
図１４の（ｂ）のように、下部電極の上面が平坦である場合は、図１４の（ａ）のグラフの横軸の０に対応する。下部電極の上面が上向きに凸の形状を有する場合（下部電極が凸型の断面形状を有する場合）は、図１４の（ａ）のグラフの横軸において、負の値に対応する。下部電極の上面が下向きに凸の形状を有する場合は、図１４の（ａ）のグラフの横軸において、正の値に対応する。
図１４の（ａ）のグラフに示されるように、書き込みエラー率ＰＲ２は、下部電極の上面の形状が上向きに凸の形状から下向きに凸の形状に変化するにしたがって、低下する。
例えば、本実施形態のＭＴＪ素子の下部電極の窪みの深さが、５Åから３０Åの範囲内である場合において、本実施形態のＭＴＪ素子の書き込みエラー率は、最も低くなる。
下部電極が下向きに凸の上面を有する場合において、ＭＴＪ素子のシャント不良率ＰＲ１も、下部電極が上向きに凸の上面を有する場合に比較して、低下する。
本実施形態のように、下部電極が下向きに凸の上面を有するに場合において、下部電極に起因した磁性層及びトンネルバリア層の湾曲によって、磁性層及びトンネルバリア層に生じる磁界のストレス及び漏れ磁場の影響が、緩和される。
また、本実施形態において、下部電極の上面上の各層の湾曲に起因して、磁性層及びトンネルバリア層の層面に対して垂直方向に作用する応力が、比較的大きくなる。このような磁性層及びトンネルバリア層に印加される応力の作用によって、磁性層及びトンネルバリア層の結晶欠陥の発生が、抑制される。
この結果として、本実施形態のＭＴＪ素子は、書き込みエラー率及び短絡不良率を低減できる。
尚、垂直磁化膜の磁気異方性は、磁性層（及びトンネルバリア層）における層面に対して垂直方向の結晶性に依存する。そのため、垂直磁化膜を用いたＭＴＪ素子の特性は、面内磁化膜を用いたＭＴＪ素子の特性に比較して、垂直方向に作用する応力による各層の結晶性の改善によって、より向上する。
また、下部電極の湾曲の影響は、厚い層に比較して、薄い層に生じやすい。
それゆえ、ボトムフリー構造のＭＴＪ素子のように、比較的薄い膜厚を有する記憶層が、下部電極側に設けられている場合、ＭＴＪ素子の素子特性は、本実施形態のＭＴＪ素子における湾曲した上面を有する下部電極によって、より改善され得る。
尚、本実施形態のＭＴＪ素子４００において、記憶層１１と下部電極４０との間の下地層が、設けられなくともよい。また、本実施形態において、シフトキャンセル層１９が、上部電極４９と参照層１３との間に設けられなくともよい。
以上のように、第１の実施形態の磁気デバイスによれば、磁気デバイス（磁気抵抗効果素子）の特性を向上できる。
（２） 第２の実施形態
図１５を参照して、第２の実施形態の磁気デバイスについて説明する。
図１５は、第２の実施形態の磁気デバイス（例えば、ＭＴＪ素子）を説明するための模式的断面図である。
図１５に示されるように、ＭＴＪ素子４００Ａは、磁性層１３と下部電極４０との間に、下地層を含まずともよい。
本実施形態のＭＴＪ素子４００Ａにおいて、磁性層（例えば、記憶層）１３が、凹型状の下部電極４０上に設けられている。
磁性層１３が、下部電極４０の上面（窪み）に直接接触する。
尚、磁性層（シフトキャンセル層）１９が、上部電極４９と磁性層１１との間に設けられなくともよい。
本実施形態において、第１の実施形態と同様に、下部電極４０の上面が、下向きに凸の形状を有している。
凹型の断面形状の下部電極４０において、外周部４２の上面の上端（上面の縁）ＺＡの位置Ｈ１が、中央部４１の上面の下端（上面の底）ＺＢの位置Ｈ２より高い。
本実施形態のＭＴＪ素子４００Ａにおいて、下部電極４０の形状に応じて、下部電極４０上方の各層１１，１２，１３は、下向きに凸に湾曲する。
これによって、本実施形態の磁気デバイス（例えば、磁気抵抗効果素子）は、下地層が記憶層と下部電極との間に設けられなくとも、第１の実施形態の磁気デバイスと実質的に同じ効果が得られる。本実施形態のＭＴＪ素子４００Ａにおいて、シフトキャンセル層１９が、上部電極４９と参照層１３との間に設けられなくともよい。
（３）第３の実施形態
図１６を参照して、第３の実施形態の磁気デバイスについて説明する。
図１６は、第３の実施形態の磁気デバイス（例えば、ＭＴＪ素子）を説明するための模式的断面図である。
図１６に示されるように、ＭＴＪ素子４００Ｂにおいて、上部電極４９側に、記憶層１１Ａが設けられ、下部電極４０側に、参照層１３Ａ（及びシフトキャンセル層１９Ａ）が設けられている。
第３の実施形態のＭＴＪ素子４００Ｂにおいて、参照層１３Ａは、記憶層１１Ａよりも基板２００側に位置する。参照層１３Ａは、記憶層１１Ａと基板２００との間（トンネルバリア層１２Ａと下部電極４０との間）に設けられている。記憶層１１Ａは、トンネルバリア層１２Ａと上部電極４９との間に設けられている。
例えば、基板２００の表面に対して平行方向における参照層１３Ａの寸法は、基板２００の表面に対して平行方向における記憶層１１Ａの寸法より大きい。
本実施形態のＭＴＪ素子４００Ｂにおいて、シフトキャンセル層１９Ａと下部電極４０との間に、図５で説明した下地層が、設けられてもよい。また、本実施形態において、シフトキャンセル層１９Ａが、下部電極４０と参照層１３Ａとの間に設けられなくともよい。
本実施形態において、第１及び第２の実施形態と同様に、下部電極４０の上面が、下向きに凸の形状を有している。下部電極４０の形状に応じて、下部電極４０上方の各層１１Ａ，１２Ａ，１３Ａ，１９Ａは、下向き（基板側）に凸に湾曲する。
これによって、本実施形態のＭＴＪ素子において、磁性層１１Ａ，１３Ａ，１９Ａ及びトンネルバリア層１２Ａは、基板側に凸の断面形状を有する
したがって、本実施形態の磁気デバイスは、第１及び第２の実施形態の磁気デバイスと実質的に同じ効果が得られる。
（４） その他
実施形態において、本実施形態の磁気デバイス（磁気抵抗効果素子）を用いたメモリデバイスに、ＭＲＡＭが用いられた例が示されている。但し、本実施形態の磁気デバイスは、ＭＲＡＭ以外の磁気メモリに適用されてもよい。また、本実施形態の磁気デバイスは、メモリデバイス以外の装置に適用されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
４００，４００Ａ，４００Ｂ：磁気デバイス、４０，４９：電極、１０：積層体（磁気トンネル接合）、１１，１１Ａ，１３，１３Ａ：磁性層、１２，１２Ａ：非磁性層。

Claims (5)

  1. 基板の上方に設けられ、第１の部分と、前記基板の表面に対して平行な方向において前記第１の部分に隣り合う第２の部分とを含む第１の電極と、
    前記第１の電極の上方の第２の電極と、
    前記第１の電極と前記第２の電極との間の第１の磁性層と、
    前記第１の磁性層と前記第２の電極との間の第２の磁性層と、
    前記第１の磁性層と前記第２の磁性層との間の非磁性層と、
    を具備し、
    前記第１の部分の上面は、前記第２の部分の上面より前記基板側に位置している、
    磁気デバイス。
  2. 前記非磁性層の端部の前記基板の表面に対して垂直方向における位置は、前記非磁性層の中央部の記基板の表面に対して垂直方向における位置より高い、
    請求項１に記載の磁気デバイス。
  3. 前記基板の表面に対して垂直方向における前記第１の部分の上面の下端と前記第２の部分の上面の上端との間隔は、０．５ｎｍから３ｎｍの範囲内の値である、
    請求項１又は２に記載の磁気デバイス。
  4. 前記第１の電極の上面は、下向きに凸の形状を有する、
    請求項１乃至３のいずれか１項に記載の磁気デバイス。
  5. 前記第１の磁性層は、前記第１の電極の上面に接する、
    請求項１乃至４のいずれか１項に記載の磁気デバイス。
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