TWI699758B

TWI699758B - 磁性記憶體

Info

Publication number: TWI699758B
Application number: TW108102394A
Authority: TW
Inventors: 金谷宏行
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2018-09-11
Filing date: 2019-01-22
Publication date: 2020-07-21
Also published as: JP2020043223A; US20200083288A1; TW202011394A; CN110890117A

Abstract

實施形態之磁性記憶體具備：半導體基板；電晶體，其設置於半導體基板上，具有第1端子、第2端子、及第1及第2端子之間之閘極電極；第1接觸部，其連接於第1端子，設置於半導體基板上之第1絕緣層內；第2接觸部，其設置於第1絕緣層上之第2絕緣層內，且含有銅；導電層，其設置於第2接觸部上；以及磁阻效應元件，其設置於導電層上。

Description

磁性記憶體

本實施形態主要係關於一種磁性記憶體。

為了提高磁性記憶體之特性，而推進與包含磁阻效應元件之記憶胞之構造及構成構件相關之研究及開發。

實施形態提供一種能實現特性提高之磁性記憶體。

[相關申請]

本申請享受以日本專利申請2018-169546號(申請日：2018年9月11日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

以下，一面參照圖式，一面對本實施形態詳細地進行說明。於以下之說明中，關於具有相同之功能及構成之要素，標註相同之符號。又，於以下之各實施形態中，被標註末尾帶有用於區別化之數字/英文之參照符號(例如，字元線WL、位元線BL、各種電壓及信號等)之構成要素於無需相互加以區別之情形時，可使用末尾之數字/英文被省略後之記載(參照符號)。 (1)實施形態

參照圖1至圖17，對實施形態之磁性記憶體及其製造方法進行說明。 (a)構成例

參照圖1至圖5，對實施形態之磁性記憶體之構成例進行說明。

圖1係用以說明本實施形態之磁性記憶體之構成例之方塊圖。

於圖1中，本實施形態之磁性記憶體1例如電性連接於控制器、處理器或主機等外部器件(未圖示)。

磁性記憶體(記憶體器件)1接收來自外部器件之指令CMD、位址ADR、輸入資料DIN及各種控制信號CNT。磁性記憶體1向外部器件傳送輸出資料DOUT。

如圖1所示，磁性記憶體1至少包含記憶胞陣列100、列解碼器120、字元線驅動器(列控制電路)121、行解碼器122、位元線驅動器(行控制電路)123、切換電路124、寫入電路(寫入控制電路)125、讀出電路(讀出控制電路)126及序列發生器127。

記憶胞陣列100包含複數個記憶胞MC。

列解碼器120將位址ADR中包含之列位址解碼。字元線驅動器121基於列位址之解碼結果，選擇記憶胞陣列100之列(例如，字元線)。字元線驅動器121能向字元線供給特定電壓。

行解碼器122將位址ADR中包含之行位址解碼。

位元線驅動器123基於行位址之解碼結果，選擇記憶胞陣列100之行(例如，位元線)。位元線驅動器123經由切換電路124，連接於記憶胞陣列100。位元線驅動器123能向位元線供給特定電壓。

切換電路124將寫入電路125及讀出電路126中之任一者連接於記憶胞陣列100及位元線驅動器123。藉此，MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)1執行與指令對應之動作。

寫入電路125於寫入動作時，向基於位址ADR所選擇之記憶胞(選擇單元)，供給用於資料之寫入之各種電壓及/或電流。例如，資料DIN作為應向記憶胞陣列100寫入之資料，向寫入電路125供給。藉此，寫入電路125將資料DIN寫入至記憶胞MC內。寫入電路125例如包含寫入驅動器/接收器等。

讀出電路126於讀出動作時，向基於位址ADR之選擇單元，供給用於資料之讀出之各種電壓及/或電流。藉此，將記憶胞MC內儲存之資料讀出。

讀出電路126將自記憶胞陣列100讀出之資料作為輸出資料DOUT，輸出至磁性記憶體1之外部。

讀出電路126例如包含讀出驅動器及感測放大器電路等。

序列發生器127接收指令CMD及各種控制信號CNT。序列發生器127基於指令CMD及控制信號CNT，控制磁性記憶體1內之各電路120~126之動作。序列發生器127能根據磁性記憶體1內之動作狀況，向外部器件發送控制信號CNT。

例如，序列發生器127將與寫入動作及讀出動作相關之各種資訊作為設定資訊加以保持。

再者，各種信號CMD、CNT、ADR、DIN、DOUT可經由與磁性記憶體1之晶片(封裝體)分開設置之介面電路，向磁性記憶體1內之特定電路供給，亦可自磁性記憶體1內之輸入輸出電路(未圖示)向各電路120~127供給。

例如，於本實施形態之磁性記憶體(例如，MRAM)1中，磁阻效應元件被用作記憶胞MC內之記憶體元件。＜記憶胞陣列之內部構成＞

圖2係表示本實施形態之MRAM之記憶胞陣列的內部構成之一例之等效電路圖。

如圖2所示，複數根(n根)字元線WL(WL＜0＞、WL＜1＞、…、WL＜n-1＞)設置於記憶胞陣列100內。複數根(m根)位元線BL(BL＜0＞、BL＜1＞、…、BL＜m-1＞)及複數根(m根)位元線bBL(bBL＜0＞、bBL＜1＞、…、bBL＜m-1＞)設置於記憶胞陣列100內。1根位元線BL與1根位元線bBL形成1組位元線對。以下，為了使說明明確化，有時亦會將位元線bBL稱作源極線。

複數個記憶胞MC呈矩陣狀配置於記憶胞陣列100內。

沿著列方向(字元線方向)排列之複數個記憶胞MC連接於共通之字元線WL。字元線WL連接於字元線驅動器121。字元線驅動器121基於列位址，控制字元線WL之電位。藉此，選擇列位址所示之字元線WL(列)，並使之活化。

沿著行方向(位元線方向)排列之複數個記憶胞MC與屬於1個位元線對之2根位元線BL、bBL共通連接。位元線BL、bBL經由切換電路124，連接於位元線驅動器123。

切換電路124將與行位址對應之位元線BL、bBL連接於位元線驅動器123。位元線驅動器123控制位元線BL、bBL之電位。藉此，選擇行位址所示之位元線BL、bBL(行)，並使之活化。

又，切換電路124根據記憶胞MC所要求之動作，將所選擇之位元線BL、bBL連接於寫入電路125或讀出電路126。

記憶胞陣列100亦可具有分層位元線方式之構造。於該情形時，複數根全域位元線設置於記憶胞陣列100內。各位元線BL經由對應之切換元件，連接於一全域位元線。各源極線bBL經由對應之切換元件，連接於另一全域位元線。全域位元線經由切換電路124，連接於寫入電路125及讀出電路126。藉由將與位址對應之切換元件設定為接通狀態，而使選擇單元經由接通狀態之切換元件，連接於全域位元線。

例如，記憶胞MC包含1個磁阻效應元件400、1個單元電晶體600。單元電晶體600係場效電晶體(例如，MOS(Metal Oxide Semiconductor，金氧半導體)電晶體)。

磁阻效應元件400之一端連接於位元線BL。磁阻效應元件400之另一端連接於單元電晶體600之一端(源極/汲極之其中一方)。單元電晶體600之另一端(源極/汲極之另一方)連接於位元線bBL。於單元電晶體600之閘極，連接有字元線WL。

記憶胞MC可包含2個以上磁阻效應元件400，亦可包含2個以上單元電晶體600。

磁阻效應元件400作為記憶體元件而發揮功能。單元電晶體600作為記憶胞MC之選擇元件而發揮功能。

磁阻效應元件400之阻抗狀態(磁化排列)藉由向磁阻效應元件400供給某種大小之電壓或電流而發生變化。藉此，磁阻效應元件400可取得複數個阻抗狀態(阻抗值)。相對於磁阻效應元件400可取之複數個阻抗狀態，關聯有1位元以上資料。如此，磁阻效應元件400被用作記憶體元件。

於本實施形態中，記憶胞陣列及記憶胞之構成並不限定於圖2及圖3所示之例。＜磁阻效應元件之構造例＞

參照圖3及圖4，對本實施形態之MRAM中之磁阻效應元件之構造例進行說明。

圖3係表示本實施形態之MRAM之磁阻效應元件之構造例的模式性俯視圖。圖4係表示本實施形態之MRAM之磁阻效應元件之構造例的模式性剖視圖。

於本實施形態中，圖4及圖5所示之磁阻效應元件400具有圓錐台狀之構造。

如圖3所示，於本實施形態中，磁阻效應元件400具有圓形形狀(或橢圓形形狀)之平面形狀。如圖4所示，本實施形態之磁阻效應元件400具有梯形形狀之截面形狀。磁阻效應元件400之構造並不限定於圓錐台狀。例如，磁阻效應元件400之平面形狀亦可為四角形形狀(例如，正方形形狀或長方形形狀)。又，於平面形狀為四角形形狀之磁阻效應元件中，亦存在四角形之角帶有弧度(呈圓角)或有所缺失之情況。磁阻效應元件400之截面形狀亦可為四角形形狀。於截面形狀為四角形形狀之磁阻效應元件400中，亦存在四角形之角帶有弧度或有所缺失之情況。

例如，相對於下述基板(半導體基板)之表面平行之方向上的磁阻效應元件400之下部(基板側、電極40側)之尺寸X2較相對於基板之表面平行之方向上的磁阻效應元件400之上部(基板之相反側、電極49側)之尺寸X1大。

磁阻效應元件400包含積層體10。積層體10至少包含2個磁性層11、13、及非磁性層12。積層體10設置於2個電極40、49之間。於本實施形態之磁阻效應元件400中，將基板側之電極40稱作下部電極40，將相對於基板側為相反側之電極49稱作上部電極49。

一磁性層11設置於下部電極40與非磁性層12之間。另一磁性層13設置於非磁性層12與上部電極49之間。非磁性層12設置於2個磁性層11、13之間。

磁穿隧接面形成於磁性層11、13與非磁性層12之間。於本實施形態中，將包含磁穿隧接面之磁阻效應元件稱作MTJ元件。

於MTJ元件400中，將非磁性層12稱作隧道勢壘層12。隧道勢壘層12例如為絕緣膜。

2個磁性層11、13具有磁化。一磁性層11係磁化方向可變之磁性層。另一磁性層13係磁化方向不變之磁性層。以下，將磁化方向可變之磁性層11稱作記憶層11，將磁化方向不變之磁性層13稱作參照層13。有時亦會將記憶層11稱作自由層或磁化自由層。有時亦會將參照層13稱作釘層、釘紮層、磁化固定層或磁化不變層。

再者，所謂磁性層11之磁化方向「可變」，係指於將用以使記憶層11之磁化方向反轉之電流或電壓供給至MTJ元件400之情形時，在該電流/電壓之供給前後，磁性層13之磁化方向發生變化。另一方面，所謂參照層13之磁化方向「不變」或「呈固定狀態」，係指於將用以使記憶層11之磁化方向反轉之電流或電壓供給至MTJ元件400之情形時，在該電流/電壓之供給前後，參照層13之磁化方向不發生變化。以保持參照層13之磁化方向不變之方式，分別控制記憶層11之磁化反轉閾值及參照層13之磁化反轉閾值。例如，若記憶層與參照層為相同材料系，則為了控制磁化反轉閾值，使參照層13之膜厚厚於記憶層11之膜厚。

例如，記憶層11及參照層13係具有垂直磁性各向異性之磁性層。記憶層11及參照層13具有相對於磁性層11、13之層面大致垂直之磁化。磁性層11、13之磁化方向(易磁化軸方向)為相對於2個磁性層11、13之積層方向大致平行之方向。記憶層11之磁化根據應加以記憶之資料，朝向上部電極側或下部電極側中之任一側。參照層13之固定狀態之磁化設定(固定)為朝向上部電極側或下部電極側中之任一側。

記憶層11例如含有鈷鐵硼(CoFeB)或硼化鐵(FeB)。隧道勢壘層12例如為氧化鎂、或含有氧化鎂之絕緣性化合物。參照層13例如含有鈷鐵硼(CoFeB)或硼化鐵(FeB)。又，參照層13亦可含有鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)。例如，參照層13係使用該等材料之合金膜或人工晶格膜。

偏移消除層19於積層體10內，設置於參照層13與上部電極49之間。偏移消除層19係用以降低參照層13之洩漏磁場之磁性層。偏移消除層19之磁化方向與參照層13之磁化方向相反。藉此，由參照層13之洩漏磁場引起之對記憶層11之磁化造成的不良影響(例如，磁場偏移)得到抑制。例如，偏移消除層19之材料與參照層13之材料相同。

例如，參照層13之磁化方向與偏移消除層19之磁化方向藉由SAF(synthetic Anti ferromagnetic，合成反鐵磁)構造，被設定為彼此相反之方向。

於SAF構造中，中間層190設置於參照層13與偏移消除層19之間。藉由中間層190，參照層13及偏移消除層19反鐵磁性結合。中間層190例如為釕(Ru)等非磁性金屬膜。再者，有時亦會將包含磁性層11、19及中間層190之積層體(SAF構造)稱作參照層。

於圖4之MTJ元件400中，記憶層11位於較參照層13更靠基板側。記憶層11設置於參照層13與基板之間。例如，相對於基板之表面平行之方向上的記憶層11之尺寸較相對於基板之表面平行之方向上的參照層13之尺寸大。

MTJ元件400之阻抗狀態(阻抗值)根據記憶層11之磁化方向與參照層13之磁化方向之相對關係(磁化排列)而改變。

於記憶層11之磁化方向與參照層13之磁化方向相同之情形時(MTJ元件400之磁化排列為平行排列狀態之情形時)，MTJ元件400具有第1阻抗值R1。於記憶層11之磁化方向與參照層13之磁化方向不同之情形時(MTJ元件400之磁化排列為反平行排列狀態之情形時)，MTJ元件400具有較第1阻抗值R1高之第2阻抗值R2。

於本實施形態中，將MTJ元件400之平行排列狀態亦記作P狀態，將MTJ元件400之反平行排列狀態亦記作AP狀態。

例如，於記憶胞MC記憶1位元資料(“0”資料或“1”資料)之情形時，相對於具有第1阻抗值R1之狀態(第1阻抗狀態)之MTJ元件400，關聯第1資料(例如，“0”資料)。相對於具有第2阻抗值R2之狀態(第2阻抗狀態)之MTJ元件400，關聯第2資料(例如，“1”資料)。

MTJ元件400亦可為面內磁化型MTJ元件。於面內磁化型MTJ元件中，記憶層11及參照層13之磁化朝向相對於磁性層11、13之積層方向垂直之方向。於面內磁化型MTJ元件中，記憶層及參照層之易磁化軸方向為相對於磁性層11、13之層面平行之方向。

例如，層(以下，稱作基底層)30設置於下部電極40與磁性層11之間。基底層30係能使磁性層13之特性(例如，磁性層之磁性特性及/或結晶性)及/或磁穿隧接面之特性得以提高之層。

例如，基底層30可為某材料之單層膜，亦可為包含材料不同之複數個膜之多層膜。基底層30含有金屬、硼化物、氧化物及氮化物等中之至少一者。例如，用於基底層30之金屬選自於鋁(Al)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)、鈧(Sc)、釔(Y)、鑭(La)、矽(Si)、鋯(Zr)、鉿(Hf)、鎢(W)、鉻(Cr)、鉬(Mo)、鈮(Nb)、鈦(Ti)、鉭(Ta)及釩(V)等。例如，該等金屬之硼化物、氧化物及氮化物用於基底層30。用於基底層30之各種化合物可為二元化合物，亦可為三元化合物。

上部電極49設置於磁穿隧接面10之上方。上部電極49設置於偏移消除層19上。上部電極49之材料例如包含鎢(W)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)及氮化鈦(TiN)等中之至少一者。

下部電極40設置於磁穿隧接面10之下方。下部電極40設置於基底層30之底部側。下部電極40之材料例如包含鎢、鉭、氮化鉭、鈦及氮化鈦等中之至少一者。

各電極40、49可為單層構造，亦可為多層構造。

例如，絕緣膜(以下，亦稱作保護膜、側壁膜、側壁絕緣膜)50覆蓋MTJ元件400之側面。保護膜50之材料例如選自於氮化矽、氮化鋁及氧化鋁等。保護膜50可為單層膜，亦可為多層膜。用於基底層30之材料之絕緣性化合物亦可用作保護膜20之材料。其中，亦可不設置保護膜50。

再者，於本實施形態之磁性記憶體之磁阻效應元件400中，亦可不設置記憶層11與下部電極40之間之基底層。又，於本實施形態中，亦可不將偏移消除層19設置於上部電極49與參照層13之間。＜記憶胞之構造例＞

圖5係表示本實施形態之MRAM之記憶胞之構造例的剖視圖。

如圖5所示，記憶胞MC設置於半導體基板9上。

單元電晶體600設置於半導體基板9之主動區域(半導體區域)AA內。主動區域AA係藉由半導體基板9內之絕緣層90所劃分出之半導體區域(半導體層)。

單元電晶體600為任意類型之電晶體。例如，單元電晶體600係平面構造之場效電晶體、如鰭式場效電晶體(Fin Field Effect Transistor，Fin FET)般之三維構造之場效電晶體、或具有嵌入閘極構造之場效電晶體。以下，例示具有平面構造之單元電晶體。

於單元電晶體600中，閘極電極61隔著閘極絕緣膜62設置於主動區域AA上方。閘極電極61沿著X方向(電晶體之閘極寬度方向)延伸。閘極電極61作為字元線WL而發揮功能。

於單元電晶體600中，2個源極/汲極區域63A、63B設置於主動區域AA內。2個源極/汲極區域63A、63B沿著Y方向(電晶體之閘極長度方向)排列。

接觸插塞78設置於源極/汲極區域63B上。作為源極線bBL之配線(金屬膜)79設置於接觸插塞78上。

接觸插塞70、71設置於源極/汲極區域63A上。接觸插塞70設置於層間絕緣膜80內。接觸插塞70與源極/汲極區域63A直接接觸。例如，接觸插塞70之底面之一部分與元件分離區域內之絕緣層90直接接觸。

接觸插塞71設置於層間絕緣膜81內。且設置於接觸插塞70上。接觸插塞71積層於接觸插塞70之上表面上。

導電層72設置於MTJ元件400與接觸插塞71之間。

MTJ元件400在Z方向(相對於基板9之表面垂直之方向)上，設置於接觸插塞71上方。MTJ元件400設置於層間絕緣膜82內。MTJ元件400在相對於基板9之表面垂直之方向(Z方向)上，與含有Cu之接觸插塞71上下重疊。

如上所述，MTJ元件400包含2個電極40、49、及2個電極40、49之間之積層體10。積層體10係具有磁穿隧接面之多層膜。

電極40隔著導電層72設置於接觸插塞71上方。電極49隔著積層體10設置於電極40上方。於電極49上，設置有接觸插塞(通孔插塞)74。作為位元線BL之配線(金屬膜)75設置於接觸插塞74上及層間絕緣膜82上。

例如，圖4之MTJ元件400之記憶層11隔著含有Ta之導電層72(及下部電極40)，與含有Cu之接觸插塞71相鄰。

保護膜50設置於MTJ元件400與層間絕緣膜82之間。

再者，圖5係簡易地表示磁阻效應元件之構造之圖。故而，於圖5中，積層體(磁穿隧接面)10及電極40、49均被簡略化加以表示。又，圖5所示之保護膜50之形狀可適當調整。

本實施形態中，於MTJ元件400與單元電晶體600之間，設置有2個接觸插塞(以下，亦稱作插塞或部分)70、71。接觸插塞71在相對於基板9之表面垂直之方向上，積層於接觸插塞70上。

接觸插塞70之材料與接觸插塞71之材料不同。

接觸插塞70例如為含有氮化鈦(TiN)及鎢(W)中之至少一者之導電體。

例如，接觸插塞70之膜厚(相對於基板9之表面垂直之方向上之尺寸)T1較單元電晶體600之閘極電極61之膜厚及閘極絕緣膜62之膜厚之合計值厚。

接觸插塞71係含有銅(Cu)之導電體(以下，亦稱作含Cu層)。例如，接觸插塞71係使用Cu層、Cu合金層或導電性Cu化合物層而形成。再者，於將含有Cu之合金/化合物用於接觸插塞71之情形時，與接觸插塞71內含有之複數個元素相關之銅之比率(組成比)較理想為形成插塞71之複數個元素之總組成之一半以上。

接觸插塞71之膜厚(相對於基板9之表面垂直之方向上之尺寸)T2例如具有5 nm以上100 nm以下之尺寸。接觸插塞71之膜厚(高度)可根據MTJ元件400之尺寸(例如，相對於基板9之表面垂直之方向上之尺寸)適當調整。例如，接觸插塞71之膜厚T2為接觸插塞70之膜厚T1以下。

接觸插塞71係使用金屬鑲嵌法，自對準形成於層間絕緣膜(絕緣層)81內。接觸插塞71設置於層間絕緣膜81內之槽810內。接觸插塞71之截面形狀(例如，沿著Y-Z方向之截面之形狀)與槽810之截面形狀實質上相同。

相對於基板9之表面平行之方向上的接觸插塞71之尺寸(例如，Y方向之尺寸)D2與相對於基板9之表面平行之方向上的槽810之尺寸實質上相同。接觸插塞71之尺寸D2較相對於基板9之表面平行之方向上的MTJ元件400之尺寸(例如，尺寸X2)大。又，接觸插塞71之尺寸D2較相對於基板9之表面平行之方向上的接觸插塞70之尺寸D1大。

尺寸D2對應於接觸插塞71之最大尺寸(例如，MTJ元件側之尺寸)。尺寸D1對應於接觸插塞71之最大尺寸(例如，MTJ元件側之尺寸)。關於各接觸插塞70、71之尺寸，於接觸插塞具有梯形形狀之截面形狀之情形時，接觸插塞之上部側(MTJ元件側)之尺寸大於接觸插塞之下部側(基板側)之尺寸。

例如，沿著相對於基板9之表面垂直之方向的接觸插塞71之中心軸自沿著相對於基板9之表面垂直之方向的MTJ元件400之中心軸向相對於基板之表面平行之方向(例如，Y方向)偏移。又，沿著相對於基板9之表面垂直之方向的接觸插塞71之中心軸自沿著相對於基板9之表面垂直之方向的接觸插塞70之中心軸向相對於基板之表面平行之方向(例如，Y方向)偏移。但接觸插塞71之中心軸亦可與MTJ元件400之中心軸及接觸插塞70之中心軸中之至少一者一致。

導電層72設置於接觸插塞(含Cu層)71與MTJ元件400之下部電極40之間。導電層72含有鉭。導電層72之膜厚(相對於基板9之表面垂直之方向上之尺寸)例如具有2 nm以上5 nm以下之尺寸。導電層72之膜厚可根據MTJ元件400之尺寸適當調整。

例如，導電層72係非晶狀態之鉭層。但鉭之層72亦可為結晶層。再者，導電層72只要為含有鉭之導電體(以下，亦稱作含Ta層)即可。故而，導電層72亦可含有鉭以外之元素(例如，矽及/或鍺等)。但與導電層72內含有之複數個元素相關之鉭之比率(組成比) 較理想為形成導電層72之複數個元素之總組成之一半以上。

再者，亦可將導電層72視作接觸插塞之一部分。於該情形時，接觸插塞具有含Cu層71與含Ta層72之積層構造。

如此，於本實施形態之磁性記憶體(例如，MRAM)記憶胞中，複數個接觸插塞70、71將磁阻效應元件(例如，MTJ元件)400連接於單元電晶體600。第2接觸插塞(插塞、部分)71在相對於基板9之表面垂直之方向上，積層於第1接觸插塞70上。第2接觸插塞71含有銅。

於本實施形態中，磁阻效應元件400在相對於基板9之表面垂直之方向上，設置於與含有Cu之接觸插塞71重疊之位置上。導電層72設置於磁阻效應元件400與接觸插塞71之間。導電層72含有鉭。

藉此，於本實施形態之磁性記憶體中，磁阻效應元件及磁性記憶體之特性提高。

再者，於本實施形態中，包含磁阻效應元件400之MRAM之動作可適當應用周知之資料之寫入動作(例如，使用磁場寫入方式及/或旋轉力矩轉移(Spin Torque Transfer，STT)方式等之資料之寫入)、及周知之資料之讀出動作(例如，使用DC方式、參照單元方式及/或自參照方式等之資料之讀出)。故而，於本實施形態中，包含本實施形態之MTJ元件400之MRAM之動作之說明予以省略。 (b)製造方法

參照圖6至圖17，對本實施形態之磁性記憶體之製造方法進行說明。再者，此處，亦適當參照圖3至圖5。

圖6至圖17係表示本實施形態之磁阻效應元件(MTJ元件)之製造方法之各步驟的剖視步驟圖。

如圖6所示，單元電晶體(場效電晶體)600藉由周知之半導體製程，形成於半導體基板9之主動區域AA上。

絕緣層(層間絕緣膜)80Z使用CVD(Chemical Vapor Deposition，化學氣相沈積)法等膜形成技術，以覆蓋單元電晶體600之方式，形成於半導體基板9上。絕緣層80Z例如為氧化矽(SiO ₂)層。

具有特定圖案999之遮罩層(例如，抗蝕遮罩)99形成於絕緣層80Z上。遮罩層99之圖案999係藉由周知之微影技術及蝕刻技術而形成。例如，遮罩層99包含具有圓形之平面形狀之開口圖案999。開口圖案999形成於接觸插塞之形成區域內。

如圖7所示，絕緣層之蝕刻例如係基於遮罩層99之圖案999，藉由RIE(Reactive ion etching，反應性離子蝕刻)而執行。

藉此，接觸孔801形成於絕緣層80內。單元電晶體600之源極/汲極區域(擴散層)63A、63B之一部分經由接觸孔801而露出。

如圖8所示，於將遮罩層去除後，導電體70Z以嵌入接觸孔內之方式，形成於絕緣層80上。導電體70Z例如含有氮化鈦(TiN)及鎢(W)中之至少一者。導電體70Z亦可為氮化鈦與鎢之積層構造。

CMP(Chemical Mechanical Polishing，化學機械拋光)法等平坦化處理係將絕緣層81之上表面用作擋止層，而對導電體70Z加以執行。再者，於該步驟中，亦存在視CMP之條件而略微研磨絕緣層81之上表面之情況。

藉此，如圖9所示，接觸插塞70、78形成於層間絕緣膜80內。接觸插塞70、78與單元電晶體600之源極/汲極區域63A、63B分別接觸。接觸插塞70、78係藉由金屬鑲嵌法而形成。金屬鑲嵌構造之接觸插塞70、78自對準形成於層間絕緣膜80內之接觸孔(槽)。

於本實施形態中，如以下之圖10至圖17所示，含有銅之接觸插塞(含Cu層)71使用金屬鑲嵌法，形成於接觸插塞70上方。

如圖10所示，於採用周知之配線形成製程形成源極線bBL(導電層79)後，絕緣層81Z形成於絕緣層80及接觸插塞70上。絕緣層81Z之膜厚根據於其後之步驟中形成之接觸插塞之尺寸(高度)及MTJ元件之尺寸適當設定。

遮罩層98形成於絕緣層81Z上。遮罩層98於接觸插塞之形成預定位置，具有開口圖案998。開口圖案998在相對於基板9之表面垂直之方向上，形成於與接觸插塞70部分重疊之位置。

絕緣層81例如係基於遮罩層98之圖案998，藉由RIE而得到蝕刻。

藉此，如圖11所示，接觸孔810形成於絕緣層81內。藉由孔810內之絕緣層81之側壁、接觸插塞70之上表面、及層間絕緣膜89之上表面，金屬鑲嵌槽810形成於絕緣層81內。

如圖12所示，導電體710以嵌入接觸孔(金屬鑲嵌槽)810內之方式，例如藉由濺鍍法，形成於絕緣層81上及接觸插塞70上。例如，導電體710係Cu層或含有Cu之導電層。例如，含有Cu之導電層710係以Cu為主成分之合金或化合物。

如圖13所示，對絕緣層81上之導電體(Cu或含有Cu之導電體)，採用CMP法執行平坦化處理。於平坦化處理中，絕緣層81之上表面亦可用作針對導電體執行之CMP用之擋止層。

藉此，含有Cu之接觸插塞(含Cu層)71自對準形成於絕緣層81之接觸孔(槽)810內。

例如，回蝕處理係對接觸插塞71之上表面(含Cu層之露出面)加以執行。接觸插塞71被選擇性地蝕刻。藉此，接觸插塞71之上表面之位置較絕緣層81之上表面之位置更向絕緣層80側(基板9側)後退。例如，接觸插塞71係以具有5 nm以上100 nm以下之膜厚(高度)之方式形成。

如圖14所示，導電層(導電體)720例如藉由濺鍍法，形成於接觸插塞70上及絕緣層81上。導電層720之材料例如為鉭(Ta)或含有鉭之化合物。

例如，非晶化處理係對鉭層(或含鉭層)720加以執行。藉此，鉭層72成為非晶狀態。

鉭層720之非晶化處理係藉由離子注入而執行。例如，使用矽(Si)及鍺(Ge)中之至少一者作為離子注入之離子種。於該情形時，鉭層72含有Si及/或Ge。再者，Si及Ge以外之離子種(例如，氬)亦可用於針對導電層720執行之非晶化用之離子注入。再者，亦可藉由離子注入以外之方法，對導電層720執行非晶化處理。

其後，對鉭層(含Ta層)720，採用CMP法執行平坦化處理(或回蝕處理)。於針對鉭層720執行之平坦化處理中，絕緣層81之上表面被用作針對鉭層720執行之CMP用之擋止層。

藉此，鉭層72於接觸插塞71上，自對準形成於絕緣層81之接觸孔810內。例如，鉭層72係以具有2 nm以上5 nm以下之膜厚之方式形成。

再者，亦可於對導電層720執行CMP處理後，對導電層720執行非晶化處理。又，針對導電層720執行之非晶化處理亦可省略。

如圖15所示，用以形成MTJ元件之複數個層40A、10A、49A形成於鉭層53及絕緣層81上。

導電層(下部電極)40A形成於鉭層53上。積層體10A例如藉由濺鍍法，形成於導電層40A之上表面上。

積層體10A例如自基板9側依序包含基底層、第1磁性層(例如，記憶層)、第1非磁性層(隧道勢壘層)、第2磁性層(例如，參照層)、第2非磁性層(中間層)及第3磁性層(例如，偏移消除層)。再者，於積層體10A中，基底層及第3磁性層中之至少一者亦可不形成。於不形成第3磁性層之情形時，第2非磁性層亦可同樣不形成。

硬質遮罩(例如，導電層)49A形成於積層體10A上。例如，硬質遮罩49A在相對於基板9之表面垂直之方向上，配置於接觸插塞71上方。

硬質遮罩49A藉由微影技術及蝕刻技術，具有特定圖案。硬質遮罩49A基於應形成之MTJ元件之形狀而圖案化。硬質遮罩49A之材料例如為選自鎢、鉭、氮化鉭、鈦及氮化鈦之中之一者以上。

使用硬質遮罩49A作為遮罩，而對積層體10Z及基底層30Z執行蝕刻。

例如，積層體10A及導電層40A藉由離子束蝕刻，被加工成與硬質遮罩49A對應之形狀。離子束900係一面使基板9旋轉，一面自相對於基板9之表面傾斜之角度向積層體10Z照射。

再者，針對積層體10A及導電層40A執行之蝕刻之種類並不限定於離子束蝕刻。

藉此，如圖16所示，形成本實施形態之MRAM中之MTJ元件400。硬質遮罩被用作MTJ元件400之上部電極49。MTJ元件400在相對於含有Cu之接觸插塞71沿著Z方向重疊之位置(接觸插塞71之正上方)，形成於導電層72上。

如圖17所示，例如，絕緣膜(保護膜)50A係以覆蓋MTJ元件400之方式形成。亦可於形成絕緣膜50A前，執行氧化處理及氮化處理中之至少一者，以使MTJ元件400之側面上之附著物絕緣化。再者，亦可藉由使MTJ元件400之側面上之附著物絕緣化，而將絕緣膜形成於MTJ元件400之側面上。

如圖5所示，絕緣層82以覆蓋MTJ元件400之方式，形成於絕緣層50、80及MTJ元件400上。接觸插塞(位元線接觸)74形成於絕緣層82內。作為位元線BL之導電層75形成於絕緣層82上及接觸插塞74上。藉此，位元線BL經由接觸插塞74，連接於MTJ元件400。

藉由以上之步驟，形成本實施形態之MRAM之記憶胞。

其後，藉由執行特定製造步驟，而完成本實施形態之MTJ元件、及包含本實施形態之MTJ元件之MRAM之製造步驟。 (c)總結

如上所述，於本實施形態之MRAM中，積層構造之接觸插塞(2個接觸插塞)將磁阻效應元件連接於單元電晶體。

於磁阻效應元件與單元電晶體之間之積層構造之接觸插塞中，第2接觸插塞71在相對於基板之表面垂直之方向上，積層於第1接觸插塞70上。第2接觸插塞71之材料與第1接觸插塞70之材料不同。

積層之2個接觸插塞中，磁阻效應元件400側之第2接觸插塞71係含有銅(Cu)之導電體(例如，Cu層、Cu合金或導電性Cu化合物)。接觸插塞71係藉由金屬鑲嵌法而形成。接觸插塞51係金屬鑲嵌構造之含Cu層71。

導電層72設置於金屬鑲嵌構造之含Cu層51與磁阻效應元件400之下部電極40之間。

金屬鑲嵌構造之含Cu層51具有相對較為平坦之上表面。磁阻效應元件400內之各層11、12、13可形成於相對較為平坦之層51上。故而，可形成相對較為平坦/均質之磁性層及隧道勢壘層。從而，磁阻效應元件400內之磁性層之特性及隧道勢壘層之特性提高。

其結果，於本實施形態之磁性記憶體中，磁阻效應元件之特性(例如，MR比、資料滯留特性等)提高。

Cu具有相對較高之導熱性。於寫入動作時及讀出動作時，有可能會因記憶胞內流通之電流，而於磁阻效應元件400產生熱。本實施形態藉由含有Cu之接觸插塞71，能將於磁阻效應元件400產生之熱以相對較佳之效率釋散。

故而，本實施形態之磁性記憶體能抑制因熱而導致之磁阻效應元件之動作錯誤(例如，熱擾亂)。

其結果，本實施形態之磁性記憶體能使記憶體之動作特性得以提高。

又，Cu具有相對較低之電阻(比電阻)。故而，能對磁阻效應元件，以相對較高之效率供給電流(電子及自旋)。又，於Cu及Ta等材料(例如，反磁性體)與磁性體(例如，鐵磁性體)相鄰(接合)之情形時，會產生相對較大之自旋軌道相互作用，從而能將自旋之作用更有效率地供給至磁阻效應元件。

故而，於例如STT-MRAM般，利用自旋之作用控制磁阻效應元件之磁化排列之磁性記憶體中，藉由對連接於磁阻效應元件 (供給電流)之導電體使用含有Cu及/或Ta之材料，能將自旋轉矩更有效率地賦予至磁阻效應元件(MTJ元件)。

藉此，本實施形態能使作為記憶體元件之磁阻效應元件之特性及磁性記憶體之特性得以提高。

隨之，本實施形態能使磁性記憶體之可靠性及製造良率得以提高。

如上所述，根據實施形態之磁性記憶體，能使磁性記憶體及磁性器件(磁阻效應元件)之特性得以提高。 (2)變化例

參照圖18及圖19，對實施形態之磁性記憶體之變化例進行說明。＜變化例1＞

參照圖18，對實施形態之磁性記憶體之變化例1進行說明。

圖18係用以說明變化例1之磁性記憶體(例如，MRAM)之模式性剖視圖。

如圖18所示，導電層並未設置於MTJ元件400與含有Cu之接觸插塞71X之間。

於本例中，MTJ元件400之下部電極40與含有Cu之接觸插塞(例如，Cu層)71X直接接觸。接觸插塞71X之膜厚與層間絕緣膜81之膜厚實質上相同。

圖18之MRAM可獲得藉由積層構造之接觸插塞中之含有Cu之接觸插塞(含Cu層)所達成的上述效果。

再者，於本變化例中，亦可為磁性層(偏移消除層)19及基底層30中之至少一者不設置於磁阻效應元件400內。＜變化例2＞

參照圖19，對實施形態之磁性器件之變化例2進行說明。

圖19係用以說明實施形態之磁性器件之模式性剖視圖。

如圖19所示，於本實施形態之MRAM之MTJ元件400X中，記憶層11X設置於上部電極49側，參照層13X(及偏移消除層19X)設置於下部電極40側。

於變化例2之MTJ元件400X中，參照層13X位於較記憶層11X更靠接觸插塞(含Cu層)71側。參照層13X設置於記憶層11X與導電層72之間(隧道勢壘層12X與下部電極40之間)。記憶層11X設置於隧道勢壘層12X與上部電極49之間。

例如，相對於基板9之表面平行之方向上的參照層13X之尺寸較相對於基板9之表面平行之方向上的記憶層11X之尺寸大。

圖19之MRAM可獲得藉由積層構造之接觸插塞中之含有Cu之接觸插塞(含Cu層)及導電層72所達成的上述效果。

再者，於本例中，同樣亦可為磁性層(偏移消除層)19及基底層30中之至少一者不設置於磁阻效應元件400X內。 (3)其他

於上述實施形態中，示出了設置場效電晶體作為記憶胞之選擇器(切換元件)之例。選擇器例如可為2個端子間之切換元件。於向2個端子間施加之電壓為閾值以下之情形時，該切換元件呈“高阻抗”狀態，例如非通電狀態。於向2個端子間施加之電壓為閾值以上之情形時，切換元件變成“低阻抗”狀態，例如通電狀態。亦可為無論電壓為哪個極性，切換元件均具有該功能。

該切換元件中可含有選自由Te、Se及S所組成之群之至少1種以上硫族元素。或者，可含有包含上述硫族元素之化合物即硫屬化物。該切換元件亦可除此以外進而含有選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所組成之群之至少1種以上元素。

此種2個端子間之切換元件如上述實施形態所述，經由2個接觸插塞，連接於磁阻效應元件。2個接觸插塞中，磁阻效應元件側之接觸插塞含有銅。亦可於磁阻效應元件與含有銅之接觸插塞之間，設置導電層(例如，含有鉭之層)。

於實施形態中，例示了本實施形態之磁性記憶體為MRAM之情形。但本實施形態之磁性記憶體亦可應用於MRAM以外之磁性記憶體。又，本實施形態之磁性記憶體亦可應用於記憶體器件以外之裝置。

對本發明之若干實施形態進行了說明，但該等實施形態只是作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種形態加以實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

1 磁性記憶體 9 半導體基板 10 積層體 10A 積層體 10Z 積層體 11 磁性層(記憶層、自由層、磁化自由層) 11X 記憶層 12 非磁性層(隧道勢壘層) 12X 隧道勢壘層 13 磁性層(參照層、釘層、釘紮層、磁化固定層、磁化不變層) 13X 參照層 19 偏移消除層 19X 偏移消除層 20 保護膜 30 層(基底層) 30Z 基底層 40 電極(下部電極) 40A 導電層 49 電極(上部電極) 49A 硬質遮罩 50 絕緣膜(保護膜、側壁膜、側壁絕緣膜) 50A 絕緣膜 61 閘極電極 62 閘極絕緣膜 63A 源極/汲極區域 63B 源極/汲極區域 70 接觸插塞(插塞、部分) 70Z 導電體 71 接觸插塞 71X 接觸插塞 72 導電層 74 接觸插塞 75 配線(金屬膜) 78 接觸插塞 79 配線(金屬膜) 80 層間絕緣膜 81 層間絕緣膜 81Z 絕緣層 82 層間絕緣膜 90 絕緣層 98 遮罩層 99 遮罩層 100 記憶胞陣列 120 列解碼器 121 字元線驅動器(列控制電路) 122 行解碼器 123 位元線驅動器(行控制電路) 124 切換電路 125 寫入電路(寫入控制電路) 126 讀出電路(讀出控制電路) 127 序列發生器 190 中間層 400 磁阻效應元件(MTJ元件) 400X MTJ元件 600 單元電晶體 710 導電體 720 導電層(導電體、鉭層、含鉭層) 801 接觸孔 810 槽 900 離子束 998 圖案(開口圖案) 999 圖案(開口圖案) AA 主動區域(半導體區域) ADR 位址 BL(BL＜0＞、BL＜1＞、…、BL＜m-1＞) 位元線 bBL(bBL＜0＞、bBL＜1＞、…、bBL＜m-1＞) 位元線(源極線) CMD 指令 CNT 控制信號 D1 尺寸 D2 尺寸 DIN 輸入資料 DOUT 輸出資料 MC 記憶胞 T1 膜厚(尺寸) T2 膜厚(尺寸) WL(WL＜0＞、WL＜1＞、…、WL＜n-1＞) 字元線 X1 尺寸 X2 尺寸

圖1係表示實施形態之磁性記憶體之構成例之圖。圖2係表示磁性記憶體之記憶胞陣列之構成例之圖。圖3係磁性記憶體之磁阻效應元件之構造例之模式性俯視圖。圖4係磁性記憶體之磁阻效應元件之構造例之模式性剖視圖。圖5係表示實施形態之磁性記憶體之記憶胞之構造例的模式性剖視圖。圖6~17係表示實施形態之磁性記憶體之製造方法之一步驟的剖視步驟圖。圖18及圖19係表示實施形態之磁性記憶體之變化例之圖。

9 半導體基板 10 積層體 40 電極(下部電極) 49 電極(上部電極) 50 絕緣膜(保護膜、側壁膜、側壁絕緣膜) 61 閘極電極 62 閘極絕緣膜 63A 源極/汲極區域 63B 源極/汲極區域 70 接觸插塞(插塞、部分) 71 接觸插塞 72 導電層 74 接觸插塞 75 配線(金屬膜) 78 接觸插塞 79 配線(金屬膜) 80 層間絕緣膜 81 層間絕緣膜 82 層間絕緣膜 90 絕緣層 600 單元電晶體 810 槽 AA 主動區域(半導體區域) BL(BL＜0＞、BL＜1＞、…、BL＜m-1＞) 位元線 bBL(bBL＜0＞、bBL＜1＞、…、bBL＜m-1＞) 位元線(源極線) D1 尺寸 D2 尺寸 T1 膜厚(尺寸) T2 膜厚(尺寸) WL(WL＜0＞、WL＜1＞、…、WL＜n-1＞) 字元線

Claims

一種磁性記憶體，其具備：半導體基板；電晶體，其設置於半導體基板上，具有第1端子、第2端子、及第1及第2端子間之閘極電極；第1接觸部，其連接於上述第1端子，設置於上述半導體基板上之第1絕緣層內；第2接觸部，其設置於上述第1絕緣層上之第2絕緣層內，且含有銅；導電層，其設置於上述第2接觸部上；以及磁阻效應元件，其設置於上述導電層上。
如請求項1之磁性記憶體，其中上述第2絕緣層具有第1槽，上述第2接觸部設置於上述第1槽內。
如請求項1之磁性記憶體，其中上述導電層含有鉭。
如請求項3之磁性記憶體，其中上述導電層係非晶層。
如請求項1之磁性記憶體，其中上述第1接觸部含有鈦及鎢中之任一者。
如請求項1之磁性記憶體，其中上述磁阻效應元件隔著上述導電層，在相對於上述半導體基板之表面垂直之方向上，設置於與上述第2接觸部重疊之位置。
如請求項1之磁性記憶體，其中上述導電層之膜厚小於上述第2接觸部之膜厚。
如請求項1之磁性記憶體，其中上述第2接觸部之膜厚具有5nm至100nm之範圍內之值。
如請求項1之磁性記憶體，其中上述導電層之膜厚具有2nm至5nm之範圍內之值。
如請求項1之磁性記憶體，其中上述第2接觸部包含第1部分、及上述導電層與上述第1部分之間之第2部分，且相對於上述基板之表面平行之方向上的上述第1部分之尺寸較相對於上述基板之表面平行之方向上的第2部分之尺寸大。
如請求項1之磁性記憶體，其中上述第2接觸部具有梯形形狀之截面形狀。
如請求項1之磁性記憶體，其中上述第2接觸部之膜厚為上述第1接觸部之膜厚以下。
如請求項1之磁性記憶體，其中上述磁阻效應元件包含具有可變狀態之磁化之第1磁性層、具有固定狀態之磁化之第2磁性層、及上述第1磁性層與上述第2磁性層之間之非磁性層。
一種磁性記憶體，其具備：半導體基板；電晶體，其設置於半導體基板上，具有第1端子、第2端子、及第1及第2端子間之閘極電極；第1接觸部，其連接於上述第1端子，設置於上述半導體基板上之第1絕緣層內；第2接觸部，其設置於上述第1絕緣層上之第2絕緣層內，且含有銅；以及磁阻效應元件，其設置於上述第2接觸部上。
如請求項14之磁性記憶體，其中上述第2絕緣層具有第1槽，上述第2接觸部設置於上述第1槽內。
如請求項14之磁性記憶體，其中上述導電層含有鉭。
如請求項14之磁性記憶體，其中上述導電層係非晶層。
如請求項14之磁性記憶體，其中上述第1接觸部含有鈦及鎢中之任一者。
如請求項14之磁性記憶體，其中上述磁阻效應元件隔著上述導電層，在相對於上述半導體基板之表面垂直之方向上，設置於與上述第2接觸部重疊之位置。
如請求項14之磁性記憶體，其中上述導電層之膜厚小於上述第2接觸部之膜厚。