JP2022050080A - 磁気記憶装置及び磁気記憶装置の製造方法 - Google Patents

Abstract

【課題】 誤動作を抑制される磁気記憶装置を提供する。【解決手段】 一実施形態による磁気記憶装置は、第１導電体と、第１導電体上の非晶質の第２導電体と、第２導電体上の第１素子であって、第１素子は、ドーパントを導入された酸化シリコンを備える、第１素子と、第１素子上の第３導電体と、第３導電体上の第１積層体を備える。第１積層体は、第１磁性層と、第２磁性層と、第１磁性層と第２磁性層との間の第１絶縁層と、を含む。【選択図】 図５

Description

実施形態は、概して磁気記憶装置及び磁気記憶装置の製造方法に関する。

磁気抵抗効果素子を用いた記憶装置が知られている。

特開２０１３－１５３１０４号公報

誤動作を抑制される磁気記憶装置を提供しようとするものである。

一実施形態による磁気記憶装置は、第１導電体と、上記第１導電体上の非晶質の第２導電体と、上記第２導電体上の第１素子であって、上記第１素子は、ドーパントを導入された酸化シリコンを備える、第１素子と、上記第１素子上の第３導電体と、上記第３導電体上の第１積層体を備える。上記第１積層体は、第１磁性層と、第２磁性層と、上記第１磁性層と上記第２磁性層との間の第１絶縁層と、を含む。

図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。 図２は、第１実施形態のメモリセルアレイの回路図である。 図３は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図４は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図５は、第１実施形態のメモリセルの構造の例の断面を示す。 図６は、第１実施形態の磁気記憶装置の一部の製造工程の間の或る時点での構造を示す。 図７は、図６に続く時点の構造を示す。 図８は、図７に続く時点の構造を示す。 図９は、図８に続く時点の構造を示す。 図１０は、磁気記憶装置の参考用の製造工程の間の一状態を示す。 図１１は、参考用の磁気記憶装置での或る動作の間の状態を示す。 図１２は、第２実施形態の磁気記憶装置の一部の製造工程の間の或る時点での構造を示す。 図１３は、第１実施形態の磁気記憶装置の一部の製造工程の間の或る時点での構造を示す。 図１４は、図１３に続く時点の構造を示す。 図１５は、第２実施形態の変形例磁気記憶装置の一部の製造工程の間の或る時点での構造を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰り返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。

図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。

以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。

１．第１実施形態
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。

メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つ又は複数の列の選択により、１つ又は複数のメモリセルＭＣが特定される。

入出力回路１２は、例えばメモリコントローラ２から、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取り、例えばメモリコントローラ２にデータ（読出しデータ）ＤＡＴを送信する。

ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。

カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた複数のビット線ＢＬを選択された状態にする。

制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。

書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をカラム選択回路１５に供給する。

読出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。

１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。

各メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、２つのノードを有し、第１ノードにおいて１本のワード線ＷＬと接続され、第２ノードにおいて１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞を含み、メモリセルＭＣａ＜α、β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞を含み、メモリセルＭＣｂ＜α、β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続される。

各メモリセルＭＣは、１つの磁気抵抗効果素子ＶＲ（ＶＲａ又はＶＲｂ）及び１つのスイッチング素子ＳＥ（ＳＥａ又はＳＥｂ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞は、磁気抵抗効果素子ＶＲａ＜α、β＞及びスイッチング素子ＳＥａ＜α、β＞を含む。さらに、αが０以上Ｍ以下の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞は、磁気抵抗効果素子ＶＲｂ＜α、β＞及びスイッチング素子ＳＥｂ＜α、β＞を含む。

各メモリセルＭＣにおいて、磁気抵抗効果素子ＶＲとスイッチング素子ＳＥは直列に接続されている。磁気抵抗効果素子ＶＲは１本のワード線ＷＬと接続されており、スイッチング素子ＳＥは１本のビット線ＢＬと接続されている。

磁気抵抗効果素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。磁気抵抗効果素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。

スイッチング素子ＳＥは、例えば以下に記述されるようなスイッチング素子であることが可能である。スイッチング素子は、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子は、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチング素子のオン又はオフにより、当該スイッチング素子と接続された磁気抵抗効果素子ＶＲへの電流の供給の有無、すなわち当該磁気抵抗効果素子ＶＲの選択又は非選択が制御されることが可能である。

１．１．３．メモリセルアレイの構造
図３及び図４は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。図３は、ｘｚ面に沿った断面を示し、図４は、ｙｚ面に沿った断面を示す。

図３及び図４に示されるように、半導体基板（図示せず）の上方に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つのワード線ＷＬとして機能する。

各導電体２１は、上面において、複数のメモリセルＭＣｂのそれぞれの底面と接続されている。メモリセルＭＣｂは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣｂは各導電体２１上でｙ軸に沿って並んでおり、このような配置によってメモリセルＭＣｂはｘｙ面において行列状に配置されている。各メモリセルＭＣｂは、スイッチング素子ＳＥｂとして機能する構造と、磁気抵抗効果素子ＶＲｂとして機能する構造を含む。スイッチング素子ＳＥｂとして機能する構造及び磁気抵抗効果素子ＶＲｂとして機能する構造は、各々、後述のように１又は複数の層を含む。

メモリセルＭＣｂの上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数のメモリセルＭＣｂのそれぞれの上面と接している。各導電体２２は、１つのビット線ＢＬとして機能する。

各導電体２２は、上面において、複数のメモリセルＭＣａのそれぞれの底面と接続されている。メモリセルＭＣａは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣａは各導電体２２上でｘ軸に沿って並んでおり、このような配置によってメモリセルＭＣａはｘｙ面において行列状に配置されている。各メモリセルＭＣａは、スイッチング素子ＳＥａとして機能する構造と、磁気抵抗効果素子ＶＲａとして機能する構造を含む。スイッチング素子ＳＥａとして機能する構造及び磁気抵抗効果素子ＶＲａとして機能する構造は、各々、後述のように１又は複数の層を含む。

ｙ軸に沿って並ぶ複数のメモリセルＭＣａのそれぞれの上面上に、さらなる導電体２１が設けられている。

図３及び図４に示される最下の導電体２１の層からメモリセルＭＣａの層までの構造がｚ軸に沿って繰返し設けられることによって、図２に示されるようなメモリセルアレイ１１が実現されることが可能である。

メモリセルアレイ１１は、さらに、導電体２１、導電体２２、及びメモリセルＭＣを設けられていない領域において層間絶縁体を含む。

１．１．４．メモリセルの構造
図５は、第１実施形態のメモリセルの構造の例の断面を示す。図５は、或る導電体２２が位置する層と、当該層からｚ軸に沿って１つ上の導電体２１が位置する層までの構造を示す。すなわち、図５に示されるメモリセルＭＣは、メモリセルＭＣａに相当する。

図５に示されるように、図示せぬ半導体基板の上方に、層間絶縁体２３が設けられている。層間絶縁体２３は、後述の可変抵抗材料２５の材料と同じ材料を含むか、そのような材料から実質的に構成される（なる）。本明細書及び特許請求の範囲において、「実質的に」を含んだ「実質的に構成される（なる）」及び同種の記載は、「実質的に構成される」要素が、意図せぬ不純物を含むことを許容することを意味する。層間絶縁体２３は、例として、酸化シリコン（ＳｉＯ_２）を含むか、酸化シリコンから実質的に構成されることが可能である。

層間絶縁体２３中に導電体２２が設けられている。各導電体２２の上面上に、メモリセルＭＣが位置する。各メモリセルＭＣは、スイッチング素子ＳＥ、スイッチング素子ＳＥ上の磁気抵抗効果素子ＶＲ、ハードマスク３５、及び側壁絶縁体３６を含む。メモリセルＭＣは、さらなる層を含んでいても良い。

各スイッチング素子ＳＥは、１つの導電体２２の上面上に位置する。スイッチング素子ＳＥは、下部電極２４、可変抵抗材料（層）２５、及び上部電極２６を含む。下部電極２４は導電体２２の上面上に位置する。可変抵抗材料２５は下部電極２４の上面上に位置する。上部電極２６は可変抵抗材料２５の上面上に位置する。

下部電極２４は、非晶質の導電体を含むか、非晶質の導電体からなる。導電体の例は、導電性カーボン（Ｃ）、酸化インジウムスズ（Ｉｎ_２Ｏ_３-ＳｎＯ_２）、ホウ化ハフニウム（ＨｆＢ（二ホウ化ハフニウム（ＨｆＢ_２）））等のホウ化物を含む。下部電極２４は、後述のように可変抵抗材料２５へのドーパントのイオン注入の間、可変抵抗材料２５を通過する一部のドーパントを導入される。このため、下部電極２４は、可変抵抗材料２５に含まれるドーパントを少量含むとともに、上面において、イオン注入の対象とされていない場合よりも高いラフネスを有する。

可変抵抗材料２５は、絶縁体からなる材料で形成されており、イオン注入により導入されたドーパントを含有する。絶縁体は窒化物及び（又は）酸化物を含み、例えば、シリコン窒化物（ＳｉＮ）、ハフニウム酸化物（ＨｆＯｘ）、及び（又は）ＳｉＯ_２或いはＳｉＯ_２から実質的に構成された材料を含む。ドーパントは、例えば、ヒ素（Ａｓ）、及び（又は）ゲルマニウム（Ｇｅ）を含む。可変抵抗材料２５は、結晶質である。可変抵抗材料２５は、イオン注入の対象とされているため、上面において、イオン注入の対象とされていない場合よりも高いラフネスを有する。

可変抵抗材料２５によるスイッチング素子ＳＥの機能の発現及び特性は、可変抵抗材料２５中のドーパントの濃度に依存する。可変抵抗材料２５は、可変抵抗材料２５がスイッチング素子ＳＥとして発揮することを求められる特性を有することを可能にする濃度のドーパントを含有する。本明細書及び特許請求の範囲において、或る要素のドーパントの濃度は、当該要素の平均の濃度、または最大の濃度を指す。より具体的には、可変抵抗材料２５は、図３及び図４を参照して記述されるような、スイッチング素子ＳＥを導通させるためにスイッチング素子ＳＥに印加される電圧が有することが必要な第１閾値を可変抵抗材料２５が有することを可能にするドーパント濃度を有する。

上部電極２６は、結晶質の導電体であり、例えば、ＴｉＮを含むか、ＴｉＮから実質的に構成される。

各上部電極２６の上面上に、１つの磁気抵抗効果素子ＶＲが位置する。本実施形態において、磁気抵抗効果素子ＶＲは、トンネル磁気抵抗効果を示し、ＭＴＪ（magnetic tunnel junction）素子の場合について説明を行う。具体的には、磁気抵抗効果素子ＶＲは、強磁性層３１、絶縁層３２、及び強磁性層３３を含む。例として、図５に示されるように、絶縁層３２は強磁性層３１の上面上に位置し、強磁性層３３は絶縁層３２の上面上に位置する。

強磁性層３１は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３１の磁化の向きは磁気記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３１は、いわゆる参照層として機能することができる。強磁性層３１は、複数の層を含んでいてもよい。

絶縁層３２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯから実質的に構成され、いわゆるトンネルバリアとして機能する。

強磁性層３３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢからなる。強磁性層３３は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３３の磁化の向きはデータ書込みによって可変であり、強磁性層３３は、いわゆる記憶層として機能することができる。

強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと平行であると、磁気抵抗効果素子ＶＲは、或る低い抵抗を有する。強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと反平行であると、磁気抵抗効果素子ＶＲは、強磁性層３１と３３の磁化の向きが半平行である場合の抵抗よりも高い抵抗を有する。

強磁性層３３から強磁性層３１に向かって或る大きさの書込み電流が流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと平行になる。一方、強磁性層３１から強磁性層３３に向かって別の或る大きさの書込み電流が流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと反平行になる。

ハードマスク３５は、磁気抵抗効果素子ＶＲの上面上、例えば、強磁性層３３の上面上に位置する。ハードマスク３５は、導電体からなり、例えば、ＴｉＮを含むか、ＴｉＮからなる。

磁気抵抗効果素子ＶＲの側面は側壁絶縁体３６により覆われている。側壁絶縁体３６は、さらに、スイッチング素子ＳＥの側面の全体又は一部を覆っていても良い。図５は、側壁絶縁体３６が、上部電極２６の側面を覆う例を示す。側壁絶縁体３６は、例えばシリコン窒化物を含むか、シリコン窒化物からなる。

ｙ軸に沿って並ぶ複数のメモリセルＭＣのそれぞれのハードマスク３５の上面上に、導電体２１が位置する。

１．１．５．層間絶縁体２３のドーパント濃度
後述のように、可変抵抗材料２５の形成のための工程によって、層間絶縁体２３も、可変抵抗材料２５に含まれるドーパントを含有し得る。しかしながら、層間絶縁体２３のドーパントの濃度は極めて低い。層間絶縁体２３のドーパント濃度は、少なくとも、可変抵抗材料２５に含まれるドーパント濃度よりはるかに低く、可変抵抗材料２５がスイッチング素子ＳＥの機能を発現するために含有することが必要なドーパント濃度よりもはるかに低く、数桁程度低い。換言すると、層間絶縁体２３は、可変抵抗材料２５の第１閾値よりはるかに高い閾値の電圧でしか導通しないことを可能にするドーパント濃度を有する。

１．２．製造方法
図６～図９は、第１実施形態の磁気記憶装置の一部の製造工程の間の状態の構造を順に示す。図６～図９は、図５に示される断面と同じ断面を示す。

図６に示されるように、層間絶縁体２３中に複数の導電体２２が形成される。次いで、層間絶縁体２３の上面及び導電体２２の上面上に、下部電極２４Ａ、及び可変抵抗材料２５Ａが、この順に堆積される。堆積の方法の例は、ＣＶＤ（chemical vapor deposition）、及びスパッタリングを含む。下部電極２４Ａ、及び可変抵抗材料２５Ａは、それぞれ、後の工程によって、下部電極２４、及び可変抵抗材料２５へと加工される要素である。下部電極２４Ａは、非晶質である。可変抵抗材料２５Ａは、ＳｉＯ_２を含むか、ＳｉＯ_２から実質的に構成され、結晶質である。

図７に示されるように、可変抵抗材料２５Ａの上面から、可変抵抗材料２５に含まれるドーパントがイオン注入によって導入される。上記のように、可変抵抗材料２５Ａは結晶質である。このため、可変抵抗材料２５Ａ中で、チャネリング効果（チャネリング現象）が生じ得、ドーパントは、可変抵抗材料２５Ａに、その上面から侵入した後に、可変抵抗材料２５Ａの底面に向かって進行し得る。ドーパントが、可変抵抗材料２５Ａ中を進行している間にエネルギーを失って可変抵抗材料２５Ａに留まることにより、可変抵抗材料２５Ａから可変抵抗材料２５Ｂが形成される。可変抵抗材料２５Ｂは、後の工程で、可変抵抗材料２５へと成形される要素である。イオン注入は、例えば、ドーパントがｚ軸に沿って、すなわち、可変抵抗材料２５Ａの上面に垂直な角度で進行するように行われることが可能である。

ドーパントは、可変抵抗材料２５が意図されるスイッチング動作を発現することを可能にするように、可変抵抗材料２５の上面から底面に亘って広く分布することが望ましい。このような状態にできるだけ近い状態が得られるように、エネルギーを含め、イオン注入の条件が選択される。このような条件でのイオン注入により、一部のドーパントは確率に依存して他のドーパントよりも高いエネルギーを獲得する。高めのエネルギーを有するドーパントは、可変抵抗材料２５Ｂの底面を超えて、下部電極２４Ａに達する。

一方、下部電極２４Ａは、上記のように、非晶質である。非晶質の物質では、結晶質の物質で起こるようなチャネリング効果は、ほとんど或いは全く起こらない。非晶質の物質では、原子が結晶質物質でのように規則的に配列されていないからである。このため、下部電極２４Ａに侵入したドーパントが下部電極２４Ａの底面を超えて、層間絶縁体２２に侵入することは、大きく抑制され、ほとんど或いは全く起こらない。同じく、ドーパントが導電体２２に侵入することも大きく抑制される。

イオン注入により、可変抵抗材料２５Ｂの上面、及び下部電極２４Ａの上面は、イオン注入前の可変抵抗材料２５Ｂの上面、及び下部電極２４Ａの上面より高いラフネスを有する。

図８に示されるように、可変抵抗材料２５Ｂの上面上に、上部電極２６Ａ、強磁性層３１Ａ、絶縁層３２Ａ、強磁性層３３Ａ、及びハードマスク３５Ａが、この順に堆積される。堆積の方法の例は、ＣＶＤ、及びスパッタリングを含む。上部電極２６Ａ、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａは、後の工程によって、それぞれ、上部電極２６、強磁性層３１、絶縁層３２、及び強磁性層３３へと成形される要素である。ハードマスク３５Ａは、磁気抵抗効果素子ＶＲが形成される予定の領域の直上において残存し、その他の領域において開口３５Ａ１を有する。開口３５Ａ１は、ハードマスク３５Ａの上面から底面に亘る。

図９に示されるように、ここまでの工程によって得られる構造が、イオンビームエッチング（ＩＢＥ）により部分的に除去される。イオンビームは、ｚ軸に対して角度を有する。このようなイオンビームは、ハードマスク３５Ａの開口３５Ａ１の中へと侵入し、開口３５Ａ１内で露出している要素を部分的に除去する。一部のイオンビームは、ハードマスク３５Ａにより阻まれて、開口３５Ａ１内の深い領域に到達しない。しかし、ハードマスク３５ＡもＩＢＥによって部分的に除去され、ＩＢＥの進行に伴ってハードマスク３５Ａの上面は徐々に低下する。この結果、ＩＢＥの進行とともに、イオンビームは、開口３５Ａ１内のより深い領域に到達するようになる。

ＩＢＥは、少なくとも、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａが部分的に除去されて、強磁性層３１、絶縁層３２、及び強磁性層３３の複数の組へと分割されるまで継続される。そのために、オーバーエッチングの条件で行われる。このため、例えば、ＩＢＥの進行により、上部電極２６Ａは、開口３５Ａ１中の部分をエッチングされる。条件によっては、可変抵抗材料２５Ｂまでエッチングされてもよい。エッチングの結果、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａから、強磁性層３１、絶縁層３２、及び強磁性層３３が形成される。さらに、上部電極２６Ａから、上部電極２６が形成される。エッチングの条件によっては、上部電極２６Ａの上部のみが除去される場合や、可変抵抗材料２５Ａまで除去される場合もある。

ハードマスク３５Ａは、部分的に除去されることにより、ハードマスク３５になる。次に、ＩＢＥによる分離により、ハードマスク３５Ａの開口３５Ａ１の下方において、側面を露出されている構造の側面上に側壁絶縁体３６が形成される。現行の例に基づくと、ハードマスク３５、強磁性層３１、絶縁層３２、強磁性層３３、及び上部電極２６の側面上に、側壁絶縁体３６が形成される。

図１に示されるように、ハードマスク３５、強磁性層３１、絶縁層３２、強磁性層３３、及び上部電極２６からなる構造がマスクとして用いられる等方性のエッチングにより、可変抵抗材料２５Ｂ及び下部電極２４Ａが部分的に除去される。エッチングは、例えば、ＲＩＥである。エッチングにより、可変抵抗材料２５Ｂ及び下部電極２４Ａから、可変抵抗材料２５及び下部電極２４の複数の組が形成される。次いで、導電体２１が形成される。

１．３．効果
第１実施形態によれば、以下に記述されるように、誤動作を抑制される磁気記憶装置が提供されることが可能である。

スイッチング素子ＳＥのような、双方向で動作するとともにドーパントの導入により形成されるスイッチング素子は、以下の方法で形成されることが可能である。図１０は、磁気記憶装置の参考用の製造工程の間の一状態を示し、磁気記憶装置１の図５の部分に相当する部分の構造を示す。

図１０に示されるように、第１実施形態の図７と同様に、層間絶縁体１２３及び導電体２２Ａの上面上に、下部電極１２４Ａ、及び可変抵抗材料２５Ａが、この順に形成される。下部電極１２４Ａは、後の工程によって、下部電極１２４へと加工される要素であり、結晶質である。層間絶縁体１２３及び下部電極１２４は、それぞれ、第１実施形態の層間絶縁体２３及び下部電極２４と同じ機能を有することを意図されている。

可変抵抗材料２５Ａに、ドーパントがイオン注入により導入され、可変抵抗材料２５Ｂが形成される。下部電極１２４Ａが結晶質であるため、下部電極１２４Ａにおいてチャネリング効果が生じる。チャネリング効果は、下部電極１２４Ａに侵入したドーパントが、下部電極１２４Ａ中を進行することを可能にする。このため、一部のドーパントが、下部電極１２４Ａを超えて、層間絶縁体１２３に達する。

ドーパントを含有する層間絶縁体１２３は、ドーパントを含有する可変抵抗材料２５と、成分の組成において同じである。このため、層間絶縁体１２３が、意図せずにスイッチング素子として機能し得る。このことに起因して、以下のような現象が生じ得る。

図１１は、参考用の磁気記憶装置での或る動作の間の状態を示す。図１１は、図１０に示される状態から、第１実施形態の図８、図９、及び図１を参照して記述される工程と同様の工程の実行により得られる構造を示す。図１１に示されるように、左側のメモリセルＭＣＲ１が選択されており、メモリセルＭＣＲ１の下方の導電体２２と導電体２１に、スイッチング素子ＳＥＲをオンさせる電圧が印加されており、電流が流れている。図１０を参照して記述されるように、メモリセルＭＣＲ１の下方の導電体２２と、メモリセルＭＣＲ２の下方の導電体２２の間の層間絶縁体１２３Ｒは、スイッチング素子ＳＥと同様のスイッチング素子ＳＥＲＢとして機能し得る。このため、電圧の大きさ等の種々の要因の組合せによっては、スイッチング素子ＳＥＲＢが導通（オン）して、メモリセルＭＣＲ１の下方の導電体２２と、メモリセルＭＣＲ２の下方の導電体２２との間で電流ＩＲが流れ得る。さらに、電流ＩＲがメモリセルＭＣＲ２のスイッチング素子ＳＥＲを流れることにより、当該スイッチング素子ＳＥＲが導通し得る。この現象は、メモリセルＭＣＲ１に対する正しいデータリードを阻害し、誤リードを引き起こす。

第１実施形態の磁気記憶装置１によれば、各スイッチング素子ＳＥは、非晶質の下部電極２４を含む。このことに起因して、層間絶縁体２３は、可変抵抗材料２５がスイッチング素子ＳＥの機能を発現するために含有することが必要であるとともに可変抵抗材料２５が実際に有するドーパント濃度よりもはるかに低いドーパント濃度を有する。このため、層間絶縁体２３は、スイッチング素子ＳＥと同様のスイッチング素子として機能することが抑制又は回避される。このため、或る選択されたメモリセルＭＣからのデータのリードのための選択メモリセルＭＣへの電圧の印加によっても、層間絶縁体２３が導通することは抑制又は回避される。ひいては、非選択メモリセルＭＣのスイッチング素子ＳＥもが導通することが抑制又は回避される。よって、誤動作、特に誤ったリードの発生を抑制された磁気記憶装置１が提供されることが可能である。

２．第２実施形態
第２実施形態は、スイッチング素子の構造の点において、第１実施形態と異なる。第２実施形態は、その他の点については、第１実施形態と同じである。以下、第２実施形態の構成のうち、第１実施形態の構成と異なる点が主に記述される。

２．１．構造
図１２は、第２実施形態のメモリセルの構造の例の断面を示し、第１実施形態の図５に示される領域と同じ領域を示す。第２実施形態のメモリセルＭＣ、及びスイッチング素子ＳＥは、第１実施形態でのメモリセルＭＣ及びスイッチング素子ＳＥとの区別のために、それぞれ、メモリセルＭＣＢ及びスイッチング素子ＳＥＢと称される場合がある。各メモリセルＭＣＢは、メモリセルＭＣに含まれる要素に加えて、下部電極４５を含む。

下部電極４５は、下部電極２４の上面上に位置し、結晶質の導電体からなり、例えば、結晶質のＴｉＮを含むか、結晶質のＴｉＮから実質的に構成される。下部電極４５は、イオン注入の対象とされているため、上面において、イオン注入の対象とされていない場合よりも高いラフネスを有する。

可変抵抗材料２５は、下部電極４５の上面上に位置する。

２．２．製造方法
図１３は、第２実施形態の磁気記憶装置の一部の製造工程の間の一状態の構造を示す。図１３は、図１２に示される断面と同じ断面を示す。

図１３に示されるように、第１実施形態の図６に示される工程と同様の工程により、層間絶縁体２３の上面及び導電体２２の上面上に、下部電極２４Ａが形成される。次いで、下部電極２４Ａの上面上に、下部電極４５Ａが形成される。堆積の方法の例は、ＣＶＤ及びスパッタリングを含む。下部電極４５Ａは、後の工程によって、下部電極４５へと成形される要素であり、結晶質である。下部電極４５Ａの上面上に、図６と同様の工程により、可変抵抗材料２５Ａが形成される。

図１４に示されるように、第１実施形態の図７に示される工程と同様の工程により、可変抵抗材料２５Ａにドーパントがイオン注入によって導入される。ドーパントは、下部電極４５Ａへ侵入し得、さらに、下部電極４５Ａでのチャネリング効果により、下部電極２４Ａにも侵入し得る。しかしながら、下部電極２４Ａに侵入したドーパントが下部電極２４Ａの底面を超えて、層間絶縁体２３に侵入することは、大きく抑制され、ほとんど或いは全く起こらない。

これ以降の工程については、下部電極２４Ａと可変抵抗材料２５Ａの間に下部電極４５Ａが設けられていることを除いて、第１実施形態の図８、図９、及び図１を参照して記述される工程と同じである。すなわち、図８に示される工程と同じ工程により、上部電極２６Ａ、強磁性層３１Ａ、絶縁層３２Ａ、強磁性層３３Ａ、及びハードマスク３５Ａが形成される。図９に示される工程と同じ工程により、強磁性層３１Ａ、絶縁層３２Ａ、強磁性層３３Ａ、及び上部電極２６Ａから、強磁性層３１、絶縁層３２、強磁性層３３、及び上部電極２６が形成される。さらに、ハードマスク３５、強磁性層３１、絶縁層３２、強磁性層３３、及び上部電極２６Ａの側面上に、側壁絶縁体３６が形成される。

図１を参照して記述される工程と同様の工程により、図１１に示されるように、可変抵抗材料２５Ｂ及び下部電極２４Ａから、可変抵抗材料２５及び下部電極２４の複数の組が形成され、次いで、導電体２１が形成される。

２．３．利点
第２実施形態によれば、第１実施形態と同じく、各スイッチング素子ＳＥは、非晶質の下部電極２４を含む。このため、第１実施形態と同じ利点を得られる。

２．４．変形例
図１５に示されるように、下部電極４５は、導電体２２と下部電極２４の間に設けられていてもよい。変形例によっても、第１実施形態と同じ利点を得られる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…磁気記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＶＲ…磁気抵抗効果素子、ＳＥ…スイッチング素子、２１…導電体、２２…導電体、２３…層間絶縁体、２４…下部電極、２５…可変抵抗材料、２６…上部電極、２９…絶縁体、３０…絶縁体、３１…強磁性層、３２…絶縁層、３３…強磁性層、３５…ハードマスク、３６…側壁絶縁体、４１…ハードマスク、４５…下部電極。

Claims (20)

1. 第１導電体と、
   前記第１導電体上の非晶質の第２導電体と、
   前記第２導電体上の第１素子であって、前記第１素子は、ドーパントを導入された酸化シリコンを備える、第１素子と、
   前記第１素子上の第３導電体と、
   前記第３導電体上の第１積層体であって、第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１絶縁層と、を含む第１積層体と、
   を備える磁気記憶装置。
2. 第４導電体と、
   前記第４導電体と前記第１導電体との間の絶縁体をさらに備える、
   請求項１に記載の磁気記憶装置。
3. 前記絶縁体は、酸化シリコンを備える、
   請求項２に記載の磁気記憶装置。
4. 前記第４導電体上の非晶質の第５導電体と、
   前記第５導電体上の第２素子であって、前記第２素子は、前記ドーパントを導入された酸化シリコンを備える、第２素子と、
   前記第２素子上の第６導電体と、
   前記第６導電体上の第２積層体であって、第３磁性層と、第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２絶縁層と、を含む第２積層体と、
   をさらに備える、
   請求項３に記載の磁気記憶装置。
5. 前記第２導電体は、導電性カーボン、酸化インジウムスズ、ホウ化ハフニウム、ホウ化物を備える、
   請求項１に記載の磁気記憶装置。
6. 前記第１素子は、イオン注入された前記ドーパントを含有する、
   請求項１に記載の磁気記憶装置。
7. 前記ドーパントはヒ素、ゲルマニウムの１つ以上を含む、
   請求項１に記載の磁気記憶装置。
8. 前記第３導電体は、結晶質である、
   請求項１に記載の磁気記憶装置。
9. 第１導電体と、
   前記第１導電体上の非晶質の第２導電体と、
   前記第２導電体上の第３導電体と、
   前記第３導電体上の第１素子であって、前記第１素子は、ドーパントを導入された酸化シリコンを備える、第１素子と、
   前記第１素子上の第４導電体と、
   前記第４導電体上の第１積層体であって、第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１絶縁層と、を含む第１積層体と、
   を含む磁気記憶装置。
10. 第５導電体と、
    前記第５導電体と前記第１導電体との間の絶縁体をさらに備える、
    請求項９に記載の磁気記憶装置。
11. 前記絶縁体は、酸化シリコンを備える、
    請求項１０に記載の磁気記憶装置。
12. 前記第５導電体上の非晶質の第６導電体と、
    前記第６導電体上の第２素子であって、前記第２素子は、前記ドーパントを導入された酸化シリコンを備える、第２素子と、
    前記第２素子上の第７導電体と、
    前記第７導電体上の第２積層体であって、第３磁性層と、第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２絶縁層と、を含む第２積層体と、
    をさらに備える、
    請求項１１に記載の磁気記憶装置。
13. 前記第２導電体は、導電性カーボン、酸化インジウムスズ、ホウ化ハフニウム、ホウ化物を備える、
    請求項９に記載の磁気記憶装置。
14. 前記ドーパントはヒ素、ゲルマニウム、アンチモン、キセノン、及びクリプトンの１つ以上を含む、
    請求項９に記載の磁気記憶装置。
15. 第１導電体上に、非晶質の第２導電体を形成することと、
    前記第２導電体上に酸化シリコンを形成することと、
    前記酸化シリコンに、ドーパントをイオン注入により導入すること、
    前記酸化シリコン上に第３導電体を形成することと、
    前記第３導電体上に、第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１絶縁層と、を含む第１積層体を形成することと、
    を備える磁気記憶装置の製造方法。
16. 前記第２導電体を形成することは、前記第１導電体上及び絶縁体上に前記第２導電体を形成することを含む、
    請求項１５に記載の磁気記憶装置の製造方法。
17. 前記絶縁体は、酸化シリコンを備える、
    請求項１６に記載の磁気記憶装置の製造方法。
18. 前記第２導電体は、導電性カーボン、酸化インジウムスズ、ホウ化ハフニウム、ホウ化物を備える、
    請求項１６に記載の磁気記憶装置の製造方法。
19. 前記ドーパントはヒ素、ゲルマニウム、アンチモン、キセノン、及びクリプトンの１つ以上を含む、
    請求項１６に記載の磁気記憶装置の製造方法。
20. 前記第３導電体は、結晶質である、
    請求項１６に記載の磁気記憶装置の製造方法。
    

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