JP2021144968A - 記憶装置及び記憶装置の製造方法 - Google Patents

Abstract

【課題】高い性能を有する磁気抵抗効果素子を用いた記憶装置を提供する。【解決手段】メモリセルＭＣは、セレクタＳＥ及びセレクタの上面上の抵抗変化素子ＶＲを含む。セレクタは、可変抵抗材料３２（層）、下部電極３１及び上部電極３３を含む。可変抵抗材料は、例えば２端子間スイッチ素子であり、２端子のうちの第１端子は可変抵抗材料の上面及び底面の一方に相当し、２端子のうちの第２端子は可変抵抗材料の上面及び底面の他方である。可変抵抗材料は、酸化シリコン（ＳｉＯ２）を含む。シリコン酸化物及びシリコン酸化物と電気的に接続された抵抗変化素子を含む記憶装置の製造方法は、シリコン酸化物に、シリコン酸化物の第１面からドーパントをイオン注入により導入することを含み、シリコン酸化物の第１面をイオンビームにより削る。【選択図】図４

Description

実施形態は、概して記憶装置に関する。

磁気抵抗効果素子を用いた記憶装置が知られている。

特開2019-57582号公報

高い性能を有する記憶装置を提供しようとするものである。

一実施形態による、シリコン酸化物、及び上記シリコン酸化物と電気的に接続された抵抗変化素子を含む記憶装置の製造方法は、シリコン酸化物に、上記シリコン酸化物の第１面からドーパントをイオン注入により導入することを含む。上記シリコン酸化物の上記第１面がイオンビームにより削られる。

図１は、第１実施形態の記憶装置の機能ブロックを示す。 図２は、第１実施形態のメモリセルアレイの回路図である。 図３は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図４は、第１実施形態のメモリセルの構造の例の断面を示す。 図５は、第１実施形態の可変抵抗材料のドーパント濃度分布の例を示す。 図６は、第１実施形態の記憶装置の一部の製造工程の間の或る時点での構造を示す。 図７は、図６に続く時点の構造を示す。 図８は、図７に続く時点の構造を示す。 図９は、図８に続く時点の構造を示す。 図１０は、図９に続く時点の構造を示す。 図１１は、参考用の可変抵抗材料のドーパント濃度分布の例を示す。 図１２は、第２実施形態のメモリセルの構造の例の断面を示す。 図１３は、第２実施形態の可変抵抗材料及び周囲の要素のドーパント濃度分布の例を示す。 図１４は、第２実施形態の記憶装置の一部の製造工程の間の或る時点での構造を示す。 図１５は、図１４に続く時点の構造を示す。 図１６は、図１５に続く時点の構造を示す。 図１７は、第３実施形態のメモリセルの構造の例の断面を示す。 図１８は、第３実施形態の可変抵抗材料及び周囲の要素のドーパント濃度分布の例を示す。 図１９は、第３実施形態の記憶装置の一部の製造工程の間の或る時点での構造を示す。 図２０は、図１９に続く時点の構造を示す。 図２１は、第４実施形態の記憶装置の一部の製造工程の間の或る時点での構造を示す。 図２２は、図２１に続く時点の構造を示す。 図２３は、図２２に続く時点の構造を示す。 図２４は、第４実施形態の記憶装置の一部の製造工程の間の或る時点での構造を示す。 図２５は、図２４に続く時点の構造を示す。 図２６は、第４実施形態の可変抵抗材料の表面のラフネスとメモリセルの特性の関係を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰り返しの説明は省略される場合がある。略一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。

図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。

＜第１実施形態＞
＜１．構造（構成）＞
＜１．１．全体の構造＞
図１は、第１実施形態の記憶装置の機能ブロックを示す。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。

メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つ又は複数の列の選択により、１つ又は複数のメモリセルＭＣが特定される。

入出力回路１２は、例えばメモリコントローラ２から、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取り、例えばメモリコントローラにデータ（読出しデータ）ＤＡＴを送信する。

ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。

カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた複数のビット線ＢＬを選択された状態にする。

制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。

書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をカラム選択回路１５に供給する。

読出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。

＜１．２．メモリセルアレイの回路構成＞
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。

各メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、２つのノードを有し、第１ノードにおいて１本のワード線ＷＬと接続され、第２ノードにおいて１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞を含み、メモリセルＭＣａ＜α、β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞を含み、メモリセルＭＣｂ＜α、β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続される。

各メモリセルＭＣは、１つの抵抗変化素子ＶＲ（ＶＲａ又はＶＲｂ）及び１つのセレクタＳＥ（ＳＥａ又はＳＥｂ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞は、抵抗変化素子ＶＲａ＜α、β＞及びセレクタＳＥａ＜α、β＞を含む。さらに、αが０以上Ｍ以下の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞は、抵抗変化素子ＶＲｂ＜α、β＞及びセレクタＳＥｂ＜α、β＞を含む。

各メモリセルＭＣにおいて、抵抗変化素子ＶＲとセレクタＳＥは直列に接続されている。抵抗変化素子ＶＲは１本のワード線ＷＬと接続されており、セレクタＳＥは１本のビット線ＢＬと接続されている。

抵抗変化素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。抵抗変化素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。抵抗変化素子ＶＲの例は、磁気抵抗効果を発現する磁気抵抗効果素子、相変化素子を含む。以下の記述は、抵抗変化素子ＶＲが、磁気抵抗効果素子である例に基づく。 セレクタＳＥは、例えばスイッチング素子であってよい。スイッチング素子は、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子は、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチング素子のオン又はオフにより、当該スイッチング素子と接続された抵抗変化素子ＶＲへの電流の供給の有無、すなわち当該抵抗変化素子ＶＲの選択又は非選択が制御されることが可能である。

＜１．３．メモリセルアレイの構造＞
図３は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。

図３に示されるように、半導体基板（図示せず）の上方に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つのワード線ＷＬとして機能する。

各導電体２１は、上面において、複数のメモリセルＭＣｂのそれぞれの底面と接続されている。メモリセルＭＣｂは各導電体２１上でｙ軸に沿って並んでおり、このような配置によってメモリセルＭＣｂは行列状に配置されている。各メモリセルＭＣは、セレクタＳＥとして機能する構造と、抵抗変化素子ＶＲとして機能する構造を含む。セレクタＳＥとして機能する構造及び抵抗変化素子ＶＲとして機能する構造は、各々、後述のように１又は複数の層を含む。

メモリセルＭＣｂの上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数のメモリセルＭＣｂのそれぞれの上面と接している。各導電体２２は、１つのビット線ＢＬとして機能する。

各導電体２２は、上面において、複数のメモリセルＭＣａのそれぞれの底面と接続されている。メモリセルＭＣａは各導電体２２上でｘ軸に沿って並んでおり、このような配置によってメモリセルＭＣａは行列状に配置されている。ｙ軸に沿って並ぶ複数のメモリセルＭＣａのそれぞれの上面上に、さらなる導電体２１が設けられている。図２に示される最下の導電体２１の層からメモリセルＭＣａの層までの構造がｚ軸に沿って繰り返し設けられることによって、図２に示されるようなメモリセルアレイ１１が実現されることが可能である。

メモリセルアレイ１１は、さらに、導電体２１及び導電体２２、並びにメモリセルＭＣを設けられていない領域において層間絶縁体を含む。

＜１．４．メモリセルの構造＞
図４は、第１実施形態のメモリセルＭＣの構造の例の断面を示す。図３を参照して記述されるように、各メモリセルＭＣは、セレクタＳＥ、及びセレクタＳＥの上面上の抵抗変化素子ＶＲを含む。各メモリセルＭＣは、さらなる層を含んでいても良い。そのような層の例は、抵抗変化素子ＶＲの上面上のハードマスク４４を含む。図４及び以下の記述は、この例に基づく。

セレクタＳＥは、可変抵抗材料（層）３２を含む。セレクタＳＥは、図４に示されるように、下部電極３１及び上部電極３３をさらに含み得る。可変抵抗材料３２は、例えば２端子間スイッチ素子であり、２端子のうちの第１端子は可変抵抗材料３２の上面及び底面の一方に相当し、２端子のうちの第２端子は可変抵抗材料３２の上面及び底面の他方である。可変抵抗材料３２は、酸化シリコン（ＳｉＯ_２）を含み、イオン注入により導入されたドーパントを含有する。ドーパントの例は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、キセノン（Ｘｅ）、及びクリプトン（Ｋｒ）を含む。

下部電極３１及び上部電極３３は、例えば、窒化チタン（ＴｉＮ）を含むか、ＴｉＮからなる。

抵抗変化素子ＶＲは、例えば、ＭＴＪ（magnetic tunnel junction）を含み、トンネル磁気抵抗効果を示す。具体的には、抵抗変化素子ＶＲは、強磁体（層）４１、絶縁体（層）４２、及び強磁性体（層）４３を含む。例として、図４に示されるように、絶縁体４２は強磁性体４１の上面上に位置し、強磁性体４３は絶縁体４２の上面上に位置する。

強磁性体４１は、強磁性体４１、絶縁体４２、及び強磁性体４３の界面を貫く方向に沿った磁化容易軸（強磁性体４１中の矢印により示されている）を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性体４１の磁化の向きは記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性体４１は、いわゆる参照層として機能することができる。強磁性体４１は、複数の層を含んでいてもよい。強磁性体４１は、ＳＡＦ（synthetic antiferromagnetic）構造を有していてもよい。この場合、強磁性体４１は、２つの強磁性体、及び２つの強磁性体の間の導電体を含む。当該導電体は、２つの強磁性体を反強磁性的に交換結合させる。

絶縁体４２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなり、いわゆるトンネルバリアとして機能する。

強磁性体４３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢからなる。強磁性体４３は、強磁性体４１、絶縁体４２、及び強磁性体４３の界面を貫く方向に沿う磁化容易軸（強磁性体４３中の矢印により示されている）を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿う磁化容易軸を有する。強磁性体４３の磁化の向きはデータ書込みによって可変であり、強磁性体４３は、いわゆる記憶層として機能することができる。

強磁性体４３の磁化の向きが強磁性体４１の磁化の向きと平行であると、抵抗変化素子ＶＲは、より低い抵抗を有する状態にある。強磁性体４３の磁化の向きが強磁性体４１の磁化の向きと反平行であると、抵抗変化素子ＶＲは、より高い抵抗を有する状態にある。

強磁性体４３から強磁性体４１に向かって或る大きさの書込み電流が流れると、強磁性体４３の磁化の向きは強磁性体４１の磁化の向きと平行になる。一方、強磁性体４１から強磁性体４３に向かって別の大きさの書込み電流が流れると、強磁性体４３の磁化の向きは強磁性体４１の磁化の向きと反平行になる。

ハードマスク４４は、導電体からなる。図４に示される要素以外の部分には、図示せぬ層間絶縁体が設けられている。

＜１．５．可変抵抗材料のドーパント濃度分布＞
図５は、第１実施形態の可変抵抗材料３２のドーパント濃度分布の例を示す。図５は、或る厚さを有する可変抵抗材料３２への、或る条件でのイオン注入の結果生じるドーパントの濃度の分布を示す。図５に示されるように、照射されたイオンの一部は、可変抵抗材料３２を通過して、下部電極３１にも到達する。以下、可変抵抗材料３２及び下部電極３１の組のうちの、ｚ軸に沿って上部電極３３から離れる方向は、深さ方向と称される。

一般に、イオン注入により形成されるドーパントの濃度分布は、イオン注入の対象において、イオンが進行する方向に沿って広がる正規分布を有する。図５の例では、ドーパント濃度分布は、可変抵抗材料３２中で或る極大値を有する。図５では、ドーパント分布は、下部電極３１においてピークを有する。これは、可変抵抗材料３２と下部電極３１が相違する材料を有するためである。以下、説明の便宜上、可変抵抗材料３２と下部電極３１の組のうちの、可変抵抗材料３２中の最大値の濃度がピーク濃度と称される。また、一般に、イオン注入の対象物の中の、イオンが侵入する面の近傍のドーパント濃度は、ほぼゼロである。そして、イオンの侵入面からイオン注入の対象物の内部に近いほど、ドーパント濃度が高い。同様に、可変抵抗材料３２及び下部電極３１の組のうちのイオンが侵入する面から深さ方向における或る位置において、ドーパント濃度はゼロである。すなわち、図５の例では、下部電極３１の底面において、ドーパント濃度はゼロである。

一方、図５に示されるように、可変抵抗材料３２のドーパント濃度は、可変抵抗材料３２の上面、すなわち可変抵抗材料３２と上部電極３３の界面においても、ゼロよりもはるかに高い。すなわち、可変抵抗材料３２の上面のドーパント濃度は、下部電極３１の底面でのドーパント濃度よりも高い。図５の例では、ドーパント濃度分布のうちの、可変抵抗材料３２中のピーク濃度の約４分の１である。

＜１．６．製造方法＞
図６〜図１０を参照して、第１実施形態の記憶装置の製造方法が記述される。図６〜図１０は、第１実施形態の記憶装置の一部の製造工程の間の状態の構造を順に示す。

図６に示されるように、複数の導電体２１（ワード線ＷＬ）と、層間絶縁体５１が形成される。層間絶縁体５１は、導電体２１の間の領域に位置し、例えば、導電体２１の間の領域を埋め込む。次いで、下部電極３１Ａが形成される。下部電極３１Ａは、後に下部電極３１へと加工される導電体である。下部電極３１Ａは、導電体２１の上面上及び層間絶縁体５１の上面上に亘り、ｘｙ面に沿って広がる。さらに、下部電極３１Ａの上面上に、シリコン酸化物（層）３２Ａが形成される。シリコン酸化物３２Ａは、ｘｙ面に沿って広がる。シリコン酸化物３２Ａは、後の工程で、可変抵抗材料３２へと加工される要素である。

図７に示されるように、シリコン酸化物３２Ａに対して、上方からヒ素イオンがイオン注入によって導入される。シリコン酸化物３２Ａは、上記のように可変抵抗材料３２へと加工される要素であり、イオン注入は、可変抵抗材料３２が所望の特性を有することを可能にするドーズ量やエネルギーを用いて行われる。例えば、イオン注入は、シリコン酸化物３２Ａのうちの深さ方向における中央より下側にドーパントのピーク濃度が位置する条件で行われる。イオン注入により、シリコン酸化物３２Ａは、可変抵抗材料３２Ｂとなる。

図８に示されるように、可変抵抗材料３２Ｂの上面がイオンビームエッチング（ＩＢＥ）によりエッチバックされる。ＩＢＥでイオンビームの例は、アルゴン（Ａｒ）、Ｋｒ、及びＸｅを含む。ＩＢＥにより、可変抵抗材料３２Ｂの上面は低下し、可変抵抗材料３２Ｃとなる。可変抵抗材料３２Ｃは、後の工程で可変抵抗材料３２へと成形される要素であり、例えば、可変抵抗材料３２の厚さと同じ又は実質的に同じ厚さを有する。

図９に示されるように、可変抵抗材料３２Ｃの上面上に、上部電極３３Ａ、強磁性体４１Ａ、絶縁体４２Ａ、及び強磁性体４３Ａが、この順に形成される。上部電極３３Ａ、強磁性体４１Ａ、絶縁体４２Ａ、及び強磁性体４３Ａは、後の工程で、それぞれ、上部電極３３、強磁性体４１、絶縁体４２、及び強磁性体４３へと成形される要素である。

さらに、強磁性体４３の上面上に、ハードマスク４４Ａが形成される。ハードマスク４４Ａは、メモリセルＭＣが形成される予定の領域の上方において残存するとともに残りの部分で開口４７を有する。ハードマスク４４Ａをマスクとして用いるＩＢＥによって、強磁性体４３Ａ、絶縁体４２Ａ、強磁性体４１Ａ、上部電極３３Ａ、可変抵抗材料３２Ｃ、及び下部電極３１Ａが部分的に除去される。この結果、図４に示されるように、強磁性体４３、絶縁体４２、強磁性体４１、上部電極３３、可変抵抗材料３２、及び下部電極３１が形成される。ＩＢＥによって、ハードマスク４４Ａの上面は低下し、ハードマスク４４となる。この後、導電体２２が形成される。

＜１．７．シリコン酸化物３２Ａのエッチバックの詳細＞
図１０を参照して、図８を参照して記述されるシリコン酸化物３２Ａのエッチバックがさらに記述される。

図１０は、左下の部分において、第１実施形態のシリコン酸化物３２Ａのエッチバックされる量（厚さ）と可変抵抗材料３２の或る電圧との関係の例を示す。図１０は、さらに、図７の工程の終了直後の、すなわちエッチバック前の可変抵抗材料３２Ｂのドーパント濃度分布の例を示す。

可変抵抗材料３２の特性は、図２を参照して記述されるように可変抵抗材料３２のオンとオフとの間のスイッチングが生じる電圧の境界である閾値電圧（第１閾値及び第２閾値等）と、フォーミング電圧を含む。フォーミング電圧は、可変抵抗材料３２を含む可変抵抗材料が一般に有する特性である。可変抵抗材料３２を含む可変抵抗材料は、スイッチングを発現できるようになるために、可変抵抗材料３２の使用の中で最初に或る高さの電圧を印加される必要がある。可変抵抗材料３２は、この電圧を一旦印可された後は、スイッチングを行うことができるようになり、この電圧はフォーミング電圧と称される。閾値電圧及びフォーミング電圧は可変抵抗材料の電流の流れやすさに少なくとも部分的に依存する。そして、電流の流れやすさは、可変抵抗材料がシリコンをベースとしている場合、可変抵抗材料中のドーパントの濃度に少なくとも部分的に依存する。可変抵抗材料３２が、望まれる特性を有することを可能にするために、閾値電圧とフォーミング電圧がある目標の高さに設定される。そのような高さとなることを目指して決定される量、可変抵抗材料３２Ｂの上面（可変抵抗材料３２Ｂの深さ方向に沿う軸（深さ方向軸）の座標がゼロの位置の面）がエッチバックされる。以下、深さ軸上の或る座標は深さ方向位置と称される場合がある。

図１０に示される可変抵抗材料３２Ｂのドーパント濃度分布の例では、可変抵抗材料３２Ｂの上面でのドーパント濃度がピーク濃度（＝８Ｃ（Ｃは或る特定の値））の４分の１（＝２Ｃ）であると、可変抵抗材料３２の閾値電圧及びフォーミング電圧が目標の高さを有する。この関係に基づいて、可変抵抗材料３２Ｂの上面からのエッチバック厚さが決定される。図１０の例に基づくと、ピーク濃度を有する深さ方向位置と可変抵抗材料３２Ｂの上面との距離が１００％であると扱われると、深さ方向位置が可変抵抗材料３２Ｂの上面から、可変抵抗材料３２Ｂの上面とピーク濃度の深さ方向位置との間の距離の２５％の位置において、ドーパント濃度が２ａである。このことに基づいて、可変抵抗材料３２Ｂは、上面からピーク濃度の深さ方向位置までの厚さ（＝４ｔ）の４分の１（＝ｔ）の厚さの部分を除去される。このようなエッチバックの結果、可変抵抗材料３２Ｃは、図５に示されるドーパント濃度分布を有することになる。

上記のように、対象物への不純物のイオン注入により対象物中に形成される不純物の濃度の分布は、対象物の深さ方向（イオンを注入される面から離れる方向）に沿って、正規分布を有することが知られている。一方で、可変抵抗材料３２のドーパント濃度分布は、正規分布の端の一部を欠いている。このため、可変抵抗材料３２のドーパント濃度は、上面においてゼロよりもはるかに高く、ピーク濃度に向かって上昇し続ける。上面でのドーパント濃度は、図１０を参照して記述されるように、閾値電圧及びフォーミング電圧の目標値に依存し、さらに、ピーク濃度の位置、イオン注入のエネルギーなどの要素にも依存する。このため、上面での濃度は、記憶装置１の設計事項に依存する。しかしながら、正気分布の特性に起因して、可変抵抗材料３２は、上面において、ピーク濃度の８分の１以上の濃度を有する。

＜１．８．利点（効果）＞
第１実施形態によれば、以下に記述されるように、高い性能を有する記憶装置１が実現されることが可能である。

図１１は、図５と同様に、参考用のメモリセルＭＣｒの可変抵抗材料１３２のドーパント濃度分布の例を示す。メモリセルＭＣｒは、第１実施形態での可変抵抗材料３２に代えて可変抵抗材料１３２を含む。メモリセルＭＣｒは、可変抵抗材料１３２にドーパントが導入された後に可変抵抗材料１３２がエッチバックされることなく、上部電極３３が設けられることにより形成される。このため、可変抵抗材料１３２のドーパント濃度分布は、ドーパントが導入された直後の形状と同じである。図５及び図１０を参照して記述されるように、イオン注入により導入された不純物の濃度は、ガウス分布を有する。このため、図１１からも分かるように、可変抵抗材料１３２は、上面を含む部分において、ドーパントの濃度が非常に低く、ゼロに近い領域（低濃度領域）を含む。このような低濃度領域は、可変抵抗材料１３２の閾値電圧及びフォーミング電圧の高さの決定に寄与する。すなわち、ドーパントが少ない領域は電流を流しにくく、このため、低濃度領域の存在は、可変抵抗材料１３２の閾値電圧及びフォーミング電圧を、意図せずに高くし得る。このことは、図１０にも示されている。図１０に示されるように、エッチバック厚さがゼロであると、閾値電圧及びフォーミング電圧は、目標値よりも高い。

第１実施形態の記憶装置１によれば、可変抵抗材料３２は、可変抵抗材料３２の上面、すなわち可変抵抗材料３２と上部電極３３の界面においても、ゼロよりもはるかに高いドーパント濃度を有する。例えば、すなわち、可変抵抗材料３２の上面のドーパント濃度は、下部電極３１の底面でのドーパント濃度よりも高く、例えば、可変抵抗材料３２のピーク濃度の約４分の１である。このため、可変抵抗材料３２の閾値電圧及びフォーミング電圧は、可変抵抗材料１３２の閾値電圧及びフォーミング電圧より低い。よって、記憶装置１は、参考用のメモリセルＭＣｒを含むケースよりも少ない消費電力で動作することができる。

＜第２実施形態＞
第２実施形態は、セレクタＳＥの構造の点で、第１実施形態と異なる。第２実施形態は、その他の点については、第１実施形態と同じである。以下、第２実施形態の構成のうち、第１実施形態の構成と異なる点が主に記述される。

＜２．１．構造（構成）＞
図１２は、第２実施形態のメモリセルＭＣの構造の例の断面を示す。第２実施形態のメモリセルＭＣ及びセレクタＳＥは、第１実施形態でのメモリセルＭＣ及びセレクタＳＥとの区別のために、それぞれ、メモリセルＭＣ２及びセレクタＳＥ２と称される場合がある。

図１２に示されるように、セレクタＳＥ２は、導電体３４をさらに含む。導電体３４は、可変抵抗材料３２の上面上に位置する。上部電極３３は、導電体３４の上面上に位置する。導電体３４は、導電性の元素、例えば金属と、ＩＢＥで使用され得るイオンを含有する。導電体３４は、上部電極３３とともに、電極として機能することができる。

＜２．２．可変抵抗材料のドーパント濃度分布＞
図１３は、第２実施形態の可変抵抗材料３２及び周囲の要素のドーパント濃度分布の例を示す。図１３は、或る厚さの可変抵抗材料３２への或る条件でのイオン注入及びその後の処理（後述される）の結果生じるドーパントの濃度の分布を示す。

図１３に示されるように、ドーパントは、第１実施形態と同じく可変抵抗材料３２と下部電極３１中に分布することに加えて、導電体３４中にも分布する。ドーパント濃度の分布は、可変抵抗材料３２中のピークを中心にｚ軸（深さ方向）に沿って上下それぞれに向かって減少し、ガウス分布に近似する。

上記のように、ドーパントの濃度分布は、可変抵抗材料３２及び導電体３４に亘る。このため、ドーパントの濃度分布のうちの、低濃度の部分は、導電体３４中に位置する。よって、ドーパントの濃度は、可変抵抗材料３２の上面においても高い。図１３の例では、ピーク濃度が約８Ｃであるのに対して、可変抵抗材料３２の上面でのドーパントの濃度は約３Ｃである。ドーパントの濃度分布のうちのドーパント濃度がＣ以下の部分は、導電体３４中に位置する。

＜２．３．製造方法＞
図１４〜図１６を参照して、第２実施形態の記憶装置の製造方法が記述される。図１４〜図１６は、第２実施形態の記憶装置の一部の製造工程の間の状態の構造を順に示す。図１４〜図１６は、図１３と同様にドーパントの濃度分布も示し、ドーパント濃度分布を破線により示す。

図１４に示されるように、第１実施形態の図６及び図７のステップが実行される。この結果、ドーパントの濃度分布が形成される。

図１５に示されるように、可変抵抗材料３２Ｂの上面上に金属層５２が形成される。金属層５２は、例えば、上部電極３３と同じ材料又は上部電極３３に含まれる材料と同じ材料からなり、例えば、ＴｉＮを含むか、ＴｉＮからなる。次いで、金属層５２の上方からＩＢＥが行われる。ＩＢＥでイオンビームの例は、Ａｒ、Ｋｒ、及びＸｅを含む。

図１６に示されるように、図１５のＩＢＥが継続される。ＩＢＥによって、使用されるイオンの一部は、可変抵抗材料３２Ｂに侵入する。また、ＩＢＥによるエネルギーを受け取ることによって、金属層５２中の金属元素の一部も可変抵抗材料３２Ｂに侵入する。この結果、可変抵抗材料３２Ｂの上部に、導電体３４Ａが形成されるとともに、可変抵抗材料３２Ｃが形成される。導電体３４Ａは、後の工程によって、導電体３４へと成形される要素である。ＩＢＥは継続され、金属層５２は、除去される。ＩＢＥはさらに継続され、導電体３４Ａの上面も低下する。このため、可変抵抗材料３２Ｃと導電体３４Ａの組は、可変抵抗材料３２Ｂよりも薄い。

この後、図９を参照して記述されるのと同様に、導電体３４Ａの上面上に、上部電極３３Ａ、強磁性体４１Ａ、絶縁体４２Ａ、強磁性体４３Ａ、及びハードマスク４４Ａが、この順に形成される。次いで、ハードマスク４４Ａをマスクとして用いるＩＢＥによって、強磁性体４３Ａ、絶縁体４２Ａ、強磁性体４１Ａ、上部電極３３Ａ、導電体３４Ａ、可変抵抗材料３２Ｃ、及び下部電極３１Ａが部分的に除去される。この結果、図１２に示されるように、強磁性体４３、絶縁体４２、強磁性体４１、上部電極３３、導電体３４、可変抵抗材料３２、及び下部電極３１が形成される。

＜２．４．利点＞
第２実施形態の記憶装置１によれば、可変抵抗材料３２へと成形される可変抵抗材料３２Ｂのドーパント濃度の低い部分は、導電体３４Ａへと加工され、電極の一部として機能する。このため、可変抵抗材料３２は、可変抵抗材料３２の上面、すなわち可変抵抗材料３２と導電体３４の界面においても、ゼロよりもはるかに高いドーパント濃度を有する。例えば、すなわち、可変抵抗材料３２の上面のドーパント濃度は、下部電極３１の底面でのドーパント濃度よりも高く、例えば、可変抵抗材料３２のピーク濃度の約４分の１である。このため、第１実施形態と同じ原理により、記憶装置１は、参考用のメモリセルＭＣｒを含むケースよりも少ない消費電力で動作することができる。

＜第３実施形態＞
第３実施形態は、セレクタＳＥの構造の点で、第１実施形態と異なる。第３実施形態は、その他の点については、第１実施形態と同じである。以下、第３実施形態の構成のうち、第１実施形態の構成と異なる点が主に記述される。

＜３．１．構造（構成）＞
図１７は、第３実施形態のメモリセルＭＣの構造の例の断面を示す。第３実施形態のメモリセルＭＣ及びセレクタＳＥは、第１実施形態でのメモリセルＭＣ及びセレクタＳＥとの区別のために、それぞれ、メモリセルＭＣ３及びセレクタＳＥ３と称される場合がある。

図１７に示されるように、セレクタＳＥ３は、第１実施形態での上部電極３３に代えて、上部電極３６を含む。上部電極３６は、可変抵抗材料３２の上面上に位置する。上部電極３６は、可変抵抗材料３２に含まれるドーパントと同じドーパントを含有する。

＜３．２．可変抵抗材料のドーパント濃度分布＞
図１８は、第３実施形態の可変抵抗材料３２及び周囲の要素のドーパント濃度分布の例を示す。図１８は、或る厚さの可変抵抗材料３２への或る条件でのイオン注入の結果生じるドーパントの濃度の分布を示す。

図１８に示されるように、ドーパントは、第１実施形態と同じく可変抵抗材料３２と下部電極３１中に分布することに加えて、上部電極３６中にも分布する。ドーパント濃度の分布は、可変抵抗材料３２中のピークを中心にｚ軸に沿って上下それぞれに向かって減少し、ガウス分布に従う。

上記のように、ドーパントの濃度分布は、可変抵抗材料３２及び上部電極３６に亘る。このため、ドーパントの濃度分布のうちの、低濃度の部分は、上部電極３６中に位置する。よって、ドーパントの濃度は、可変抵抗材料３２の上面においても高い。図１８の例では、ピーク濃度が約８Ｃであるのに対して、可変抵抗材料３２の上面でのドーパントの濃度は約２Ｃである。ドーパントの濃度分布のうちのドーパント濃度が低い部分、例えばＣ以下の部分は、上部電極３６中に位置する。

＜３．３．製造方法＞
図１９〜図２０を参照して、第３実施形態の記憶装置の製造方法が記述される。図１９〜図２０は、第３実施形態の記憶装置の一部の製造工程の間の構造を順に示す。図１９〜図２０は、図１８と同様にドーパントの濃度分布も示し、ドーパント濃度分布を破線により示す。

図１９に示されるように、第１実施形態の図６のステップが実行されて、下部電極３１Ａ及びシリコン酸化物３２Ａが形成される。さらに、シリコン酸化物３２Ａの上面上に、上部電極３６Ａが形成される。上部電極３６Ａは、後の工程で上部電極３６へと加工される要素である。

図２０に示されるように、第１実施形態の図７のステップと同様に、上部電極３６Ａの上方からヒ素イオンがイオン注入によって導入される。イオンの注入の標的であるシリコン酸化物３２Ａは、上部電極３６Ａにより覆われている。このため、イオンの有するエネルギーは、イオンが上部電極３６Ａを通過する間に減衰する。この減衰が考慮された上で、イオン注入は、可変抵抗材料３２が所望の特性を有することを可能にするドーズ量やエネルギーを用いて行われる。例えば、イオン注入は、シリコン酸化物３２Ａのうちの深さ方向における中央近傍にドーパントのピーク濃度が位置する条件で行われる。イオン注入により、シリコン酸化物３２Ａ及び上部電極３６Ａは、それぞれ、可変抵抗材料３２Ｂ及び上部電極３６Ｂとなる。上部電極３６Ｂは、後の工程で上部電極３６へと成形される要素である。イオン注入により形成されるドーパント濃度分布のうちの低濃度の部分は、上部電極３６Ａ中に位置する。このため、ドーパント濃度は、図１８を参照して記述されるように、可変抵抗材料３２の上面においても高い。

この後、図９を参照して記述されるのと同様に、上部電極３６Ｂの上面上に、強磁性体４１Ａ、絶縁体４２Ａ、強磁性体４３Ａ、及びハードマスク４４Ａが、この順に形成される。次いで、ハードマスク４４Ａをマスクとして用いるＩＢＥによって、強磁性体４３Ａ、絶縁体４２Ａ、強磁性体４１Ａ、上部電極３６Ｂ、可変抵抗材料３２Ｂ、及び下部電極３１Ａが部分的に除去される。この結果、図１２に示されるように、強磁性体４３、絶縁体４２、強磁性体４１、上部電極３６、可変抵抗材料３２、及び下部電極３１が形成される。

＜３．４．利点＞
第３実施形態の記憶装置１によれば、可変抵抗材料３２へと成形されるシリコン酸化物３２Ａは、上部電極３６Ｂを介してドーパントを導入される。このため、シリコン酸化物３２Ａは、シリコン酸化物３２Ａの上面、すなわちシリコン酸化物３２Ａと上部電極３６Ａの界面においても、ゼロよりもはるかに高いドーパント濃度を有する。よって、可変抵抗材料３２は、可変抵抗材料３２の上面、すなわち可変抵抗材料３２と上部電極３６の界面においても、ゼロよりもはるかに高いドーパント濃度を有する。例えば、すなわち、可変抵抗材料３２の上面のドーパント濃度は、下部電極３１の底面でのドーパント濃度よりも高く、例えば、可変抵抗材料３２のピーク濃度の約４分の１である。このため、第１実施形態と同じ原理により、記憶装置１は、参考用のメモリセルＭＣｒを含むケースよりも少ない消費電力で動作することができる。

＜第４実施形態＞
第４実施形態は、第１実施形態又は第２実施形態に組み合せて使用され、メモリセルＭＣの製造方法に関する。

＜４．１．第１実施形態との組合せのケース＞
図２１〜図２３は、第４実施形態の記憶装置の一部の製造工程の間の構造を順に示す。図２１〜図２３は、第４実施形態が第１実施形態に組み合せられた場合について示す。

図２１は、第１実施形態の図６に後続する構造を示し、図７の工程と同じ工程を示す。図２１に示されるように、ドーパントのイオン注入によって、表層に位置する可変抵抗材料３２Ｂ（シリコン酸化物３２Ａ）の表面の算術平均粗さＲａ（以下、単にラフネスと称される場合がある）が、イオン注入前よりも高くなることがある。

図２２に示されるように、可変抵抗材料３２Ｂの上面上に犠牲材５３が形成される。犠牲材５３は、例えば、イオン注入前の可変抵抗材料３２Ｂと同じ材料を含むか、イオン注入前の可変抵抗材料３２Ｂと同じ材料からなる。すなわち、犠牲材５３は、例えば、シリコン酸化物を含むか、シリコン酸化物からなる。

図２３に示されるように、ここまでの工程で得られる構造が、ＩＢＥによってエッチバックされる。イオンビームの角度は、ｘｙ面に対して、低角度を有し、例えば１０°〜３０°の角度を有する。ＩＢＥによって、犠牲材５３が除去される。ＩＢＥは、継続され、可変抵抗材料３２Ｂの上面を部分的に除去する。低角度のイオンビームは、エッチング対象の物体を単に除去するだけでなく、対象物のうちのイオンビームに晒される面（すなわち上面）を平坦化する。このため、ＩＢＥにより、可変抵抗材料３２Ｂの上面のラフネスは低下し、可変抵抗材料３２Ｃが形成される。

図２３の工程は、第１実施形態の図９の工程に継続する。

＜４．２．第２実施形態との組合せのケース＞
図２４及び図２５は、第４実施形態の記憶装置の一部の製造工程の間の構造を順に示す。図２４及び図２５は、第４実施形態が第２実施形態に組み合せられた場合について示す。

図２４は、第２実施形態の図１４に後続する構造を示す。図２４に示されるように、ドーパントのイオン注入によって、表層に位置する可変抵抗材料３２Ｂ（シリコン酸化物３２Ａ）の表面のラフネスが、イオン注入前よりも高くなることがある。次いで、可変抵抗材料３２Ｂの上面上に金属層５２が形成される。

図２５に示されるように、ここまでの工程で得られる構造が、ＩＢＥによってエッチバックされる。イオンビームの角度は、図２３を参照して記述されるとの同じく、ｘｙ面に対して、低角度を有し、例えば１０°〜３０°の角度を有する。ＩＢＥによって、第２実施形態の図１６を参照して記述されるのと同じく、金属層５２が除去されるとともに、可変抵抗材料３２Ｂの上部に導電体３４が形成される。低角度のＩＢＥにより、図２３を参照して記述されるとの同じく、導電体３４の上面のラフネスは低下する。

図２５の工程は、第２実施形態の図９を参照して記述される工程に継続する。

＜４．３．イオンビームの角度＞
図２６を参照して、低角度のイオンビームを用いたエッチングによるエッチング対象物のラフネスの低下について記述される。

図２６は、第４実施形態の可変抵抗材料３２の表面（特に、上面）のラフネスとメモリセルＭＣの特性の関係を示す。特性の代表として、フォーミング電圧及び閾値電圧が示されている。図２６に示されるように、フォーミング電圧及び閾値電圧は可変抵抗材料３２の表面のラフネスに依存する。表面ラフネスが小さいと、フォーミング電圧及び閾値電圧も低い。理由は、表面ラフネスが高いと、可変抵抗材料３２中に生じる電界の不均一性が高いからである。

＜４．４．利点＞
第４実施形態によれば、可変抵抗材料３２は、低角度のＩＢＥにより表面をエッチングされる。このため、可変抵抗材料３２の表面のラフネスは低い。低い表面ラフネスの可変抵抗材料３２では、電界の不均一性が抑制される。よって、フォーミング電圧及び閾値電圧が低いことにより、性能の高いメモリセルＭＣを含んだ記憶装置１が実現されることが可能である。

＜５．変形例＞
ここまで、各メモリセルＭＣが、下部においてセレクタを有するとともに、上部において抵抗変化素子ＶＲを有する例が使用されて、実施形態が記述された。しかしながら、各メモリセルＭＣが、上部においてセレクタを有するとともに、下部において抵抗変化素子ＶＲを有していてもよい。

また、各抵抗変化素子ＶＲにおいて、いわゆる記憶層として機能する強磁性体４３が絶縁体４２の下側に位置するとともにいわゆる参照層として機能する強磁性体４１が絶縁体４２の上側に位置する構造が例として使用されて、実施形態が記述された。しかしながら、強磁性体４３が絶縁体４２の下側に位置するとともに強磁性体４１が絶縁体４２の上側に位置していてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＶＲ…抵抗変化素子、ＳＥ…セレクタ、２１…導電体、２２…導電体、３１…下部電極、３２…可変抵抗材料、３３…上部電極、３４…導電体。

Claims (16)

1. シリコン酸化物、及び前記シリコン酸化物と電気的に接続された抵抗変化素子を含む記憶装置の製造方法であって、
   前記シリコン酸化物に、前記シリコン酸化物の第１面からドーパントをイオン注入により導入することと、
   前記シリコン酸化物の前記第１面をイオンビームにより削ることと、
   を備える記憶装置の製造方法。
2. 前記シリコン酸化物に前記ドーパントを導入することの後に、前記第１面上に金属を形成することと、
   前記シリコン酸化物の前記第１面を削ることの前に前記金属をイオンビームにより削ることと、
   をさらに備える請求項１に記載の記憶装置の製造方法。
3. 前記シリコン酸化物の前記第１面を削ることは、前記シリコン酸化物の一部に導電体を形成することを含む、
   請求項２に記載の記憶装置の製造方法。
4. 前記シリコン酸化物に前記ドーパントを導入することの前に、前記シリコン酸化物の前記第１面上に導電体を形成することをさらに備え、
   前記シリコン酸化物に前記ドーパントを導入することは、前記導電体に前記ドーパントを導入することを含む、
   請求項１に記載の記憶装置の製造方法。
5. 前記シリコン酸化物の前記第１面を削ることの前に、前記シリコン酸化物の前記第１面上に導電体又は絶縁体を形成することをさらに備え、
   前記シリコン酸化物の前記第１面を削ることは、前記導電体又は前記絶縁体を除去することを含み、
   前記イオンビームは、前記導電体又は前記絶縁体が広がる面に対して１０°以上３０°以下の角度を有する、
   請求項１に記載の記憶装置の製造方法。
6. 前記ドーパントは、ヒ素、ゲルマニウム、又はアンチモンを含む、
   請求項１に記載の記憶装置の製造方法。
7. 前記抵抗変化素子は、定常状態で相違する２つの抵抗の一方を有する、
   請求項１に記載の記憶装置の製造方法。
8. 前記抵抗変化素子は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層の間の絶縁層を含む、
   請求項１に記載の記憶装置の製造方法。
9. 抵抗変化素子と、
   前記抵抗変化素子と電気的に接続され、第１電極及びシリコン酸化物を含む素子と、
   を備え、
   前記シリコン酸化物は、対向する第１面及び第２面を有し、
   前記シリコン酸化物は、前記第２面において前記第１電極と接し、
   前記シリコン酸化物及び前記第１電極は、ドーパントを含み、
   前記ドーパントは、前記シリコン酸化物の前記第１面において前記シリコン酸化物中の最大濃度の８分の１より高い第１濃度を有し、前記シリコン酸化物の第１面から前記シリコン酸化物の前記第２面に向かって前記第１濃度から前記最大濃度へ上昇し続ける、
   記憶装置。
10. 抵抗変化素子と、
    前記抵抗変化素子と電気的に接続され、ドーパントを含んだシリコン酸化物と、
    前記シリコン酸化物と接し、前記ドーパントを含んだ導電体と、
    を備える記憶装置。
11. 前記導電体は、アルゴン、クリプトン、又はキセノンを含む、
    請求項１０に記載の記憶装置。
12. 前記導電体は、対向する第１面及び第２面を有し、
    前記シリコン酸化物は、前記導電体の前記第２面と接する第３面を有し、
    前記ドーパントの濃度は、前記導電体中で前記導電体の前記第１面から前記導電体の前記第２面に向かって上昇するとともに前記シリコン酸化物中で前記第３面から、前記第３面より離れる方向に向かって上昇する、
    請求項１０に記載の記憶装置。
13. 前記シリコン酸化物は、前記導電体と接する第１面を有し、
    前記シリコン酸化物の前記第１面の算術平均粗さは、０．３ｎｍ以下である、
    請求項１０に記載の記憶装置。
14. 前記ドーパントは、ヒ素、ゲルマニウム、又はアンチモンを含む、
    請求項１０に記載の記憶装置。
15. 前記抵抗変化素子は、定常状態で相違する２つの抵抗の一方を有する、
    請求項１０に記載の記憶装置。
16. 前記抵抗変化素子は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層の間の絶縁層を含む、
    請求項１０に記載の記憶装置。

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