JP2615922B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JP2615922B2 JP2615922B2 JP63260044A JP26004488A JP2615922B2 JP 2615922 B2 JP2615922 B2 JP 2615922B2 JP 63260044 A JP63260044 A JP 63260044A JP 26004488 A JP26004488 A JP 26004488A JP 2615922 B2 JP2615922 B2 JP 2615922B2
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- gate insulating
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ、特にゲート絶縁膜中に電荷を
注入・放出することによって制御された電荷量を、制御
手段を解除した後でも比較的長時間にわたり保持するこ
とによって不揮発性のメモリ効果を有する半導体不揮発
性メモリに関する。
注入・放出することによって制御された電荷量を、制御
手段を解除した後でも比較的長時間にわたり保持するこ
とによって不揮発性のメモリ効果を有する半導体不揮発
性メモリに関する。
従来の技術 第６図（ａ）に従来技術の不揮発性MIS形トランジス
タの１例を示す（特願昭46−67583号公報，昭和46年９
月３日出願）。半導体基板１の上面にトンネル効果での
電荷の注入・放出を可能とする約3nmのSiO2膜２を形成
し、複数個の離散的な約3nmの大きさの非相互作用粒子
３（例えば、半導体又は金属材料からなり、具体的には
Mo等の耐火性金属並びにPtやAgの如き貴金属）を真空蒸
着法等で形成する。次に、約75nmの比較的厚いSiO2膜又
はSi3N4膜やAl2O3膜５をCVD法等を用いて形成する。６
はゲート電極、８はソース領域又はドレイン領域であ
る。７はソース，ドレイン領域８とのオーミック・コン
タクトを形成する金属配線である。特願昭46−67583の
明細書には、絶縁膜2,5が同一材料の単層膜である実施
例として、イオン注入法で金属もしくは半導体イオン
（適当なイオン種としては、In+,Nb+が示されている）
を注入した場合が示されている。第６図（ｂ）に実際の
不揮発性メモリ効果の例が絶縁膜の容量に規格化された
容量比C/Coがゲート電極６上の印加電圧を関数として示
されている。この場合は、25nmのSiO2膜2,75nmのAl2O3
膜６の２層構造ゲート絶縁膜である。粒子３としては、
公称3.5nmの大きさのPt粒子である。点線は粒子３がな
い場合を示し、極めて小さなヒステリシス効果が観察さ
れた。実線は粒子３がある場合で大きなヒステリシス効
果が観察された。
タの１例を示す（特願昭46−67583号公報，昭和46年９
月３日出願）。半導体基板１の上面にトンネル効果での
電荷の注入・放出を可能とする約3nmのSiO2膜２を形成
し、複数個の離散的な約3nmの大きさの非相互作用粒子
３（例えば、半導体又は金属材料からなり、具体的には
Mo等の耐火性金属並びにPtやAgの如き貴金属）を真空蒸
着法等で形成する。次に、約75nmの比較的厚いSiO2膜又
はSi3N4膜やAl2O3膜５をCVD法等を用いて形成する。６
はゲート電極、８はソース領域又はドレイン領域であ
る。７はソース，ドレイン領域８とのオーミック・コン
タクトを形成する金属配線である。特願昭46−67583の
明細書には、絶縁膜2,5が同一材料の単層膜である実施
例として、イオン注入法で金属もしくは半導体イオン
（適当なイオン種としては、In+,Nb+が示されている）
を注入した場合が示されている。第６図（ｂ）に実際の
不揮発性メモリ効果の例が絶縁膜の容量に規格化された
容量比C/Coがゲート電極６上の印加電圧を関数として示
されている。この場合は、25nmのSiO2膜2,75nmのAl2O3
膜６の２層構造ゲート絶縁膜である。粒子３としては、
公称3.5nmの大きさのPt粒子である。点線は粒子３がな
い場合を示し、極めて小さなヒステリシス効果が観察さ
れた。実線は粒子３がある場合で大きなヒステリシス効
果が観察された。
しかし、実施例としてはイオン注入法で形成した場合
は示されていない。従来例で示されているIn+,Nb+イオ
ンの場合には、Si基板中に注入された場合には夫々III
族,V族イオン不純物として挙動することが予測され、MI
S形トランジスタの閾値電圧の大幅な変動をひき起こす
と思われる。即ち、従来例の如く、Si基板から約3nm近
傍にピーク濃度を有し、約1016〜1017cm-2の注入量を注
入するためには、イオン注入分布がガウス分布となるた
めに約3nmの絶縁膜を突き抜けて1014〜1016cm-2程度の
ドーズ量がSi基板中へ注入される。この様に大量のIII,
V族不純物がSi基板中へ注入されれば、閾値電圧が極め
て大きく変動しMIS形トランジスタの閾値電圧制御は不
可能と思われる。即ち、通常のMIS形トランジスタの閾
値電圧制御用のIII,V族の不純物イオンのドーズ量が10
12〜1013cm-2程度であるので、これにより１桁〜３桁も
大きなドーズ量では閾値電圧制御が不可能になると思わ
れる。更に、Si基板から約3nmの位置にイオン注入不純
物分布のピークを形成しようとしても、ゲート絶縁膜や
イオン注入エネルギ等のバラツキを考慮するとSi基板中
へのIn+やNb+イオンのドーズ量のバラツキは極めて大き
いという意味に於いても閾値電圧の制御は不可能と思わ
れる。
は示されていない。従来例で示されているIn+,Nb+イオ
ンの場合には、Si基板中に注入された場合には夫々III
族,V族イオン不純物として挙動することが予測され、MI
S形トランジスタの閾値電圧の大幅な変動をひき起こす
と思われる。即ち、従来例の如く、Si基板から約3nm近
傍にピーク濃度を有し、約1016〜1017cm-2の注入量を注
入するためには、イオン注入分布がガウス分布となるた
めに約3nmの絶縁膜を突き抜けて1014〜1016cm-2程度の
ドーズ量がSi基板中へ注入される。この様に大量のIII,
V族不純物がSi基板中へ注入されれば、閾値電圧が極め
て大きく変動しMIS形トランジスタの閾値電圧制御は不
可能と思われる。即ち、通常のMIS形トランジスタの閾
値電圧制御用のIII,V族の不純物イオンのドーズ量が10
12〜1013cm-2程度であるので、これにより１桁〜３桁も
大きなドーズ量では閾値電圧制御が不可能になると思わ
れる。更に、Si基板から約3nmの位置にイオン注入不純
物分布のピークを形成しようとしても、ゲート絶縁膜や
イオン注入エネルギ等のバラツキを考慮するとSi基板中
へのIn+やNb+イオンのドーズ量のバラツキは極めて大き
いという意味に於いても閾値電圧の制御は不可能と思わ
れる。
発明が解決しようとする課題 以上に説明したように、従来例に示すイオン注入法で
粒子３を形成する方法は、MIS形トランジスタの閾値電
圧制御が不可能で、従って、半導体不揮発性メモリとし
て実施することはできないと思われる。従って、本発明
では、イオン注入法を用いて半導体不揮発性メモリを実
際に集積化可能な手段を提供することである。
粒子３を形成する方法は、MIS形トランジスタの閾値電
圧制御が不可能で、従って、半導体不揮発性メモリとし
て実施することはできないと思われる。従って、本発明
では、イオン注入法を用いて半導体不揮発性メモリを実
際に集積化可能な手段を提供することである。
課題を解決するための手段 本発明では、イオン注入不純物としてSi半導体基板と
周期律表で同一のIV族イオン（Si+,Ge+,Sn+,Pb+等）を
用いることを特徴とし、Si基板中に注入されても閾値電
圧の変動が最小に抑える様にしたものである。
周期律表で同一のIV族イオン（Si+,Ge+,Sn+,Pb+等）を
用いることを特徴とし、Si基板中に注入されても閾値電
圧の変動が最小に抑える様にしたものである。
作用 IV族イオンを用いるので、ガウス分布ですそをひいて
Si基板中に注入されたイオンが活性化されずに閾値電圧
の変動に寄与することなく且つ実用に耐えうる充分大き
なヒステリシスを有する不揮発性メモリを実現できる。
Si基板中に注入されたイオンが活性化されずに閾値電圧
の変動に寄与することなく且つ実用に耐えうる充分大き
なヒステリシスを有する不揮発性メモリを実現できる。
実 施 例 本発明の実施例を第１図に示す。（ａ）はMIS構造ト
ランジスタのゲート領域の構造断面図を示し、（ｂ）は
（ａ）−（ａ）′で切った断面のイオン注入されたSi+
イオン不純物濃度分布を示す。比抵抗が約10Ω−cmのｐ
形Si基板11の上面にゲート絶縁膜として50nmのSiO2膜12
を形成し、Si+イオンを25keV及び50keVで1013〜1016cm
-2の注入量を注入してSi+イオン注入領域13を形成す
る。その後、ゲート電極として多結晶Si膜14を形成す
る。この時には、（ｂ）に示す距離Ｒ（Si基板11とSiO2
膜12の界面からSi+イオン不純物分布のピーク位置まで
の距離）は、25keVで約25nm,50keVで約0nmである。第２
図にSi+イオンを１×1016cm-2で25keV（ａ）と50keV
（ｂ）で注入した場合のゲート容量の容量変化（C/COX:
但し、COXはアキュムレーション領域での最大容量値を
示す）とゲート電極に印加するゲート電極VG依存性を示
す。VGが±5Vのスイープ範囲でヒステリシスが観測さ
れ、そのウィンドウ幅は約1Vが得られる。1015cm-2の場
合には±5Vのスイープ範囲では0.1V以下であった。1013
〜1014cm-2ではヒステリシス現象は観測されなかった。
50keVで１×1016cm-2のイオン注入量の場合には、Si+イ
オンのピーク不純物濃度は50keV,25keVの時に夫々約4.4
×1021と8.0×1021cm-2であり、高濃度のSi+イオンがSi
基板に注入されているにも拘わらずフラットバンド電極
VFBの変化は、約0.8V,1.9Vである。不純物濃度のピーク
がSi−SiO2界面にあると思われる50keV注入の場合に於
いて、VFB変化が1.9Vにおさまっているのは、Si+イオン
がSi基板中約1012cm-2の注入量分のみが活性化されてい
ることが予想され、注入量の1016cm-2の大部分が不活性
でVFBの変動に寄与していないことを示し、本発明のSi+
イオンを使う正当性が実証された。このことは、50keV,
25keVで1015cm-2以下のSi+イオン注入量の場合には、V
FB変動がないことと対応する。
ランジスタのゲート領域の構造断面図を示し、（ｂ）は
（ａ）−（ａ）′で切った断面のイオン注入されたSi+
イオン不純物濃度分布を示す。比抵抗が約10Ω−cmのｐ
形Si基板11の上面にゲート絶縁膜として50nmのSiO2膜12
を形成し、Si+イオンを25keV及び50keVで1013〜1016cm
-2の注入量を注入してSi+イオン注入領域13を形成す
る。その後、ゲート電極として多結晶Si膜14を形成す
る。この時には、（ｂ）に示す距離Ｒ（Si基板11とSiO2
膜12の界面からSi+イオン不純物分布のピーク位置まで
の距離）は、25keVで約25nm,50keVで約0nmである。第２
図にSi+イオンを１×1016cm-2で25keV（ａ）と50keV
（ｂ）で注入した場合のゲート容量の容量変化（C/COX:
但し、COXはアキュムレーション領域での最大容量値を
示す）とゲート電極に印加するゲート電極VG依存性を示
す。VGが±5Vのスイープ範囲でヒステリシスが観測さ
れ、そのウィンドウ幅は約1Vが得られる。1015cm-2の場
合には±5Vのスイープ範囲では0.1V以下であった。1013
〜1014cm-2ではヒステリシス現象は観測されなかった。
50keVで１×1016cm-2のイオン注入量の場合には、Si+イ
オンのピーク不純物濃度は50keV,25keVの時に夫々約4.4
×1021と8.0×1021cm-2であり、高濃度のSi+イオンがSi
基板に注入されているにも拘わらずフラットバンド電極
VFBの変化は、約0.8V,1.9Vである。不純物濃度のピーク
がSi−SiO2界面にあると思われる50keV注入の場合に於
いて、VFB変化が1.9Vにおさまっているのは、Si+イオン
がSi基板中約1012cm-2の注入量分のみが活性化されてい
ることが予想され、注入量の1016cm-2の大部分が不活性
でVFBの変動に寄与していないことを示し、本発明のSi+
イオンを使う正当性が実証された。このことは、50keV,
25keVで1015cm-2以下のSi+イオン注入量の場合には、V
FB変動がないことと対応する。
ゲート絶縁膜でヒステリシス現象が実証できたので実
際にMIS形トランジスタを試作した。試作したトランジ
スタの断面構造図を第３図（ａ）に示す。約10Ω−cmの
ｐ形Si基板11上に50nmのSiO2膜12を形成し、Si+イオン
を25keV,50keVで1015〜３×1016cm-2注入した。閾値電
圧制御用B+イオン注入は40keVで（４〜10）×1011cm-2
を行った。約350nm厚の多結晶Si膜14はp+不純物を高濃
度に含むn+多結晶Si膜である。ソース領域15,ドレイン
領域16はAs+イオン80keVで６×1015cm-2注入して形成し
たn+拡散領域である。Si+イオン注入後の熱処理は900℃
約30分である。第４図（ａ）〜（ｄ）に試作した25keV
で１×1015〜３×1016cm-2の注入量のMIS形トランジス
タの電圧−電流特性を示す。縦軸はドレイン電流Idを対
数目盛で、横軸はゲートとソース間電圧VGSを示す。閾
値電圧VTは約1.0VでSi+注入量によらず、ほぼ一定であ
る。ソースとドレイン間の電圧VSDは0.1V,基板バイアス
電圧は0Vである。ゲート電圧VGSが±5Vのスイープ振幅
である。Si+イオン注入量が１×1015cm-2ではヒステリ
シス現象は観測されないが、１×1016cm-2の注入量で観
測され、注入量の増加につれてヒステリシスのウィンド
ウ幅は増大する。第５図にヒステリシスのウィンドウ幅
（MIS形トランジスタの閾値電圧の変化量△VT）とSi+イ
オン注入量の関係を示す。VGSが±5Vの振幅の場合は、S
i+イオン注入量にほぼ比例して△VTは増大し、VGSが−
0.2V〜＋3.0Vの振幅の場合には△VTは３×1016cm-2で〜
0.2Vが得られた。50keVの場合には、１×1016cm-2で〜
0.8Vの△VT値が得られ、Si−SiO2界面にピーク不純物濃
度があることにより、少ない注入量で大きな△VT値が得
られ、このSi+イオンがヒステリシスの原因であること
が分かった。
際にMIS形トランジスタを試作した。試作したトランジ
スタの断面構造図を第３図（ａ）に示す。約10Ω−cmの
ｐ形Si基板11上に50nmのSiO2膜12を形成し、Si+イオン
を25keV,50keVで1015〜３×1016cm-2注入した。閾値電
圧制御用B+イオン注入は40keVで（４〜10）×1011cm-2
を行った。約350nm厚の多結晶Si膜14はp+不純物を高濃
度に含むn+多結晶Si膜である。ソース領域15,ドレイン
領域16はAs+イオン80keVで６×1015cm-2注入して形成し
たn+拡散領域である。Si+イオン注入後の熱処理は900℃
約30分である。第４図（ａ）〜（ｄ）に試作した25keV
で１×1015〜３×1016cm-2の注入量のMIS形トランジス
タの電圧−電流特性を示す。縦軸はドレイン電流Idを対
数目盛で、横軸はゲートとソース間電圧VGSを示す。閾
値電圧VTは約1.0VでSi+注入量によらず、ほぼ一定であ
る。ソースとドレイン間の電圧VSDは0.1V,基板バイアス
電圧は0Vである。ゲート電圧VGSが±5Vのスイープ振幅
である。Si+イオン注入量が１×1015cm-2ではヒステリ
シス現象は観測されないが、１×1016cm-2の注入量で観
測され、注入量の増加につれてヒステリシスのウィンド
ウ幅は増大する。第５図にヒステリシスのウィンドウ幅
（MIS形トランジスタの閾値電圧の変化量△VT）とSi+イ
オン注入量の関係を示す。VGSが±5Vの振幅の場合は、S
i+イオン注入量にほぼ比例して△VTは増大し、VGSが−
0.2V〜＋3.0Vの振幅の場合には△VTは３×1016cm-2で〜
0.2Vが得られた。50keVの場合には、１×1016cm-2で〜
0.8Vの△VT値が得られ、Si−SiO2界面にピーク不純物濃
度があることにより、少ない注入量で大きな△VT値が得
られ、このSi+イオンがヒステリシスの原因であること
が分かった。
第３図（ｂ），（ｃ）は本発明の別の実施例を示す。
（ｂ）はゲート絶縁膜の一部に選択的にSi+イオン注入
領域13を形成した場合を示す。この場合には、MIS形ト
ランジスタの閾値電圧VTはSi+イオンの注入されていな
いゲート絶縁膜領域で決定され、より安定なVT制御が可
能となる。又、電荷の注入・放出を制御する領域が限定
される。（ｃ）は同一のSi基板11上にSi+イオン注入領
域13を有するゲート絶縁膜と、Si+イオン注入領域を有
しないゲート絶縁膜とを有する２種類のMIS形トランジ
スタを形成した例を示す。これは、不揮発性メモリ効果
を有するトランジスタと、これの書き込み・消去を制御
するための周辺制御回路を同一Si基板上に集積化した例
である。
（ｂ）はゲート絶縁膜の一部に選択的にSi+イオン注入
領域13を形成した場合を示す。この場合には、MIS形ト
ランジスタの閾値電圧VTはSi+イオンの注入されていな
いゲート絶縁膜領域で決定され、より安定なVT制御が可
能となる。又、電荷の注入・放出を制御する領域が限定
される。（ｃ）は同一のSi基板11上にSi+イオン注入領
域13を有するゲート絶縁膜と、Si+イオン注入領域を有
しないゲート絶縁膜とを有する２種類のMIS形トランジ
スタを形成した例を示す。これは、不揮発性メモリ効果
を有するトランジスタと、これの書き込み・消去を制御
するための周辺制御回路を同一Si基板上に集積化した例
である。
発明の効果 Si基板と周期律表で同じIV族のSiイオンをゲート絶縁
膜中に注入することにより、閾値電圧に悪影響を及ぼす
ことなく、しかも±5Vという低いゲート電圧でのヒステ
リシス現象を実際に試作したMIS形トランジスタで実証
した。本発明の場合には、Si+イオン注入であるが、Ge+
やSn+やPb+でも同様の効果が期待できることは容易に推
定できる。
膜中に注入することにより、閾値電圧に悪影響を及ぼす
ことなく、しかも±5Vという低いゲート電圧でのヒステ
リシス現象を実際に試作したMIS形トランジスタで実証
した。本発明の場合には、Si+イオン注入であるが、Ge+
やSn+やPb+でも同様の効果が期待できることは容易に推
定できる。
従って、本発明によれば、ゲート絶縁膜中にSi+イオ
ン注入するという簡単な処理により不揮発性メモリが実
現でき、且つ、不揮発性メモリの周辺制御回路用のMIS
形トランジスタが容易に同一基板上に集積化できる。
ン注入するという簡単な処理により不揮発性メモリが実
現でき、且つ、不揮発性メモリの周辺制御回路用のMIS
形トランジスタが容易に同一基板上に集積化できる。
第１図は本発明による不揮発性メモリ効果を有するゲー
ト構造の概念説明図、第２図はゲート絶縁膜の不揮発性
メモリ効果を示す実測データのヒステリシス特性図、第
３図は本発明によるMIS形トランジスタの一実施例断面
構造図、第４図，第５図は本発明によるMIS形トランジ
スタに於ける不揮発性メモリ効果を示す実測データのヒ
ステリシス特性図、第６図は従来の不揮発性メモリの断
面構造ならびにヒステリシス特性の説明図である。 11……Si基板、12……SiO2膜、13……Si+イオン注入領
域、14……多結晶Si膜。
ト構造の概念説明図、第２図はゲート絶縁膜の不揮発性
メモリ効果を示す実測データのヒステリシス特性図、第
３図は本発明によるMIS形トランジスタの一実施例断面
構造図、第４図，第５図は本発明によるMIS形トランジ
スタに於ける不揮発性メモリ効果を示す実測データのヒ
ステリシス特性図、第６図は従来の不揮発性メモリの断
面構造ならびにヒステリシス特性の説明図である。 11……Si基板、12……SiO2膜、13……Si+イオン注入領
域、14……多結晶Si膜。
Claims (3)
- 【請求項１】Si半導体基板上に形成されたゲート絶縁膜
に於いて、イオン注入法によりSi半導体基板と周期律表
で同一のIV族イオンを、その不純物濃度ピークが上記半
導体基板と上記ゲート絶縁膜との界面からゲート絶縁膜
側にある様にイオン注入領域を形成し、上記イオン注入
領域への電荷の注入・放出を制御して不揮発性メモリ効
果を制御したことを特徴とする半導体不揮発性メモリ。 - 【請求項２】上記IV族イオンのドーズ量を1016cm-2以上
としたことを特徴とする請求項１記載の半導体不揮発性
メモリ。 - 【請求項３】上記ゲート絶縁膜の一部に選択的にイオン
注入領域を形成したことを特徴とする請求項１または請
求項２記載の半導体不揮発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260044A JP2615922B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体不揮発性メモリ |
| KR1019900004362A KR930002293B1 (ko) | 1988-10-14 | 1990-03-30 | 반도체 불휘발성메모리 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260044A JP2615922B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02106068A JPH02106068A (ja) | 1990-04-18 |
| JP2615922B2 true JP2615922B2 (ja) | 1997-06-04 |
Family
ID=17342524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63260044A Expired - Fee Related JP2615922B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2615922B2 (ja) |
| KR (1) | KR930002293B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11557725B2 (en) | 2020-03-10 | 2023-01-17 | Kioxia Corporation | Memory device comprising silicon oxide layer and conductor sharing a dopant |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2965415B2 (ja) * | 1991-08-27 | 1999-10-18 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP4191959B2 (ja) | 2002-06-21 | 2008-12-03 | 富士通株式会社 | 薄膜積層デバイス、回路および薄膜積層デバイスの製造方法 |
-
1988
- 1988-10-14 JP JP63260044A patent/JP2615922B2/ja not_active Expired - Fee Related
-
1990
- 1990-03-30 KR KR1019900004362A patent/KR930002293B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11557725B2 (en) | 2020-03-10 | 2023-01-17 | Kioxia Corporation | Memory device comprising silicon oxide layer and conductor sharing a dopant |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910017645A (ko) | 1991-11-05 |
| KR930002293B1 (ko) | 1993-03-29 |
| JPH02106068A (ja) | 1990-04-18 |
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