KR101178166B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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모토무 고스다
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Abstract

금속 질화물층과 다결정 실리콘층으로 이루어지는 게이트 전극을 구비한 전계 효과 트랜지스터를 가지는 반도체 장치에 있어서, 열 안정성이 우수하고, 원하는 일함수를 실현하는 게이트 전극을 제공한다.
실리콘 기판(5) 상의 게이트 절연막(6)이, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지며, 게이트 전극이, 게이트 절연막(6) 상에 배치된 Ti와 N을 함유하는 제1 금속 질화물층(7), Ti와 N을 함유하는 제2 금속 질화물층(8) 및 다결정 실리콘층(9)을 가지고, 제1 금속 질화물층(7)의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X1이 1.1<X1<1.8이며, 제2 금속 질화물층(8)의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X2이 1.8≤X2인 반도체 장치.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING SAME}
본 발명은 고유전율 절연막과 금속 게이트 전극을 가지는 반도체 장치 및 그 제조 방법 및 제조 프로그램에 관한 것으로서, 특히 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 고성능화에 관한 기술이다.
트랜지스터의 미세화가 진행되는 선단 CMOS(상보형 MOS) 디바이스 개발에서는, 폴리실리콘(poly-Si) 전극의 공핍화에 의한 구동 전류의 열화와 게이트 절연막의 박막화에 의한 게이트 전류의 증가가 문제가 되고 있다. 그래서, 메탈 게이트의 적용에 의해 전극의 공핍화를 회피함과 동시에, 게이트 절연막에 고유전체 재료를 이용하여 물리막 두께를 두껍게 함으로써 게이트 리크 전류를 저감하는 복합기술이 검토되고 있다. 메탈 게이트 전극에 사용하는 재료로서, 순금속이나 금속 질화물 혹은 실리사이드 재료 등이 검토되고 있지만, 어느 쪽의 경우에 있어서도, N형 MOSFET, P형 MOSFET의 임계치 전압(Vth)을 적절한 값으로 설정 가능해야만 한다. 종래의 다결정 실리콘막을 사이에 둔 게이트 전극을 사용하는 경우, 트랜지스터의 임계치 전압은 채널 영역의 불순물 농도와 다결정 실리콘막 중의 불순물 농도로 결정된다. 한편, 메탈 게이트 전극을 사용하는 경우에는, 트랜지스터의 임계치 전압은, 채널 영역의 불순물 농도와 게이트 전극의 일함수로 결정된다. CM0S 트랜지스터에서 ±O.5V 이하의 Vth를 실현하기 위해서는, N형 MOSFET에서는 일함수가 Si의 미드 갭(mid gap)(4.6eV) 이하, 바람직하게는 4.4eV 이하의 재료를, P형 MOSFET에서는 일함수가 Si의 미드 갭(4.6eV) 이상, 바람직하게는 4.8eV 이상의 재료를 게이트 전극에 사용할 필요가 있다.
이들을 실현하는 수단의 하나로서, 기존의 CMOS 제작 공정과 정합성이 높은 메탈 삽입 Poly-Si 적층 구조(MIPS: Metal-inserted Poly-silicon Stack)가 검토되고 있다. 이 방법에서는, Poly-Si와 게이트 절연막 사이에 메탈막을 삽입한 게이트 전극을 형성하고, 삽입한 게이트 전극의 일함수에 의해 임계치 전압을 조정하고 있다. 이때, 메탈막의 일함수는, 열처리 공정에서의 게이트 절연막이나 Poly-Si와의 상호 반응에 의해 변화된다고 하는 과제가 있다.
예를 들면, 특허문헌 1에서는, 다결정 실리콘과 PVD-TiN(제2 금속층)과 CVD-TiN(제1 금속층)의 적층 구조로 이루어지는 게이트 전극을 사용하는 방법이 개시되어 있다. 이 방법에 의하면, 제1 금속층인 TiN을 TiCl4와 NH3을 사용한 열 CVD법으로, 45O℃ 이하의 저온에서 형성함으로써, P형 MOSFET의 메탈 게이트에 적합한 4.8eV 이상의 일함수를 가지는 TiN이 실현될 수 있다고 기재되어 있다. 또한, 제2 금속층인 TiN을 PVD법으로, 500℃(제1 금속층인 TiN을 형성하는 것보다도 높은 온도)에서 형성함으로써, (1OO)면으로 배향한 TiN이 형성된다고 기재되어 있다. 이 (1OO)면으로 배향한 TiN은, 게이트 전극의 형성 후의 열 공정(예를 들면, 활성화 어닐 공정)에서 Poly-Si로부터 TiN으로의 Si가 확산하는 것에 의한 일함수의 저하를 억제하는 효과가 있다고 기술되어 있다.
또한, 특허문헌 2에서는, 게이트 절연막과 접하는 부분의 평균 결정 입경이 30nm 이하인 금속 게이트 전극을 사용하는 방법이 개시되어 있다. 이 방법에 의하면, 예를 들면 스퍼터링법에 의해 형성한 TiN을 게이트 전극으로서 사용하는 경우, 300℃ 이하의 성막 온도에서, Ti와 N의 비율이 1:1보다도 질소가 과잉으로 되도록, Ar과 질소의 분압비를 제어해서 형성함으로써, TiN의 입경이 30nm 이하가 되어, 트랜지스터의 임계치 전압의 편차를 억제할 수 있다고 기재되어 있다. 또한, TiN의 결정 구조에 대해서는, (111) 배향의 TiN막을 사용하는 쪽이, (111)과 (11O) 배향이 공존하는 TiN막을 사용한 경우보다도, 임계치 전압치의 편차가 작아진다고 기술되어 있다.
또한, 특허문헌 3에서는, 게이트 절연막과 접하는 부분의 금속 게이트 전극의 면방위를 정렬하는 방법이 개시되어 있다. 이 문헌에 의하면, TiN의 일함수는 TiN의 결정 배향성에 의해 변화되고, (100) 배향에서 4.3eV, (111) 배향에서 4.6eV 가 된다고 기재되어 있다.
또한, 특허문헌 4에는, TiN의 일함수를 변화시키는 방법으로서, TiN과 텅스텐 등의 고융점 금속의 적층 구조로 이루어지는 게이트 전극을 사용하고, 질화 티타늄의 함유 질소 농도에 의해 일함수를 변화시키는 기술이 개시되어 있다. 이 방법에 의하면, TiN막 속으로의 질소의 이온 주입이나 반응성 스퍼터링에 의한 TiN의 형성 시에 있어서의 질소 가스의 유량비를 높게 하여, TiN막 중의 질소 함유율을 상승시킴으로써 일함수를 저하시킬 수 있다고 개시되어 있다. 또한, 반응성 스퍼터링 시의 질소 함유율을 100%로 함으로써 TiN막의 결정 배향성이 대략 (200)으로 변화되어, N형 채널용 MOSFET의 게이트 전극에 적합한 일함수가 낮은 TiN이 얻어진다고 개시되어 있다.
또한, 특허문헌5에는, TiN을 사용한 게이트 전극과 고유전율 게이트 절연막 사이에 생기는 반응을 억제하는 방법이 개시되어 있다. 이 방법에 의하면, TiN과 텅스텐의 적층 구조로 이루어지는 게이트 전극에 있어서, TiN의 막 밀도를 5.Og/㎤ 이상으로 하고, 또한 결정 구조를 (1OO) 배향으로 하며, 또한 막 조성 Ti/N을 1.0～1.2의 범위로 설정함으로써, TiN과 고유전율 게이트 절연막의 상호 반응을 억제할 수 있다고 기술되어 있다.
일본국 특개2008-16538호 공보 일본국 특허 제3523093호 공보 일본국 특허 제3540613호 공보 일본국 특개2001-203276호 공보 일본국 특개2009-59882호 공보
그러나, 상기한 기술에는 각각 이하와 같은 과제가 존재한다.
특허문헌 1에 기재된 방법에서는, 높은 일함수를 가지는 TiN을 실현함과 함께, 게이트 전극의 형성 후의 열 공정에서의 Poly-Si로부터 TiN으로 Si가 확산하는 것에 의한 일함수의 저감을 억제할 수 있는 점에서 효과적인 기술이지만, 각각의 TiN의 막 조성에 관해서 기술되어 있지 않아, 조성에 의해 일함수가 변화된다고 하는 과제가 있다. 또한, 게이트 절연막과 접하는 영역의 TiN에 관한 최적의 결정 배향성에 관해서도 불분명하다. 또한, CVD법에 의해 높은 일함수를 가지는 TiN을 형성한 후, PVD법에 의해 Si의 확산을 억제할 수 있는 TiN을 형성하고 있기 때문에 게이트 전극 작성 공정수가 증가한다고 하는 과제가 있다. 또한, PVD법에 의해 Si의 확산을 억제할 수 있는 TiN을 형성하기 위해서는, 500℃ 정도의 고온화에서 성막을 할 필요가 있기 때문에, 스루풋(throughput)의 저하가 염려된다.
또한, 특허문헌 2 및 특허문헌 3에 기재된 TiN막의 결정 입경이나 결정 배향성을 제어하는 방법에서는, 최적의 일함수를 얻기 위한 막 조성이나 MIPS용의 금속막으로서 적용했을 경우에 있어서의, 게이트 절연막 및 Poly-Si와의 상호 반응에 의한 일함수의 변화에 대해서 아무것도 기술되어 있지 않다.
또한, 특허문헌 4에 기재된 방법에서는, 질화 티타늄의 함유 질소 농도에 의해 일함수를 제어할 수 있는 효과적인 기술이지만, MIPS용의 금속막으로서 적용했을 경우에 있어서의, 게이트 절연막 및 Poly-Si와의 상호 반응에 의한 일함수의 변화에 대해서 아무것도 기술되어 있지 않다. 또한, 게이트 절연막으로서 질화 실리콘막 혹은 질화산화 실리콘막을 이용하고 있기 때문에, 고유전율 게이트 절연막에 최적인 TiN막의 막 조성이나 결정 배향성에 관해서 기술되어 있지 않다.
또한, 특허문헌 5에 기재된 TiN막의 막 밀도, 결정 배향성, 막 조성을 최적화하는 방법에서는, TiN과 게이트 절연막의 반응을 억제하는 점에서 효과적이지만, MIPS용의 금속막으로서 적용했을 경우에 있어서의, 게이트 절연막 및 Poly-Si와의 상호 반응에 의한 일함수의 변화에 대해서 아무것도 기술되어 있지 않다.
본 발명은, 상기 종래의 과제에 대하여 이루어진 것으로서, 그 목적으로 하는 바는, 보다 간략화한 제조 프로세스를 이용하여 TiN의 막 조성이나 결정 배향성을 최적화함으로써 소자 특성을 향상시키는 것이 가능한 반도체 장치 및 그 제조 방법 및 제조 프로그램을 제공하는 것이다.
본 발명의 반도체 장치는, 실리콘 기판 상에, 게이트 절연막과 상기 게이트 절연막 상에 설치된 게이트 전극을 가지는 전계 효과 트랜지스터를 구비한 반도체 장치에 있어서,
상기 게이트 절연막이, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지며,
상기 게이트 전극이, 상기 게이트 절연막 상에 배치된 Ti와 N을 함유하는 제1 금속 질화물층, 이 제1 금속 질화물층 상에 배치된 Ti와 N을 함유하는 제2 금속 질화물층 및 이 제2 금속 질화물층 상에 배치된 다결정 실리콘층을 가지고,
상기 제1 금속 질화물층의 Ti와 N의 몰(mol) 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X1이 1.1<X1<1.8이며,
상기 제2 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2인 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 실리콘 기판 상에, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지는 게이트 절연막과, 이 게이트 절연막 상에 설치된 Ti와 N을 함유하는 제1 금속 질화물층, 이 제1 금속 질화물층 상에 배치된 Ti와 N을 함유하는 제2 금속 질화물층 및 이 제2 금속 질화물층 상에 배치된 다결정 실리콘층을 가지는 게이트 전극을 가지는 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 방법으로서,
Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위인 제1 금속 질화물층을 형성하는 공정과,
Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X2이 1.8≤X2인 제2 금속 질화물층을 형성하는 공정
을 구비한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 프로그램은, 실리콘 기판 상에, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지는 게이트 절연막과, 이 게이트 절연막 상에 설치된 Ti와 N을 함유하는 제1 금속 질화물층, 이 제1 금속 질화물층 상에 배치된 Ti와 N을 함유하는 제2 금속 질화물층 및 이 제2 금속 질화물층 상에 배치된 다결정 실리콘층을 가지는 게이트 전극을 가지는 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 프로그램으로서,
Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위인 제1 금속 질화물층을 형성하는 순서와,
Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2인 제2 금속 질화물층을 형성하는 순서
를 컴퓨터에 실행시키는 것을 특징으로 한다.
본 발명에 의하면, 소자의 전기 특성의 열화를 초래하지 않아, 게이트 전극형성 후의 열처리 공정에서의 다결정 실리콘층으로부터 TiN막 속으로의 Si의 확산에 의한 일함수의 저하를 억제할 수 있다.
도 1은 본 발명의 실시예에 관한 소자 구조의 단면을 나타내는 도면.
도 2는 본 발명의 실시예에 관한 질화 티타늄막의 형성 공정에 사용되는 처리 장치의 개략을 나타내는 도면.
도 3은 본 발명의 실시예에 관한 질화 티타늄막의 막 조성과 막 밀도 및 실효 일함수의 관계를 나타내는 도면.
도 4는 본 발명의 실시예에 관한 질화 티타늄막의 XRD 회절 스펙트럼을 나타내는 도면.
도 5는 본 발명의 실시예에 관한 질화 티타늄막의 XRD 회절 스펙트럼에서의 피크 강도비와 막 조성의 관계를 나타내는 도면.
도 6은 본 발명의 실시예에 관한 소자의 EOT와 리크 전류의 관계를 나타내는 도면.
도 7은 본 발명의 실시예에 관한 질화 티타늄막의 막 조성과 막 밀도의 관계를 나타내는 도면.
도 8은 본 발명의 실시예에 관한 소자 구조의 단면을 나타내는 도면.
도 9는 본 발명의 실시예에 관한 소자의 실효 일함수의 값과 어닐 온도의 관계를 나타내는 도면.
도 10은 본 발명의 실시예에 관한 질화 티타늄막의 SEM 관측 상(像)을 나타내는 도면.
도 11은 본 발명의 실시예에 관한 소자의 EOT와 리크 전류의 관계를 나타내는 도면.
도 12는 본 발명의 실시예에 관한 소자 구조의 단면도를 나타내는 도면.
도 13은 본 발명의 실시예 1의 반도체 장치의 단면 구조를 나타내는 도면.
도 14는 본 발명의 실시예 2의 반도체 장치의 제조 방법의 공정을 나타내는 도면.
도 15는 본 발명의 실시예 3의 반도체 장치의 제조 방법의 공정을 나타내는 도면.
도 16은 도 2의 처리 장치를 제어하는 제어 장치의 모식도.
도 17은 도 16의 제어 장치의 내부 구성을 나타낸 도면.
이하, 본 발명의 실시예를 도면에 근거하여 상세하게 설명한다.
본 발명자들은, 고유전율 게이트 절연막 상에, TiN으로 이루어지는 금속 질화막과 다결정 실리콘막의 적층 구조로 이루어지는 게이트 전극을 설치한 전계 효과 트랜지스터 구조에 있어서, 높은 일함수를 가지며, 또한 게이트 전극 형성 후의 열처리 공정에서의 일함수의 저하를 억제할 수 있는 질화 티타늄막 구조를 예의 검토한 결과, 게이트 절연막 상에 배치된 제1 금속 질화물층과 제1 금속 질화물층 상에 배치된 제2 금속 질화물층으로 이루어지는 적층 구조를 가지며, 제1 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위, 제2 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2로 설정된 질화 티타늄막 구조를 적용함으로써, (1) 소자의 성능을 저하시키지 않고 높은 일함수를 실현, (2) 게이트 전극 형성 후의 열처리 공정에서의 일함수의 저하를 억제할 수 있는 게이트 전극을 새롭게 발견했다.
여기서, 본 발명에 있어서, 「결정 배향성」이란, Ti와 N을 함유하는 금속 질화물층의 X선 회절 스펙트럼에서의 (200) 피크 강도와 (111) 피크 강도의 비(C(200)/C(111))를 말한다.
본 발명에서의 높은 일함수를 실현하기 위한 질화 티타늄막의 형태에 대해서, 도 1의 MIPS형 게이트 전극을 가지는 소자를 예로 들어 설명한다. 도 1에 나타내는 바와 같이 표면에 실리콘 산화막과 고유전율막으로서 HfSiO막을 사용한 게이트 절연막(2)을 가지는 p형 실리콘 기판(1) 상에, 질화 티타늄막(3) 및 실리콘막(4)이 형성되어 있다.
게이트 절연막(2)에 사용되는 고유전율 재료는, SiO2의 비유전율(3.9)보다 큰 비유전율을 가지는 재료이며, 금속 산화물, 금속 실리케이트, 질소가 도입된 금속 산화물, 질소가 도입된 금속 실리케이트를 들 수 있다. 결정화가 억제되고, 소자의 신뢰성이 향상되는 점으로부터, 질소가 도입된 고유전율막이 바람직하다. 고유전율 재료 중의 금속으로서는, 막의 내열성 및 막중의 고정 전하 억제의 관점으로부터, Hf 혹은 Zr이 바람직하다. 또한, 고유전율 재료로서는, Hf 또는 Zr과 Si를 포함하는 금속 산화물, 이 금속 산화물에 질소를 더 포함하는 금속 산질화물이 바람직하고, HfSiO , HfSiON이 보다 바람직하다. 또한, 여기서는 게이트 절연막(2)으로서 실리콘 산화막과 그 위에 적층된 고유전율막을 사용하고 있지만, 이것에 한정되는 것이 아니라, 고유전율 절연막 단독 혹은 실리콘 산질화막과 그 위에 적층된 고유전율막을 사용할 수 있다.
도 2에, 본 발명에서의 질화 티타늄막(3)의 형성 공정에 사용되는 처리 장치의 개략을 나타낸다.
성막 처리실(100)은 히터(101)에 의해 소정의 온도로 가열할 수 있도록 되어 있다. 피처리 기판(102)은, 기판 지지대(103)에 합체된, 서셉터(104)를 거쳐서, 히터(105)에 의해 소정의 온도로 가열할 수 있도록 되어 있다. 기판 지지대(103)는 막 두께의 균일성의 관점으로부터 소정의 회전수로 회전할 수 있는 것이 바람직하다. 성막 처리실 내에는, 타깃(106)이 피처리 기판(102)을 원하는 위치에 설치되어 있다. 타깃(106)은, Cu 등의 금속으로 이루어져 있는 백 플레이트(107)를 사이에 두고 타깃 홀더(108)에 설치되어 있다. 또한, 타깃(106)과 백 플레이트(107)를 조합시킨 타깃 조립체의 외형을 하나의 부품으로서 타깃 재료로 작성하고, 이것을 타깃으로서 장착해도 상관없다. 즉, 타깃이 타깃 홀더에 설치된 구성이라도 상관없다. Cu 등의 금속제의 타깃 홀더(108)에는, 스퍼터 방전용 전력을 인가하는 직류 전원(110)이 접속되어 있고, 절연체(109)에 의해 접지 전위의 성막 처리실(100)의 벽으로부터 절연되어 있다. 스퍼터면으로부터 본 타깃(106)의 배후에는, 마그네트론스퍼터링을 실현하기 위한 마그넷(111)이 설치되어 있다. 한편, 각 마그넷(111)의 배열은, 자속선(자기 플럭스)을 생성하는 것이면, 어떤 배열로 설치해도 된다. 마그넷(111)은, 마그넷 홀더(112)에 유지되고, 도시하지 않은 마그넷 홀더 회전 기구에 의해 회전 가능하게 되어 있다. 타깃의 이로전(erosion)을 균일하게 하기 위해서, 방전 중에는, 이 마그넷(111)은 회전하고 있다. 타깃(106)은, 기판(102)에 대하여 경사 상방의 오프셋 위치에 설치되어 있다. 즉, 타깃(106)의 스퍼터면의 중심점은, 기판(102)의 중심점의 법선에 대하여 소정의 치수 어긋난 위치에 있다. 타깃(106)과 처리 기판(102)의 사이에는, 차폐판(116)이 배치되어, 전력이 공급된 타깃(106)으로부터 방출되는 스퍼터 입자에 의한 처리 기판(102) 위로의 성막을 제어하고 있다.
타깃은, Ti의 금속 타깃(106)을 사용했다. 질화 티타늄막의 퇴적은, 금속 타깃(106)에, 각각 직류 전원(110)으로부터, 타깃 홀더(108) 및 백 플레이트(107)를 거쳐서 전력을 공급함으로써 실시된다. 이때, 불활성 가스가, 불활성 가스원(201)으로부터, 밸브(202), 매스플로 컨트롤러(203), 밸브(204)를 거쳐서 타깃 부근으로부터 성막 처리실(100)에 도입된다. 또한, 질소로 이루어지는 반응성 가스는, 질소 가스원(205)으로부터, 밸브(206), 매스플로 컨트롤러(207), 밸브(208)를 거쳐서 성막 처리실(100) 내의 기판 부근에 도입된다. 도입된 불활성 가스 및 반응성 가스는, 컨덕턴스 밸브(117)을 거쳐서, 배기 펌프(118)에 의해 배기된다.
본 발명에서의 질화 티타늄막(3)의 퇴적은, 스퍼터링 가스로서 아르곤, 반응성 가스로서 질소를 사용했다. 기판 온도는, 27℃～600℃, 타깃 파워는 50W～1000W, 스퍼터 가스압은 0.1Pa～1.OPa, Ar 유량은 Osccm～1OOsccm(OPa?㎥/sec～169×1O-1Pa?㎥/sec) , 질소 가스 유량은 Osccm～1OOsccm(OPa?㎥/sec～1.69×1O-1Pa?㎥/sec)의 범위에서 적정하게 결정할 수 있다. 여기서는, 기판 온도 30℃, Ti의 타깃 파워 750W, 스퍼터 가스압 0.2Pa로 하고 아르곤 가스 유량을 0sccm～2Osccm(OPa?㎥/sec～3.38×1O-2Pa?㎥/sec), 질소 가스 유량을 2sccm～50sccm(3.38×10-3Pa?㎥/sec～8.45×1O-2Pa?㎥/sec)의 범위에서 변화시켜서 퇴적했다. 질화 티타늄막 중의 Ti 원소와 N 원소의 몰 비율 및 결정 배향성은, 도 16, 도 17에 나타내는 제어 장치(600)를 이용하여, 스퍼터링 시에 도입하는 아르곤과 질소의 혼합 비율에 의해 조정했다. 한편, 본 명세서 중에서의 「몰 비율」이란, 물질량의 기본 단위인 몰수의 비율을 말한다. Ti 원소와 N 원소의 몰 비율은, 예를 들면 X선 광전자 분광법에 의해 물질 내에 있는 고유의 전자의 결합 에너지, 전자의 에너지 준위와 양으로부터 측정할 수 있다.
다음에, 퇴적한 질화 티타늄막(3) 상에, 스퍼터링법에 의해 실리콘막(4)을 20nm 퇴적했다.
다음에, 제작한 샘플을 질소 분위기 중, 400℃～1000℃의 범위에서 2분간의 어닐 처리를 행하였다.
다음에, 리소그래피 기술과 RIE(Reactive Ion Etching) 기술을 이용하여 TiN막(4)을 원하는 크기로 가공하여, MIPS형 게이트 전극을 가지는 소자를 형성했다.
퇴적한 질화 티타늄막의 조성은, X선 광전자 분광(XPS: X-ray Photoelectron Spectroscopy)법에 의해 분석했다. 또한, 질화 티타늄막의 결정 배향성은 X선 회절(XRD: X-ray Diffraction)법에 의해 분석했다. 또한, 막 밀도는 X선 반사율(X-Ray Reflect meter)법에 의해 분석했다. 또한, 실효 일함수, EOT(Equivalent Oxide Thickness, SiO2 환산 막 두께의 것), 리크 전류 특성 등의 전기 특성을 C-V, I-V 측정에 의해 평가했다. 또한, 본 발명에서, 「실효 일함수」란, 일반적으로 게이트 절연막과 게이트 전극의 CV 측정에 의한 플랫 밴드로부터 구해지는 것이며, 게이트 전극 본래의 일함수의 이외에, 절연막 중의 고정 전하, 계면에 형성되는 쌍극자, 페르미 레벨 피닝(Fermi Level Peening) 등의 영향을 받는다. 게이트 전극을 구성하는 재료 본래의 「일함수」(1개의 전자를 페르미 준위로부터 추출하는데 필요한 에너지)와는 구별된다.
다음에, EOT(산화막 환산 막 두께)에 관하여 설명한다. 절연막의 종류에 따르지 않고, 절연막 재료가 실리콘 산화막이라고 가정하여, 용량으로부터 역산해서 얻어지는 절연막의 전기적인 막 두께를 산화막 환산 막 두께라고 한다. 즉, 절연막의 비유전율을 εh, 실리콘 산화막의 비유전율을 εo라 하고, 절연막의 두께를 dh라 했을 때, 산화막 환산 막 두께 de는, 하기 식 (1)로 표현된다.
de=dh×(εo/εh) … (1)
상기 식 (1)은, 절연막에, 실리콘 산화막의 비유전율 εo에 비해서 큰 비유전율 εh를 갖는 재료를 사용한 경우에는, 산화막 환산 막 두께 de는, 이 절연막의 막 두께 dh보다도 얇은 실리콘 산화막과 동등해지는 것을 나타내고 있다. 또한, 실리콘 산화막의 비유전율 εo는 3.9 정도이다. 그 때문에, 예를 들면 εh=39의 고유전율 재료로 이루어지는 막은, 그 물리막 두께 dh를 15nm로 하더라도, 산화막 환산 막 두께(전기 막 두께) de가 1.5nm로 되어, 절연막의 용량치를 막 두께가 1.5nm인 실리콘 산화막과 동등하게 유지하면서, 리크 전류를 현저하게 저감할 수 있다.
도 3에, 본 발명에서의 질화 티타늄막의 막 조성(N/Ti비)(Ti와 N의 몰 비율(N/Ti)과 막 밀도의 관계를 나타낸다. 또한, 도면 중에는, 주된 샘플의 질화 티타늄 형성 조건(아르곤 가스 및 질소 가스의 유량 조건)과 열처리를 실시하고 있지 않은 상태에서의 실효 일함수(eWf)의 값을 나타내고 있다. 도면에 나타내는 바와 같이, 아르곤 가스 유량 1Osccm(1.69×1O-2Pa?㎥/sec), 질소 가스 유량 1Osccm(1.69×1O-2Pa?㎥/sec)의 조건(조건 A)에서 제작한 질화 티타늄의 막 조성은 N/Ti=1.24, 막 밀도는 5.06g/cc이며, 실효 일함수는 eWf=4.96eV로 높은 값을 가지고 있다. 또한, 아르곤 가스 유량 0sccm(0Pa?㎥/sec), 질소 가스 유량 5Osccm(8.45×1O-2Pa?㎥/sec)의 조건(조건 B)에서 제작한 질화 티타늄의 막 조성은 N/Ti=1.23, 막 밀도는 4.8g/cc이며, 실효 일함수는 eWF=4.9eV로 높은 값을 가지고 있다. 또한, 아르곤 가스 유량 13.5sccm(2.28×1O-2Pa?㎥/sec), 질소 가스 유량 6sccm(1.O1×1O-2Pa?㎥/sec)의 조건(조건 C)에서 제작한 질화 티타늄의 막 조성은 N/Ti=1.15, 막 밀도는 5.05g/cc이며, 실효 일함수는 eWF=4.6eV로 상기 조건과 비교해서 낮은 값을 가지고 있다. 이와 같이, 본 발명에서의 질화 티타늄막은, 스퍼터링 형성 시에 있어서의 아르곤 가스 유량과 질소 가스 유량을 조절함으로써, 막 조성(N/Ti비), 막 밀도, 일함수를 제어할 수 있다. 또한, 질화 티타늄막의 실효 일함수는, 막 밀도가 아니라 막 조성(N/Ti비)에 관계되고 있는 것이 명백해졌다. 따라서, P형 MOSFET에 적합한 4.6eV 이상의 일함수를 얻기 위해서는, N/Ti비는 1.1 이상이 바람직하고, 4.8eV 이상의 일함수를 얻기 위해서는, N/Ti비는 1.2 이상이 바람직하다. 이와 같이 본 발명에서의 질화 티타늄막은, 막 조성(N/Ti비)의 증가에 따라, 실효 일함수값이 증가하는 것으로부터, 상기한 특허문헌 4에 기재된 질화 티타늄(막 조성(N/Ti비)의 증대에 따라, 실효 일함수가 감소함)과 그 현상이 크게 다르다.
도 4에, 조건 A, 조건 B, 조건 C에서 제작한 질화 티타늄막의 XRD 회절 스펙트럼을 비교한 결과를 나타낸다. 도 4의 가로축은 회절 각도를 나타내고 있고, 도 4의 세로축은 회절 강도를 나타내고 있다. 도면 중의 C(111), C(200) 및 C(220)은 각각 질화 티타늄막의 결정면, (111)면, (200)면, (220)면을 나타내고 있다. 도면에 나타내는 바와 같이, 막 조성(N/Ti비)과 실효 일함수가 높은 조건 A 및 조건 B의 질화 티타늄막은, 막 조성(N/Ti비)과 실효 일함수가 낮은 조건 C와 비교하여, (200)면의 결정 배향성이 높은 결정 구조를 가지고 있다.
도 5에, 질화 티타늄막의 막 조성(N/Ti비)과 XRD 스펙트럼에서의 (111)면과 (200)면의 피크 강도비 C(200)/C(111)(결정 배향성)를 비교한 결과를 나타낸다. 도 5에서, 가로축은 질화 티타늄막의 막 조성(N/Ti비)을 나타내고, 세로축은 피크 강도비를 나타낸다. 도면에 나타내는 바와 같이, 조건 A와 조건 B의 막 조성(N/Ti비)이 1.2 이상인 질화 티타늄막의 피크 강도비는 1.7 이상의 높은 값을 가지고 있다. 또한, 조건 B의 질화 티타늄막의 피크 강도비는 1.8 이상으로 조건 A와 비교해서 더욱 높은 값을 가지고 있다. 따라서, 실효 일함수의 값이 4.6eV 이상인 질화 티타늄막은, 막 조성(N/Ti비)이 1.1 이상이며, 결정 배향성을 표현하는 XRD 회절 스펙트럼 피크 강도비 C(200)/C(111)가 1.1 이상이고, 실효 일함수의 값이 4.8eV 이상인 질화 티타늄막은, 막 조성(N/Ti비)이 1.2 이상이며, 결정 배향성을 표현하는 XRD 회절 스펙트럼 피크 강도비 C(200)/C(111)가 1.7 이상인 것이 보여진다. 이와 같이 본 발명에서의 질화 티타늄막은, (200)면의 결정 배향성을 가지는 경우에 있어서도 실효 일함수 값은 4.9eV로 높은 값을 나타내는 것으로부터, 상기한 특허문헌 3에서 개시되어 있는 질화 티타늄막(실효 일함수의 값은 (100) 배향에서 4.3eV, (111) 배향에서 4.6eV를 가짐)과 다른 것이 보여진다.
도 6에, 조건 A, 조건 B 및 조건 C에서 제작한 질화 티타늄막을 가지는 소자의 EOT(Equivalent Oxide Thickness, SiO2 환산 막 두께의 것)와 리크 전류(Jg)의 관계를 나타낸다. 도면으로부터, 조건 A 및 조건 C의 질화 티타늄막을 가지는 소자와 비교하여, 조건 B의 질화 티타늄막을 가지는 소자는, EOT가 O.2nm 증가하고, 또한 리크 전류(Jg)가 약 1자리 증가한다. 이것은, 조건 B의 질화 티타늄막은, 높은 일함수를 가지고 있지만 소자 특성의 저하를 초래하는 것을 나타내고 있다. 조건 B의 질화 티타늄막과 조건 A 및 조건 C의 질화 티타늄막의 차이점은, 막 밀도가 낮은 것, 결정 배향성의 지표가 되는 피크 강도비 C(200)/C(111)가 1.8 이상으로 높은 것이다. 여기서, 조건 C와 동등한 실효 일함수 값 및 피크 강도비 C(200)/C(111)를 가지며, 막 밀도가 조건 B와 동등한 질화 티타늄막을 가지는 소자의 전기 특성을 평가한 결과, EOT 및 리크 전류치(Jg)의 열화는 없는 것을 확인했다. 따라서, 조건 B의 질화 티타늄막을 가지는 소자에서의 EOT와 리크 전류의 증가는, 결정 배향성에 기인하고 있다고 생각된다.
도 7에, 막 조성(O/Ti비(몰비))과 막 밀도의 관계를 나타낸다. 여기서, 제작한 샘플을 대기 폭로에 의해 산화시키고 있다. 도면으로부터, O/Ti비는 막 밀도의 증가에 따라 저하한다. 질화 티타늄막의 산화는, 비저항의 증대를 초래하여 소자 특성을 악화시키기 때문에, 질화 티타늄막의 막 밀도는 4.8g/cc 이상이 바람직한 것이 보여진다.
다음에, 본 발명에서의 게이트 전극의 형성 후의 열처리 공정에서의 일함수의 저하를 억제하는 질화 티타늄막에 대해서, 도 8의 소자를 예로 들어 설명한다. 도 8(a) 및 (b)는, 도 1에서 나타낸 소자 구조와 동일하고, 질화 티타늄막은 각각 상기한 조건 A 및 조건 B에서 제작했다. 또한, 도 8(c)는, 질화 티타늄막이 적층형의 막 구조를 가지고 있는 점에서 다르고, 게이트 절연막 상에 조건 A에서 막 두께 2nm의 질화 티타늄막을 퇴적한 후, 동일한 성막 처리실 내에서 연속해서 조건 B에서 막 두께 8nm의 질화 티타늄막을 퇴적했다. 한편, 그 밖의 조건은, 도 1에서 나타낸 소자와 동일하다.
도 9는 제작한 소자의 실효 일함수의 어닐 온도 의존성을 나타낸 것이다. 도면 중의 구조 (a), (b), (c)는 각각 도 8에 나타낸 소자 (a), (b), (c)에 대응하고 있다. 도면 중의 "실리콘 없음"은, 도 8의 소자 (a)의 질화 티타늄 상에 실리콘을 퇴적하지 않은 소자 구조를 나타내고 있다. 도면에 나타내는 바와 같이, 소자의 실효 일함수는, 어닐 처리를 실시하지 않은 상태(as-deposited)에서 4.9eV 이상의 값을 가지고 있지만, 600℃ 이상의 어닐 처리에 의해 감소한다. 구조 (a)는, 1000℃의 어닐 처리에 의해 실효 일함수는 4.45eV까지 저하한다. 한편, 구조 (b), (c)는, 1000℃의 어닐 처리에 의해 실효 일함수는 저하하지만, P형 MOSFET에 적합한 값인 4.6eV를 가지고 있다. 질화 티타늄막 상에 실리콘막을 퇴적하지 않은 소자의 실효 일함수는, 1000℃의 어닐 처리를 실시해도 4.9eV 이상의 높은 값을 나타내고 있는 것으로부터, 어닐 처리에 따른 실효 일함수의 저하는, 상기한 특허문헌 1에도 기술되어 있는 바와 같이, 실리콘이 질화 티타늄막 속에 확산하는 것에 기인하고 있다고 생각된다. 따라서, 구조 (b) 및 (c)를 구성하는 질화 티타늄은, 어닐 처리에 의한 질화 티타늄막 속으로의 실리콘의 확산을 억제하는 효과를 가지고 있어, 적어도 실리콘과 접하고 있는 영역에 조건 B에서 퇴적한 질화 티타늄막이 존재하고 있으면 그 효과를 확보할 수 있는 것이 보여진다. 또한, 여기서는 1000℃, 2분의 어닐 조건에서의 실효 일함수의 값을 나타냈지만, MOSFET의 제작 공정에서의 활성화 어닐(1OOO℃, 1O초)의 조건에서는, 더욱 실효 일함수의 변화를 억제할 수 있는 것을 확인했다.
또한, 구조 (a)의 1OOO℃ 어닐 후의 실효 일함수는 N형 MOSFET에 적합한 4.6eV 이하의 값을 가지고 있다. 여기서, 소자 (a)의 질화 티타늄막으로서, Ti와 N의 몰 비율이 1.1 이하이며, 또한 결정 배향성 X3이 1.1 이하의 범위를 가지는 질화 티타늄막을 퇴적하고, 1OOO℃ 어닐 후의 실효 일함수를 평가한 결과, N형 MOSFET에 적합한 4.4eV의 값이 얻어지는 것을 확인했다.
도 1O에, 조건 A 및 조건 B에서 퇴적한 질화 티타늄막의 표면 SEM 상(像)을 나타낸다. 조건 A에서 퇴적한 질화 티타늄막은, 20nm 정도의 그레인(grain) 사이즈의 주상(柱狀) 구조를 가지며, 표면은 결정면에 기인하는 날카로운 요철을 가지고 있다. 조건 B에서 퇴적한 질화 티타늄막은, 조건 A보다도 작은 20nm 이하의 그레인 사이즈의 주상 구조를 가지며, 표면은 조건 A와 비교해서 평탄성이 우수한 형상을 가지고 있다. 질화 티타늄막의 퇴적 조건에 의한 결정 형상이나 표면 평탄성의 차이는, 도 4에서 나타낸 결정 배향성에 의한 것이며, 피크 강도비 C(200)/C(111)가 1.8 이상인 질화 티타늄막은, 그레인 사이즈가 작고, 표면 평탄성이 우수하다. 또한, 도 9에서 나타낸 질화 티타늄막의 상이에 의한 실효 일함수의 값의 차이는, 질화 티타늄막의 그레인 사이즈나 표면 평탄성에 관련되어 있다고 생각된다. 즉, 조건 B의 질화 티타늄막은, 그레인 사이즈가 작고, 또한 표면 평탄성이 우수하기 때문에, 결정립계를 통한 실리콘의 확산을 방지하고, 그 결과, 실효 일함수의 저하를 억제하고 있다. 또한 이 효과는, 실리콘과 접하는 영역에 조건 B의 질화 티타늄막을 가지는 소자(C)에 있어서도 마찬가지로 발휘된다. 상기한 특허문헌 2에서는, 질화 티타늄막의 평균 결정 입경을 30nm 이하로 함으로써 임계치 전압의 편차를 억제할 수 있고, 또한 질화 티타늄막의 결정 구조는, (111) 배향의 TiN막을 사용한 쪽이, (111)과 (11O) 배향이 공존하는 TiN막을 사용한 경우보다도, 임계치 전압의 편차가 작아진다고 기술되어 있다. 한편, 본 실시예에 의하면, 임계치 전압의 편차에 기여하는 실효 일함수의 저하는, 질화 티타늄의 그레인 사이즈 뿐만 아니라 표면 평탄성에 크게 영향을 받아, 결정 배향성을 표현하는 XRD 회절 스펙트럼에서의 피크 강도비 C(200)/C(111)가 1.8 이상인 질화 티타늄을 사용함으로써 평탄성을 개선하여 실효 일함수의 저하를 억제할 수 있다. 따라서, 본 발명에서의 질화 티타늄막은, 특허문헌 2에서 개시되어 있는 질화 티타늄막과 다른 것이 보여진다.
도 11에, 1OOO℃ 어닐 후의 EOT와 리크 전류(Jg)의 관계를 나타낸다. 도면에 나타내는 바와 같이, 소자 (a) 및 소자 (c)의 EOT 및 Jg는, 거의 같은 특성인 것에 대해서, 소자 (b)의 Jg는 소자 (a) 및 소자 (c)와 비교해서 약 1자리 크다. 도 6에서 나타낸 결과와 마찬가지로, 소자 (b)의 질화 티타늄막은, 1000℃의 어닐 공정을 거친 경우에 있어서도 소자의 전기 특성의 악화를 초래한다. 즉, 소자 (b)에서의 질화 티타늄막은, 1000℃의 어닐 처리에 의한 실효 일함수의 저하를 억제할 수 있지만, 소자의 전기 특성을 악화시키기 때문에, MIPS형 게이트 전극을 사용한 반도체 장치의 질화 티타늄막으로서는 적합하지 않다. 따라서, 전기 특성의 열화를 초래하지 않고 게이트 전극의 형성 후의 열처리 공정에서의 실효 일함수 값의 저하를 억제하기 위해서는, 소자 (c)로 나타내는 바와 같이, 게이트 절연막 상에 배치된 Ti와 N을 함유하는 제1 금속 질화물층과 제1 금속 질화물층 상에 배치된 Ti와 N을 함유하는 제2 금속 질화물층의 적층 구조가 필요한 것이 나타났다. 또한, 본 발명에서의 제1 금속 질화물층은, 스퍼터링법에 의해 높은 일함수를 실현하기 위해서, 막 조성(N/Ti비) 및 결정 배향성을 최적화하고, 또한 제2 금속 질화물층은, 스퍼터링법에 의해 실리콘의 확산에 의한 실효 일함수의 저하를 억제하기 위해서, 막 조성(N/Ti비) 및 결정 배향성을 최적화하고 있는 점에서, 특허문헌 1에 기재된 질화 티타늄막과 다르다. 또한, 본 발명에서의 질화 티타늄의 적층막은, 동일한 성막 처리실 내에서, 퇴적 시의 기판 온도를 올리지 않고, 스퍼터링에 의한 연속 프로세스를 이용하여 형성되어 있는 점에서, 특허문헌 1에 기재된 방법과는 다르다.
이상의 결과로부터, 본 발명에서의 제1 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)은, P형 MOSFET에 적합한 실효 일함수를 실현하기 위해서, 1.1 이상이 바람직하고, 1.2 이상이 보다 바람직하다. 또한, 제1 금속 질화물층의 결정 배향성을 표현하는 XRD 스펙트럼에서의 C[200]/C[111]의 피크 강도비 X1은, P형 MOSFET에 적합한 실효 일함수를 실현하고, 또한 소자의 전기 특성을 악화시키지 않기 위해서, 1.1<X1<1.8의 범위가 바람직하다. 또한, 막 밀도는, 산화에 의한 소자 특성의 열화를 방지하기 위해서, 4.8g/cc 이상이 바람직하고, 5.0g/cc 이상이 보다 바람직하다.
또한, 본 발명에서의 제2 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)은, 게이트 전극의 형성 후의 열처리 공정에서의 실리콘의 확산에 의한 실효 일함수 값의 저하를 억제하기 위해서, 1.1 이상이 바람직하고, 1.2 이상이 보다 바람직하다. 또한, 제2 금속 질화물층의 결정 배향성을 표현하는 XRD 스펙트럼에서의 C[2OO]/C[111]의 피크 강도비 X2는, 1.8≤X2의 범위가 바람직하다. 또한, 막 밀도는, 산화에 의한 소자 특성의 열화를 방지하기 위해서, 4.8g/cc 이상이 바람직하다.
또한, 본 발명에서의 제1 금속 질화물층의 막 두께와 상기 제2 금속 질화물층의 막 두께의 합계는, 게이트 전극의 에칭 가공에서의 실리콘과 질화 티타늄에서의 에칭 레이트에 기인한 사이드 에칭에 따른 게이트 형상의 변화를 억제하기 위해서, 20nm 이하가 바람직하고, 10nm 이하가 보다 바람직하다. 그때, 제1 금속 질화물층의 막 두께는, 제1 금속 질화물층의 막 두께와 제2 금속 질화물층의 막 두께의 합계에 대하여, 적어도 50% 이상의 비율을 가지고 있는 것이 바람직하고, 80%의 비율을 가지고 있는 것이 보다 바람직하다.
또한, 본 발명에서의 질화 티타늄막의 퇴적은, 게이트 절연막으로의 플라즈마 손상에 의한 소자 특성의 악화를 억제하고, 또한 조성 및 결정 배향성을 제어하기 위해서, 도 2에 나타내는 바와 같은, 타깃이 기판에 대하여 경사 상방의 오프셋 위치에 설치된 성막 처리실 내에서, 질소로 이루어지는 반응성 가스와 불활성 가스의 혼합 분위기 하에 두고 Ti 타깃을 마그네트론 스퍼터하는 공정이며, 제1 금속 질화물층의 Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위를 만족시키도록 반응성 가스와 불활성 가스의 혼합 비율을 설정하고, 제2 금속 질화물층의 Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2를 만족시키도록 반응성 가스와 불활성 가스의 혼합 비율을 설정하는 것이 바람직하다.
또한, 스루풋의 향상과 대기 폭로에 따른 질화 티타늄막의 산화를 억제하기 위해서, 제1 금속 질화물층을 형성하는 공정과 제2 금속 질화물층을 형성하는 공정을 동일한 성막 처리실 내에서 실시하는 것이, 제조 방법의 간략화를 실현할 수 있어, 바람직하다.
또한, 상기 설명에서는, 실리콘 산화막과 고유전율막으로서 HfSiO막을 사용한 게이트 절연막을 가지는 소자에 대해서 기술했지만, 이것에 한정되는 것이 아니라, 게이트 절연막에 사용되는 고유전율 재료는, SiO2의 비유전율(3.9)보다 큰 비유전율을 가지는 재료이며, 금속 산화물, 금속 실리케이트, 질소가 도입된 금속 산화물, 질소가 도입된 금속 실리케이트를 들 수 있다. 결정화가 억제되며, 소자의 신뢰성이 향상되는 점으로부터, 질소가 도입된 고유전율막이 바람직하다. 고유전율 재료 중의 금속으로서는, 막의 내열성 및 막중의 고정 전하 억제의 관점으로부터, Hf 혹은 Zr이 바람직하다. 또한, 고유전율 재료로서는, Hf 또는 Zr과 Si를 포함하는 금속 산화물, 이 금속 산화물에 질소를 더욱 포함하는 금속 산질화물이 바람직하고, HfSiO , HfSiON이 보다 바람직하다. 또한, 여기서는 게이트 절연막으로서 실리콘 산화막과 그 위에 적층된 고유전율막을 사용하고 있지만, 이것에 한정되는 것이 아니라, 고유전율 절연막 단독 혹은 실리콘 산질화막과 그 위에 적층된 고유전율막을 사용할 수 있다.
또한, 상기 설명에서는, 표면에 실리콘 산화막과 고유전율막으로서 HfSi0막을 사용한 게이트 절연막을 가지는 p형 실리콘 기판 상에, 질화 티타늄막 및 실리콘막이 형성된 MIPS형 게이트 전극을 가지는 소자에 대해서 기술했지만, 이것에 한정되는 것이 아니라, 도 12에 나타내는 MIPS 구조로 이루어지는 게이트 전극을 가지는 MOSFET 소자에 있어서도, 본 발명의 조건을 만족하는 질화 티타늄막이 포함되어 있으면, 충분하게 그 효과를 얻을 수 있다.
또한, 도 15에 나타내는 바와 같이, 실리콘 기판 상에, N형 MOSFET를 더욱 구비하는 경우에는, N형 MOSFET는, 게이트 절연막과 게이트 절연막 상에 설치된 게이트 전극을 가지며, 게이트 절연막이, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지고, 게이트 전극이, 게이트 절연막 상에 설치된 Ti와 N을 함유하는 제3 금속 질화물층과 제3 금속 질화물층 상에 배치된 다결정 실리콘층을 가지며, 제3 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이하이며, 또한 결정 배향성 X3이 1.1 이하인 것이 바람직하다.
다음에, 본 실시예의 질화 티타늄막의 형성 공정에 사용되는 도 2의 처리 장치의 제어 장치에 관하여 설명한다. 도 16은, 도 2의 처리 장치를 제어하는 제어 장치의 모식도이다. 밸브(202, 204, 206, 208)는 각각 제어용 입출력 포트(500, 501, 502, 503)를 거쳐서 제어 장치(600)에 의해 개폐 제어를 할 수 있다. 또한, 매스플로 컨트롤러(203, 207)는 각각 제어용 입출력 포트(504, 505)를 거쳐서 제어 장치(600)에 의해 유량 조절을 할 수 있다. 또한, 컨덕턴스 밸브(117)는, 제어용 입출력 포트(506)를 거쳐서 제어 장치(600)에 의해 열림 정도의 조절을 할 수 있다. 또한, 히터(105)는, 입출력 포트(507)를 거쳐서 제어 장치(600)에 의해 온도 조절을 할 수 있다. 또한, 기판 지지대(103)의 회전 상태는, 입출력 포트(508)를 거쳐서 제어 장치(600)에 의해 회전수 조절을 할 수 있다. 또한, 직류 전원(110)은, 입출력 포트(509)를 거쳐서 제어 장치(600)에 의해 주파수 및 공급 전력을 조절할 수 있다.
본 발명에서는, 제어 장치(600)에 의해, 제1 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8로 되도록, 또한 제2 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2로 되도록, 스퍼터링 성막 시에 도입하는 아르곤 가스 등의 불활성 가스와 질소 가스로 이루어지는 반응성 가스의 혼합 비율을 제어하고 있다.
도 17은, 도 16의 제어 장치(600)의 내부 구성을 나타낸 도면이다. 제어 장치(600)는, 입력부(601), 프로그램 및 데이터를 가지는 기억부(602), 프로세서(603) 및 출력부(604)로 이루어지고, 기본적으로는 컴퓨터 구성이며, 도 2의 처리 장치(605)를 제어하고 있다.
본 발명의 제조 프로그램은, 컴퓨터(PC)에 의해 판독 가능한 기록 매체에 기록되어, 제어 장치(600)의 기억부(602)에 인스톨된다. 기록 매체로서는, 플로피(등록상표) 디스크, ZIP(등록상표) 등의 자기 기록 매체, MO 등의 광자기 기록 매체, CD-R, DVD-R, DVD+R, DVD-RAM, DVD+RW(등록상표), PD 등의 광 디스크 등을 들 수 있다. 또한, 컴팩트 플래시(등록상표), 스마트 미디어(등록상표), 메모리 스틱(등록상표), SD 카드 등의 플래시 메모리계, 마이크로 드라이브(등록상표), Jaz(등록상표) 등의 리무버블 디스크를 들 수 있다.
기억부(602) 내에 인스톨되는 본 발명의 제조 프로그램은, 실리콘 기판 상에, 게이트 절연막과, 상기 게이트 절연막 상에 설치된 Ti와 N을 함유하는 제1 금속 질화물층, 상기 제1 금속 질화물층 상에 배치된 Ti와 N을 함유하는 제2 금속 질화물층 및 상기 제2 금속 질화물층 상에 배치된 다결정 실리콘층을 가지는 게이트 전극을 가지는 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 프로그램이다.
그리고, 본 발명의 제조 프로그램은, Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위인 제1 금속 질화물층을 형성하는 순서와, Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2인 제2 금속 질화물층을 형성하는 순서를 컴퓨터에 실행시킨다.
보다 구체적으로는, 상기 제1 금속 질화물층을 형성하는 순서에서는, 질소로 이루어지는 반응성 가스와 불활성 가스의 혼합 분위기 하에 두고 Ti 타깃을 마그네트론 스퍼터할 때에, 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위를 만족시키도록 반응성 가스와 불활성 가스의 혼합 비율을 제어하고, 상기 제2 금속 질화물층을 형성하는 순서에서는, 질소로 이루어지는 반응성 가스와 불활성 가스의 혼합 분위기 하에 두고 Ti 타깃을 마그네트론 스퍼터할 때에, 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2를 만족시키도록 반응성 가스와 불활성 가스의 혼합 비율을 제어한다.
또한, 본 발명의 제조 프로그램은, 게이트 절연막을 형성하는 순서로서, 실리콘 기판을 가열하고, 타깃을 사용한 물리 증착에 의해 피처리 기판에 금속막을 퇴적하는 순서와, 상기 금속막을 산화시키는 원소를 함유하는 가스를 공급하고, 열산화 반응에 의해 상기 금속막을 산화시켜 고유전율 절연막을 형성하는 순서를 더욱 가지고 있어도 된다.
<실시예 1>
본 발명의 제1 실시예를 도면을 참조하면서 상세하게 설명한다.
도 13은, 실시예 1에 관한 MIPS형 게이트 전극을 가지는 소자 구조의 단면의 개략이다. 표면에 막 두께 1.8nm의 실리콘 산화막을 가지는 실리콘 기판(5)에, 스퍼터링법에 의해 막 두께 O.5～O.7nm의 Hf를 퇴적했다. 그 후, 산소분압 0.1Pa의 분위기에서, 900℃, 1분의 어닐 처리를 실시하고, 실리콘 산화막 중에 Hf를 확산시킴으로써 실리콘 산화막과 HfSiO막의 적층 구조로 이루어지는 게이트 절연막(6)을 형성했다. 그 후, 게이트 절연막 상에 도 2에 나타내는 처리 장치에서, Ti 금속 타깃을 이용하여 아르곤 가스 유량과 질소 가스 유량의 혼합비를 조절하는 것에 의해 Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위를 가지는 질화 티타늄막(7)을 2nm～5nm 퇴적했다. 다음에, 동일한 성막 처리실 내에서, 아르곤 가스 유량과 질소 가스 유량의 혼합비를 조절함으로써, Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X2이 18≤X2로 되도록 질화 티타늄막(8)을 5nm～8nm 퇴적했다. 스퍼터 파워는 750W, 기판 온도는 30℃로 동일하다. 다음에, CVD법에 의해 다결정 실리콘(9)을 20nm 퇴적했다. 다음에, 질소분위기 중에서 1000℃, 2분의 어닐 처리를 행하였다.
다음에, 리소그래피 기술과 RIE(Reactive Ion Etching) 기술을 이용하여 TiN막을 원하는 크기로 가공하여, MIPS형 게이트 전극을 가지는 소자를 형성했다.
퇴적한 질화 티타늄막의 조성은, X선 광전자 분광(XPS: X-ray Photoelectron Spectroscopy)법에 의해 분석했다. 또한, 질화 티타늄막의 결정 배향성은 X선 회절(XRD: X-ray Diffraction)법에 의해 분석했다. 또한, 막 밀도는 X선 반사율(X-Ray Reflect meter)법에 의해 분석했다. 또한, 실효 일함수, EOT, 리크 전류 특성 등의 전기 특성을 C-V, I-V 측정에 의해 평가했다.
그 결과, 본 실시예에서의 게이트 절연막 상에 배치된 제1 금속 질화물층으로서 Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위를 가지는 질화 티타늄막과, 제2 금속 질화물층으로서 Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2로 되도록 질화 티타늄막으로 이루어지는 MIPS형 게이트 전극을 가지는 소자에 있어서, EOT나 리크 전류의 악화를 따르지 않고, P형 MOSFET에 적합한 실효 일함수(4.6eV 이상)가 얻어지는 것을 확인했다. 또한, 제1 금속 질화물층 및 제2 금속 질화물층의 막 밀도는 4.8g/cc 이상이며, 산화에 의한 비저항의 증대에 따른, 전기 특성의 저하는 보여지지 않았다.
또한, 게이트 절연막으로서 CVD법에 의해 퇴적한 HfSiO막에서도 마찬가지의 효과를 얻는 것을 확인했다.
또한, HfSiO를 퇴적한 후, 래디컬 N화 처리에 의해 형성한 HfSiON막을 게이트 절연막으로서 사용한 경우에서도 동일한 효과를 얻는 것을 확인했다.
또한, 게이트 절연막으로서 Zr을 포함하는, ZrSiO, ZrSiON, HfZrSiO, HfZrSiON으로 이루어지는 그룹으로부터 선택되는 하나의 재료를 이용하여도, 마찬가지의 효과가 얻어지는 것을 확인했다.
<실시예 2>
본 발명의 제2 실시예를, 도면을 참조하면서 상세하게 설명한다.
도 14(a)～(c)는, 본 발명의 제2 실시예인 도 12에 나타내는 반도체 장치의 제조 방법의 공정을 나타낸 도면이다. 우선, 도 14(a)에 나타내는 바와 같이 실리콘 기판(301)의 표면에, STI(Shallow Trench Isolation) 기술에 의해 형성된 소자 분리 영역(302)이 마련되어 있다. 계속해서, 소자 분리된 실리콘 기판 표면에 열산화법에 의해 막 두께 1.0nm의 실리콘 열산화막을 형성한다. 그 후, 실시예 1과 같은 방법에 의해 HfSiON막을 퇴적하여 게이트 절연막(303)을 형성한다.
다음에, 게이트 절연막(3O3) 상에 실시예 1과 같은 방법에 의해, Ti 금속 타깃을 이용하여 아르곤 가스 유량과 질소 가스 유량의 혼합비를 조절함으로써 Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위를 가지는 질화 티타늄막(제1 금속 질화물층)(304)을 2nm～5nm 퇴적했다. 다음에, 동일한 성막 처리실 내에서, 아르곤 가스 유량과 질소 가스 유량의 혼합비를 조절함으로써, Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2로 되도록 질화 티타늄막(제2 금속 질화물층)(305)을 5nm～8nm 퇴적했다.
다음에, 막 두께 20nm의 실리콘층(306)을 형성한 후, 도 14(b)에 나타내는 바와 같이 리소그래피 기술 및 RIE 기술을 이용하여 게이트 전극을 가공하고, 계속해서 이온 주입을 행하여, 익스텐션 확산 영역(307)을 게이트 전극을 마스크로 하여 자기 정합적으로 형성했다.
또한, 도 14(c)에 나타내는 바와 같이, 실리콘 질화막과 실리콘 산화막을 순차적으로 퇴적하고, 그 후 에치백함으로써 게이트 측벽(308)을 형성했다. 이 상태에서 재차 이온 주입을 행하고, 활성화 어닐을 거쳐서 소스?드레인 확산층(309)을 형성했다.
제작한 소자의 전기 특성을 평가한 결과, EOT나 리크 전류의 악화를 따르지 않고, P형 MOSFET에 적합한 실효 일함수(4.6eV 이상)가 얻어지는 것을 확인했다.
또한, 게이트 절연막으로서 CVD법에 의해 퇴적한 HfSiO막에서도 마찬가지의 효과를 얻는 것을 확인했다.
또한, HfSiO를 퇴적한 후, 래디컬 N화 처리에 의해 형성한 HfSiON막을 게이트 절연막으로서 사용한 경우에서도 마찬가지의 효과를 얻는 것을 확인했다.
또한, 게이트 절연막으로서 Zr을 포함하는, ZrSiO, ZrSiON, HfZrSiO, HfZrSiON으로 이루어지는 그룹으로부터 선택되는 하나의 재료를 이용하여도, 마찬가지의 효과가 얻어지는 것을 확인했다.
이와 같이, 본 실시예에서의 MIPS형 게이트 전극으로 이루어지는 MOSFET 소자에서도 본 발명의 효과를 얻을 수 있는 것을 확인했다.
<실시예 3>
도 15(a)～(c)는, 본 발명의 제3 실시예인 반도체 장치의 제조 방법의 공정을 나타내는 도면이다. 우선, 도 15(a)에 나타내는 바와 같이 실리콘 기판(401)의 표면에, STI(Shallow Trench Isolation) 기술에 의해 형성된 소자 분리 영역(402)이 마련되고, N형 MOSFET 영역과 P형 MOSFET 영역이 분리된다. 계속해서, 소자 분리된 실리콘 기판 표면에 열산화법에 의해 막 두께 1.Onm의 실리콘 열산화막을 형성한다. 그 후, 실시예 1과 같은 방법에 의해 HfSiON막을 퇴적하여 게이트 절연막(403)을 형성한다.
다음에, P형 MOSFET 영역의 게이트 절연막 상에 도 2에 나타내는 처리 장치를 이용하여, 아르곤 가스 유량과 질소 가스 유량의 혼합비를 조절함으로써 Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위를 가지는 질화 티타늄막(제1 금속 질화물층)(404)을 2nm 퇴적했다. 다음에, 동일한 성막 처리실 내에서, 아르곤 가스 유량과 질소 가스 유량의 혼합비를 조절함으로써, Ti와 N의 몰 비율이 1.1 이상이며, 또한 결정 배향성 X2이 1.8≤X2로 되도록 질화 티타늄막(제2 금속 질화물층)(405)을 8nm 퇴적했다. 스퍼터 파워는, 750W, 기판 온도는, 30℃로 동일하다.
다음에, N형 MOSFET 영역의 게이트 절연막 상에 도 2에 나타내는 처리 장치를 이용하여, 아르곤 가스 유량과 질소 가스 유량의 혼합비를 조절함으로써 Ti와 N의 몰 비율이 1.1 이하이며, 또한 결정 배향성 X3이 1.1 이하의 범위를 가지는 질화 티타늄막(제3 금속 질화물층)(406)을 10nm 퇴적했다.
다음에, 도 15(b)에 나타내는 바와 같이 막 두께 20nm의 실리콘층(407)을 형성했다.
다음에, 리소그래피 기술 및 RIE 기술을 이용하여 P형 MOSFET 영역의 게이트 전극을 가공하고, 계속해서 이온 주입을 행하여, 익스텐션 확산 영역(409)을 게이트 전극을 마스크로 하여 자기 정합적으로 형성했다. 또한, 실리콘 질화막과 실리콘 산화막을 순차적으로 퇴적하고, 그 후 에치백함으로써 게이트 측벽(408)을 형성했다. 이 상태에서 재차 이온 주입을 행하고, 활성화 어닐을 거쳐서 소스?드레인 확산층(410)을 형성했다.
다음에, 리소그래피 기술과 RIE 기술을 이용하여 N형 MOSFET 영역의 게이트 전극을 가공하고, 계속해서 이온 주입을 행하여, 익스텐션 확산영역(411)을 게이트 전극을 마스크로 하여 자기 정합적으로 형성했다. 또한, 실리콘 질화막과 실리콘 산화막을 순차적으로 퇴적하고, 그 후 에치백함으로써 게이트 측벽(408)을 형성했다. 이 상태에서 재차 이온 주입을 행하고, 활성화 어닐을 거쳐서 소스?드레인 확산층(412)을 형성하고, 도 15(c)에 나타내는 반도체 장치를 제작했다.
제작한 소자의 전기 특성을 평가한 결과, P형 MOSFET에서는 EOT나 리크 전류의 악화를 따르지 않고, P형 MOSFET에 적합한 실효 일함수(4.6eV 이상)가 얻어지는 것을 확인했다. 또한, N형 MOSFET에서는 EOT나 리크 전류의 악화를 따르지 않고, N형 MOSFET에 적합한 실효 일함수(4.4eV 이하)가 얻어지는 것을 확인했다.
또한, 게이트 절연막으로서 CVD법에 의해 퇴적한 HfSiO막에서도 마찬가지의 효과를 얻는 것을 확인했다.
또한, HfSiO를 퇴적한 후, 래디컬 N화 처리에 의해 형성한 HfSiON막을 게이트 절연막으로서 사용한 경우에서도 마찬가지의 효과를 얻는 것을 확인했다.
또한, 게이트 절연막으로서 Zr을 포함하는, ZrSiO, ZrSiON, HfZrSiO, HfZrSiON으로 이루어지는 그룹으로부터 선택되는 하나의 재료를 이용하여도, 마찬가지의 효과가 얻어지는 것을 확인했다.
이와 같이, 본 실시예에서의 MIPS형 게이트 전극으로 이루어지는 CMOSFET 소자에서도 본 발명의 효과가 얻어지는 것을 확인했다.
1 : 실리콘 기판 2 : 게이트 절연막
3 : 질화 티타늄막 4 : 실리콘막
5 : 실리콘 기판 6 : 게이트 절연막
7 : 제1 금속 질화물층 8 : 제2 금속 질화물층
9 : 실리콘막 100 : 성막 처리실
101 : 히터 102 : 피처리 기판
103 : 기판 지지대 104 : 서셉터
105 : 히터 106 : 금속 타깃
107 : 백 플레이트 108 : 타깃 홀더
109 : 절연체 110 : 직류 전원
111 : 마그넷 112 : 마그넷 홀더
116 : 차폐판 117 : 컨덕턴스 밸브
118 : 배기 펌프 201 : 불활성 가스원
202 : 밸브 203 : 매스플로 컨트롤러
204 : 밸브 205 : 반응성 가스원
206 : 밸브 207 : 매스플로 컨트롤러
208 : 밸브 301 : 실리콘 기판
302 : 소자 분리 영역 303 : 게이트 절연막
304 : 제1 금속 질화물층 305 : 제2 금속 질화물층
306 : 실리콘층 307 : 익스텐션 영역
308 : 게이트 측벽 309 : 소스?드레인 영역
401 : 실리콘 기판 402 : 소자 분리 영역
403 : 게이트 절연막 404 : 제1 금속 질화물층
405 : 제2 금속 질화물층 406 : 제3 금속 질화물층
407 : 실리콘층 408 : 게이트 측벽
409 : 익스텐션 영역 410 : 소스?드레인 영역
411 : 익스텐션 영역 412 : 소스?드레인 영역
413 : 층간 절연막

Claims (14)

  1. 실리콘 기판 상에, 게이트 절연막과 상기 게이트 절연막 상에 설치된 게이트 전극을 가지는 전계 효과 트랜지스터를 구비한 반도체 장치에 있어서,
    상기 게이트 절연막이, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지며,
    상기 게이트 전극이, 상기 게이트 절연막 상에 배치된 Ti와 N을 함유하는 제1 금속 질화물층, 상기 제1 금속 질화물층 상에 배치된 Ti와 N을 함유하는 제2 금속 질화물층 및 상기 제2 금속 질화물층 상에 배치된 다결정 실리콘층을 가지고,
    상기 제1 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X1이 1.1<X1<1.8이며,
    상기 제2 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X2이 1.8≤X2인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전계 효과 트랜지스터가 P형 MOSFET인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 실리콘 기판 상에, N형 MOSFET을 더 구비하고,
    상기 N형 MOSFET은, 게이트 절연막과 상기 게이트 절연막 상에 설치된 게이트 전극을 가지며,
    상기 게이트 절연막이, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지고,
    상기 게이트 전극이, 상기 게이트 절연막 상에 설치된 Ti와 N을 함유하는 제3 금속 질화물층과 상기 제3 금속 질화물층 상에 배치된 다결정 실리콘층을 가지며,
    상기 제3 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이하이며, 또한 결정 배향성 X3이 1.1 이하인 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 금속 질화물층과 상기 제2 금속 질화물층의 Ti와 N의 몰 비율이 1.2 이상인 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 금속 질화물층과 상기 제2 금속 질화물층의 막 밀도가 4.8g/cc 이상인 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 금속 질화물층의 막 두께와 상기 제2 금속 질화물층의 막 두께의 합계가 20nm 이하인 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 고유전율 절연막으로서, Hf 혹은 Zr을 포함하는 절연막을 가지는 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 절연막이, 실리콘 산화막 혹은 실리콘 산질화막과, Hf 혹은 Zr을 포함하는 층의 적층 구조인 것을 특징으로 하는 반도체 장치.
  9. 실리콘 기판 상에, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지는 게이트 절연막과, 상기 게이트 절연막 상에 설치된 Ti와 N을 함유하는 제1 금속 질화물층, 상기 제1 금속 질화물층 상에 배치된 Ti와 N을 함유하는 제2 금속 질화물층 및 상기 제2 금속 질화물층 상에 배치된 다결정 실리콘층을 가지는 게이트 전극을 가지는 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 방법으로서,
    Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위인 제1 금속 질화물층을 형성하는 공정과,
    Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X2이 1.8≤X2인 제2 금속 질화물층을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 금속 질화물층을 형성하는 공정과 상기 제2 금속 질화물층을 형성하는 공정이,
    질소로 이루어지는 반응성 가스와 불활성 가스의 혼합 분위기 하에서 Ti 타깃을 마그네트론 스퍼터하는 공정이며,
    상기 제1 금속 질화물층을 형성하는 공정에서는, 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위를 만족시키도록 반응성 가스와 불활성 가스의 혼합 비율을 설정하고,
    상기 제2 금속 질화물층을 형성하는 공정에서는, 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X2이 1.8≤X2를 만족시키도록 반응성 가스와 불활성 가스의 혼합 비율을 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 금속 질화물층을 형성하는 공정과 상기 제2 금속 질화물층을 형성하는 공정을 동일한 성막 처리실 내에서 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 실리콘 기판 상에, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물 혹은 금속 실리케이트로 이루어지는 고유전율 절연막을 가지는 게이트 절연막과, 상기 게이트 절연막 상에 설치된 Ti와 N을 함유하는 제1 금속 질화물층, 상기 제1 금속 질화물층 상에 배치된 Ti와 N을 함유하는 제2 금속 질화물층 및 상기 제2 금속 질화물층 상에 배치된 다결정 실리콘층을 가지는 게이트 전극을 가지는 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 프로그램으로서,
    Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위인 제1 금속 질화물층을 형성하는 순서와,
    Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X2이 1.8≤X2인 제2 금속 질화물층을 형성하는 순서
    를 컴퓨터에 실행시키는 반도체 장치의 제조 프로그램을 기록한 것을 특징으로 하는 컴퓨터 판독 가능한 기록 매체.
  13. 제12항에 있어서
    상기 제1 금속 질화물층을 형성하는 순서에서는, 질소로 이루어지는 반응성 가스와 불활성 가스의 혼합 분위기 하에서 Ti 타깃을 마그네트론 스퍼터할 때에, 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X1이 1.1<X1<1.8의 범위를 만족시키도록 반응성 가스와 불활성 가스의 혼합 비율을 제어하고,
    상기 제2 금속 질화물층을 형성하는 순서에서는, 질소로 이루어지는 반응성 가스와 불활성 가스의 혼합 분위기 하에서 Ti 타깃을 마그네트론 스퍼터할 때에, 금속 질화물층의 Ti와 N의 몰 비율(N/Ti)이 1.1 이상이고, 또한 결정 배향성 X2이 1.8≤X2를 만족시키도록 반응성 가스와 불활성 가스의 혼합 비율을 제어하는 반도체 장치의 제조 프로그램을 기록한 것을 특징으로 하는 컴퓨터 판독 가능한 기록 매체.
  14. 삭제
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