KR20140095738A - 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

트랜지스터는 제1 에피택시얼막, 채널막, 게이트 구조물 및 불순물 영역을 포함한다. 상기 제1 에피택시얼막은 기판 상부에 형성된 리세스의 하부를 매립하며, 게르마늄 단결정보다 큰 격자 상수를 갖는 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함한다. 상기 채널막은 상기 제1 에피택시얼막 상에 배치되어 상기 리세스의 상부를 매립하며, 게르마늄(Ge) 단결정을 포함한다. 상기 게이트 구조물은 상기 채널막 상에 배치된다. 상기 불순물 영역은 상기 게이트 구조물과 인접한 상기 채널막 상부에 배치된다.

Description

트랜지스터 및 그 제조 방법{TRANSISTORS AND METHODS OF MANUFACTURING THE SAME}
본 발명은 트랜지스터 및 그 제조 방법에 관한 것이고, 보다 상세하게는 에피택시얼막을 포함하는 트랜지스터 및 그 제조 방법에 관한 것이다.
트랜지스터의 채널 영역에 인장 스트레스 혹은 압축 스트레스를 인가하여 전자 혹은 홀의 이동도를 증가시킴으로써, 상기 트랜지스터의 구동 전류 특성 및 동작 속도를 향상시키려는 시도가 행해지고 있다. 예를 들어, PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터의 경우, 소스 및 드레인 사이의 채널 영역에 압축 스트레스를 인가하고, NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터의 경우, 채널 영역에 인장 스트레스를 인가할 수 있다.
이에 따라, 트랜지스터의 채널 영역에 충분히 큰 스트레스를 인가할 수 있는 구조 및 물질의 개발이 요구되고 있다.
본 발명의 목적은 전하 이동도를 증가시키고 누설 전류를 감소시키는 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 전하 이동도를 증가시키고 누설 전류를 감소시키는 트랜지스터를 제조하는 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 트랜지스터는 제1 에피택시얼막, 채널막, 게이트 구조물 및 불순물 영역을 포함한다. 상기 제1 에피택시얼막은 기판 상부에 형성된 리세스의 하부를 매립하며, 게르마늄 단결정보다 큰 격자 상수를 갖는 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함한다. 상기 채널막은 상기 제1 에피택시얼막 상에 배치되어 상기 리세스의 상부를 매립하며, 게르마늄(Ge) 단결정을 포함한다. 상기 게이트 구조물은 상기 채널막 상에 배치된다. 상기 불순물 영역은 상기 게이트 구조물과 인접한 상기 채널막 상부에 배치된다.
예시적인 실시예들에 있어서, 상기 게르마늄-실리콘-주석 단결정은 상기 게르마늄 단결정보다 큰 에너지 밴드갭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼막과 상기 채널막 사이에 배치되는 배리어막을 더 포함하고, 상기 배리어막은 상기 게르마늄 단결정보다 큰 에너지 밴드갭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼막 아래에 배치되는 제2 에피택시얼막을 더 포함하고, 상기 기판은 실리콘 단결정을 포함하며, 상기 제2 에피택시얼막은 상기 게르마늄-실리콘-주석 단결정의 격자 상수보다 작고 상기 실리콘 단결정의 격자 상수보다 큰 격자 상수를 갖는 단결정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널막과 상기 게이트 구조물 사이에 배치되며, 실리콘을 포함하는 캐핑막을 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 트랜지스터는 에피택시얼막, 돌출부, 채널막 패턴 및 게이트 구조물을 포함한다. 상기 에피택시얼막은 기판 상에 배치되며, 게르마늄 단결정보다 큰 격자 상수를 갖는 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함할 수 있다. 상기 돌출부는 상기 에피택시얼막의 상면으로부터 돌출되어 제1 방향으로 연장되며, 상기 에피택시얼막과 일체로 형성될 수 있다. 상기 채널막 패턴은 상기 돌출부 상에 배치되어 상기 제1 방향으로 연장되며, 게르마늄 단결정(Ge)을 포함할 수 있다. 상기 게이트 구조물은 상기 돌출부의 측벽, 상기 채널막의 상면 및 측벽 상에 배치되며, 상기 제1 방향에 수직하는 제2 방향으로 연장될 수 있다.
상술한 본 발명의 다른 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 트랜지스터의 제조방법에서, 기판 상부를 부분적으로 제거하여 리세스를 형성한다. 상기 리세스 하부를 매립하며, 게르마늄 단결정보다 큰 격자 상수를 갖는 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함하는 제1 에피택시얼막을 형성한다. 상기 리세스 상부를 매립하며, 게르마늄(Ge) 단결정을 포함하는 채널막을 형성한다. 상기 채널막 상에 게이트 구조물을 형성한다. 상기 게이트 구조물에 인접한 상기 채널막 상부에 불순물을 주입한다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼막을 형성하는 단계는 실리콘 소스, 게르마늄 소스 및 주석 소스를 이용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게르마늄-실리콘-주석 단결정은 상기 게르마늄 단결정보다 큰 에너지 밴드갭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼막을 형성하는 단계 이후에, 상기 제1 에피택시얼막을 열처리하는 공정을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 채널막을 형성하는 단계는 선택적 에피택시얼 성장 공정을 수행하여 상기 리세스를 매립하는 예비 채널막을 형성하는 단계 및 상기 예비 채널막을 평탄화하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널막을 형성하는 단계 이전에, 상기 제1 에피택시얼막 상에 선택적 에피택시얼 성장 공정을 수행하여 배리어막을 형성하는 단계를 더 포함하고, 상기 배리어막은 상기 게르마늄 단결정보다 큰 에너지 밴드갭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널막을 형성하는 단계 이후에, 상기 채널막 상에 실리콘을 포함하는 캐핑막을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼막을 형성하는 단계 이전에, 상기 리세스의 하부를 매립하는 제2 에피택시얼막을 형성하는 단계를 더 포함하고, 상기 기판은 실리콘 단결정을 포함하며, 상기 제2 에피택시얼막은 상기 게르마늄 실리콘 주석 단결정의 격자 상수보다 작고 상기 실리콘 단결정의 격자 상수보다 큰 격자 상수를 갖는 단결정을 포함할 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 2 내지 도 7은 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 9은 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 10은 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 11는 다른 예시적인 실시예들에 따른 트랜지스터를 나타내기 위한 단면도이다.
도 12 내지 도 17은 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 18는 다른 예시적인 실시예들에 따른 트랜지스터를 나타내기 위한 사시도이다.
도 19는 또 다른 예시적인 실시예들에 따른 트랜지스터를 나타내기 위한 사시도이다.
도 20은 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정의 조성 변화에 따른 게르마늄 단결정과의 격자상수 차이를 계산한 그래프이다.
도 21은 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정의 조성 변화에 따른 에너지 밴드갭을 계산한 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 트랜지스터 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 트랜지스터는 기판(100) 상부에 형성된 제1 에피택시얼막(120), 채널막(130) 및 불순물 영역(160)과, 기판(100) 상에 형성된 게이트 구조물(140) 및 스페이서(150)을 포함한다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다. 기판(100) 상부에는 소자분리막(110)이 형성되어 액티브 영역 및 필드 영역을 정의할 수 있다.
제1 에피택시얼막(120)은 기판(100) 상부에 형성된 제1 리세스(115)의 하부를 매립할 수 있다. 예시적인 실시예들에 있어서, 제1 에피택시얼막(120)은 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함할 수 있다.
상기 SixGe1-x-ySny 단결정의 격자상수는 그 조성에 의해서 조절될 수 있다. 도 20을 참조하면, Si의 농도가 증가할수록 상기 SixGe1-x-ySny 단결정의 격자상수는 감소하고, Sn의 농도가 증가할수록 상기 SixGe1-x-ySny 단결정의 격자상수는 증가한다. 한편, 도 20의 III-III' 라인은 Ge 단결정의 격자상수와 동일한 격자상수를 갖는 SixGe1-x-ySny 단결정의 조성을 나타낸다. 즉, III-III' 라인보다 Si의 농도가 감소하거나 Sn의 농도가 증가하는 경우(III-III' 라인의 우상 측의 조성), 제1 에피택시얼막(120)은 상기 Ge 단결정보다 큰 격자상수를 갖는 SixGe1-x-ySny 단결정을 포함한다.
한편, 상기 SixGe1-x-ySny 단결정의 에너지 밴드갭(energy bandgap)도 조성에 의해서 조절될 수 있다. 도 21을 참조하면, Si의 농도가 증가할수록 상기 SixGe1-x-ySny 단결정의 에너지 밴드갭은 증가하고, Sn의 농도가 증가할수록 상기 SixGe1-x-ySny 단결정의 에너지 밴드갭은 감소한다. 한편, 도 21의 IV-IV' 라인은 상기 Ge 단결정의 에너지 밴드갭과 동일한 에너지 밴드갭을 갖는 SixGe1-x-ySny 단결정의 조성을 나타낸다. 즉, IV-IV' 라인보다 Si의 농도가 증가하거나 Sn의 농도가 감소하는 경우(IV-IV' 라인의 좌하 측의 조성), 제1 에피택시얼막(120) 상기 Ge 단결정보다 큰 에너지 밴드갭을 갖는 SixGe1-x-ySny 단결정을 포함한다.
채널막(130)은 기판(100) 상부에 형성된 제1 리세스(115)의 상부를 매립할 수 있다. 이때, 채널막(130)의 상면은 기판(100) 또는 소자분리막(110)의 상면과 동일 평면 상에 있을 수 있다.
예시적인 실시예들에 있어서, 채널막(130)은 게르마늄(Ge) 단결정을 포함할 수 있으며, 제1 에피택시얼막(120)과 연속적인 격자 구조를 가질 수 있다. 상기 Ge 단결정은 Si 단결정과 비교하여 우수한 전자 및 정공 이동도를 가진다. 따라서, 채널 영역에 Ge 단결정을 포함하는 트랜지스터는 Si 단결정을 포함하는 트랜지스터보다 우수한 동작 속도를 가질 수 있다.
채널막(130)의 상기 Ge 단결정은 제1 에피택시얼막(120)의 상기 SixGe1-x-ySny 단결정보다 작은 격자상수를 가지고 있으므로, 채널막(130)은 제1 에피택시얼막(120)에 의해서 인장 스트레스를 인가 받을 수 있다. 이에 따라, 채널막(130)의 전자 이동도가 증가할 수 있다.
채널막(130)의 상기 Ge 단결정은 제1 에피택시얼막(120)의 상기 SixGe1-x-ySny 단결정보다 작은 에너지 밴드갭을 가지고 있으므로, 캐리어 구속 효과(carrier confinement effect)로 인해서 채널막(130)을 통해서 이동하는 전자들이 제1 에피택시얼막(120)으로 누설되지 않을 수 있다. 즉, 상기 트랜지스터의 누설 전류가 감소될 수 있다.
게이트 구조물(140)은 채널막(130) 상에 순차적으로 형성된 게이트 절연막 패턴(142), 게이트 전극(144) 및 게이트 마스크(146)를 포함할 수 있다. 예시적인 실시예들에 따르면, 게이트 절연막 패턴(142)은 HfO2, HfON, HfSi2O, HfSiO, HfSiON, HfAlO, HfLaO, La2O3 또는 이들의 혼합물과 같은 고유전 물질을 포함할 수 있다.
또한, 게이트 구조물(140)의 측벽 상에 스페이서(150)가 형성될 수 있다. 예를 들어, 스페이서(150)는 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 스페이서(150)는 단층 구조 또는 2개 이상의 층이 순차적으로 적층된 복층 구조를 가질 수 있다.
불순물 영역(160)들은 게이트 구조물(140)에 인접한 채널막(130) 상부에 서로 이격되어 복수 개로 배치될 수 있다. 예시적인 실시예들에 있어서, 불순물 영역(160)은 인(P), 비소(As)와 같은 n형 불순물을 포함할 수 있다. 불순물 영역(160)들은 상기 트랜지스터의 소스/드레인 영역으로 역할을 할 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터는 상기 Ge 단결정을 포함하는 채널막(130) 및 채널막(130) 하부에 배치되며 상기 SixGe1-x-ySny 단결정을 포함하는 제1 에피택시얼막(120)을 구비할 수 있다. 상기 SixGe1-x-ySny 단결정은 상기 Ge 단결정보다 큰 격자 상수를 가질 수 있으므로, 상기 Ge 단결정에 인장 스트레스를 가할 수 있으며, 이에 따라 전자 이동도가 증가할 수 있다. 또한, 상기 SixGe1-x-ySny 단결정은 상기 Ge 단결정보다 큰 에너지 밴드갭을 가질 수 있으므로, 누설 전류를 감소시킬 수 있다.
도 2 내지 도 7은 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상부에 소자분리막(110)을 형성한 후, 기판(100)을 부분적으로 제거하여 제1 리세스(115)를 형성할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다.
소자분리막(110)은 기판(100)을 부분적으로 식각하여 제1 트렌치(도시되지 않음)을 형성하고, 상기 제1 트렌치를 매립하는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막은 MTO 산화물, HDP 산화물, CVD 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polish: CMP) 공정 및/또는 에치 백(etch-back) 공정을 사용하여 수행될 수 있다. 소자분리막(110)이 형성됨에 따라, 기판(100)은 소자분리막(110)이 형성된 필드 영역과 소자분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다.
이후, 소자분리막(110)을 식각 마스크로 사용하거나, 소자분리막(110)과 기판(100) 상에 형성된 별도의 마스크(도시되지 않음)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여 제1 리세스(115)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 리세스(115)의 저면은 소자분리막(110)의 저면보다 높을 수 있다.
도 3을 참조하면, 기판(100) 및 소자분리막(110) 상에 제1 리세스(115)를 매립하는 제1 에피택시얼막(120)을 형성할 수 있다.
제1 에피택시얼막(120)은 제1 리세스(115)의 내벽 상에 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써, 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함하도록 형성될 수 있다.
상기 SEG 공정은 실리콘(Si), 게르마늄(Ge) 및 주석(Sn) 소스 가스들을 사용하여 화학 기상 증착(chemical vapor deposition: CVD) 공정, 저압 화학 기상 증착(low pressure CVD: LPCVD) 공정, 고진공 화학 기상 증착(ultra high vacuum CVD: UHV-CVD) 등에 의해 수행될 수 있다. 예시적인 실시예들에 따르면, 제1 에피택시얼막(120)의 조성은 상기 소스 가스들의 주입량에 따라 조절될 수 있다.
상기 SixGe1-x-ySny 단결정은 조성 변경을 통해서 미리 정해진 격자상수 및 에너지 밴드갭(energy bandgap)을 가지도록 형성될 수 있다. 제1 에피택시얼막(120)은 Ge 단결정에 비해서 큰 격자상수와 에너지 밴드갭을 갖는 SixGe1-x-ySny 단결정을 포함할 수 있다.
앞서 도 1을 참조하여 언급한 바와 같이, 제1 에피택시얼막(120)은 도 20의 III-III' 라인의 우상 측의 조성 범위에 속하고, 도 21의 IV-IV'라인의 좌하 측의 조성 범위에 속하는 SixGe1-x-ySny 단결정을 포함할 수 있다.
이후, 열처리 공정을 수행하여 제1 에피택시얼막(120)의 내부응력을 완화할 수 있다. 이에 따라, 제1 에피택시얼막(120)의 내부에 존재하는 전위(dislocation)와 같은 결정 결함이 감소될 수 있다.
도 4를 참조하면, 제1 에피택시얼막(120) 상부를 제거할 수 있다.
제1 에피택시얼막(120) 상부는 에치-백 공정 또는 식각 공정을 통해서 제거될 수 있으며, 남은 제1 에피택시얼막(120)의 상면은 소자분리막(110)의 상면보다 낮게 위치할 수 있다. 이에 따라, 남은 제1 에피택시얼막(120)은 제1 리세스(115)의 하부만을 매립할 수 있다.
도 5를 참조하면, 제1 리세스(115) 상부를 매립하는 채널막(130)을 형성할 수 있다.
채널막(130)은 기판(100), 소자분리막(110) 및 제1 에피택시얼막(120) 상에 제1 리세스(115)를 매립하는 예비 채널막을 형성하고, 기판(100) 상면이 노출될 때까지 상기 예비 채널막을 평탄화하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 채널막은 SEG 공정을 수행함으로써, Ge 단결정을 포함하도록 형성될 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치 백 공정을 사용하여 수행될 수 있다.
채널막(130)은 제1 에피택시얼막(120)과 연속되는 결정 구조를 가지고 있으며, 제1 에피택시얼막(120)보다 작은 격자 상수를 가질 수 있다. 이에 따라, 제1 에피택시얼막(120)은 채널막(130)에 인장 스트레스를 가할 수 있다.
한편, 채널막(130)은 제1 에피택시얼막(120)보다 좁은 에너지 밴드갭을 가질 수 있다. 이에 따라, 채널막(130)을 통해서 이동하는 전하(즉, 전자)가 제1 에피택시얼막(120)으로 누설되는 것을 방지할 수 있다.
도 6을 참조하면, 채널막(130) 상에 게이트 구조물(140)을 형성할 수 있다.
게이트 구조물(140)은 채널막(130) 및 소자분리막(110) 상에 게이트 절연막, 게이트 전극막, 게이트 마스크막을 순차적으로 형성한 후, 상기 게이트 마스크막, 상기 게이트 전극막 및 상기 게이트 절연막을 패터닝함으로써 형성될 수 있다. 이에 따라, 게이트 구조물(140)은 채널막(130) 상에 순차적으로 적층된 게이트 절연막 패턴(142), 게이트 전극(144) 및 게이트 마스크(146)를 포함한다. 예시적인 실시예들에 따르면, 게이트 구조물(140)은 채널막(130) 상에 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 고유전율을 갖는 금속 산화물을 사용하여 CVD 공정, PECVD 공정, HDP-CVD 공정, ALD 공정 등을 통해서 형성될 수 있다. 예를 들어, 상기 게이트 절연막은 HfO2, HfON, HfSi2O, HfSiO, HfSiON, HfAlO, HfLaO, La2O3 또는 이들의 혼합물을 사용하여 형성될 수 있다.
이후, 기판(100) 및 소자분리막(110)상에 게이트 구조물(140)을 덮는 스페이서막(도시되지 않음)을 형성한 후, 상기 제1 스페이서막을 이방성 식각함으로써 게이트 구조물(140)의 측벽 상에 스페이서(150)를 형성한다. 스페이서(150)는, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다.
도시되지는 않았으나, 상기 게이트 절연막을 형성하기 이전에, 채널막(130) 상에 계면 절연막(interfacial layer)(도시되지 않음)을 형성할 수 있다. 예시적인 일 실시예에 있어서, 상기 계면 절연막은 채널막(130)을 열산화하는 공정을 통해 형성할 수 있다. 즉, 상기 계면 절연막은 게르마늄 산화물을 포함할 수 있다.
도 7을 참조하면, 게이트 구조물(140)에 인접한 채널막(130) 상부에 불순물 영역(160)을 형성할 수 있다.
불순물 영역(160)은 게이트 구조물(140) 및 스페이서(150)를 불순물 주입 마스크로 이용하여, 기판(100)의 상부에 n형의 불순물을 주입하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 n형 불순물은 인, 비소 등을 포함할 수 있다. 또한, 상기 n형 불순물들을 활성화시키기 위해서 추가적으로 열처리 공정을 수행할 수 있다. 이에 따라, 게이트 구조물(140) 및 불순물 영역(160)은 NMOS 트랜지스터를 정의할 수 있다.
예시적인 실시예들에 있어서, 기판(100)과 채널막(130) 사이에 형성된 제1 에피택시얼막(120)은 채널막(130)의 상기 Ge 단결정에 비해서 큰 격자상수와 에너지 밴드갭을 갖는 SixGe1-x-ySny 단결정을 포함할 수 있다. 이에 따라, 제1 에피택시얼막(120)은 채널막(130)에 인장 스트레스를 가하여, 전자 이동도를 증가시킬 수 있다. 또한, 제1 에피택시얼막(120)은 채널막(130)에 비해서 큰 에너지 밴드갭을 가지므로, 전자들이 제1 에피택시얼막(120)으로 누설되는 것을 방지할 수 있다.
도 8은 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다. 상기 트랜지스터는 배리어막(122)을 제외하면 도 1을 참조로 설명한 트랜지스터와 실질적으로 동일하거나 유사한 구성들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 8을 참조하면, 상기 트랜지스터는 기판(100) 상에 형성된 게이트 구조물(140) 및 스페이서(150)와, 기판(100) 상부에 형성된 제1 에피택시얼막(120), 배리어막(122), 채널막(130) 및 불순물 영역(160)을 포함한다.
배리어막(122)은 제1 에피택시얼막(120)과 채널막(130) 사이에 배치될 수 있다. 배리어막(122)은 채널막(130)의 상기 Ge 단결정보다 큰 에너지 밴드갭을 갖는 단결정을 포함할 수 있다. 따라서 배리어막(122)은 캐리어 구속 효과로 인해서 채널막(130)으로부터의 누설 전류를 감소시킬 수 있다. 예시적인 실시예들에 있어서, 배리어막(122)은 실리콘-게르마늄(SizGe1-z) 단결정을 포함할 수 있다.
한편, 제1 에피택시얼막(120)은 채널막(130)의 Ge 단결정보다 큰 격자상수를 갖는 SixGe1-x-ySny 단결정을 포함한다. 이에 따라, 제1 에피택시얼막(120)은 채널막(130)에 인장 스트레스를 가할 수 있으며, 채널막(130)의 전자 이동도가 향상될 수 있다. 또한, 배리어막(122)이 제1 에피택시얼막(120) 상에 배치되므로, 상기 SixGe1-x-ySny 단결정의 에너지 밴드갭은 제한되지 않을 수 있다. 즉, 상기 SixGe1-x-ySny 단결정의 에너지 밴드갭은 상기 Ge 단결정의 에너지 밴드갭보다 크거나 작을 수 있다.
도시되지는 않았으나, 도 8을 참조하여 설명한 트랜지스터는 도 2 내지 도 7을 참조로 설명한 트랜지스터의 제조 방법과 유사한 방법을 통해서 형성될 수 있다. 다만, 배리어막(122)은 선택적 에피택시얼 성장 공정에 의해서 형성될 수 있다.
도 9은 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다. 상기 트랜지스터는 캐핑막(132)을 제외하면 도 1을 참조로 설명한 트랜지스터와 실질적으로 동일하거나 유사한 구성들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 9를 참조하면, 상기 트랜지스터는 기판(100) 상에 형성된 게이트 구조물(140) 및 스페이서(150)와, 기판(100) 상부에 형성된 제1 에피택시얼막(120), 채널막(130), 캐핑막(132) 및 불순물 영역(160)을 포함한다.
캐핑막(132)은 채널막(130)과 게이트 구조물(140) 사이에 배치될 수 있다. 예시적인 실시예들에 있어서, 캐핑막(132)은 실리콘(Si)과 같은 반도체를 포함할 수 있다. 예를 들어, 캐핑막(132)이 실리콘을 포함하는 경우, 게이트 절연막 패턴(142) 또는 게이트 절연막 패턴(142)과 캐핑막(132) 사이에 위치하는 계면 절연막(도시되지 않음)은 실리콘 산화물을 포함할 수 있다. 이에 따라, 캐핑막(132)은 채널막(130)과 게이트 절연막 패턴(142)의 계면 특성을 향상시킬 수 있다.
도시되지는 않았으나, 도 9을 참조하여 설명한 트랜지스터는 도 2 내지 도 7을 참조로 설명한 트랜지스터의 제조 방법과 유사한 방법을 통해서 형성될 수 있다.
도 10은 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다. 상기 트랜지스터는 제2 에피택시얼막(112)을 제외하면 도 1을 참조로 설명한 트랜지스터와 실질적으로 동일하거나 유사한 구성들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 10을 참조하면, 상기 트랜지스터는 기판(100) 상에 형성된 게이트 구조물(140) 및 스페이서(150)와, 기판(100) 상부에 형성된 제1 에피택시얼막(120), 채널막(130), 제2 에피택시얼막(112) 및 불순물 영역(160)을 포함한다.
제2 에피택시얼막(112)은 제1 에피택시얼막(120) 아래에 배치될 수 있다. 제2 에피택시얼막(112)은 기판(100)을 구성하는 단결정의 격자 상수보다 크고, 상기 SixGe1-x-ySny 단결정의 격자 상수보다 작은 격자 상수를 갖는 단결정을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(100)이 Si 단결정을 포함하는 경우, 제2 에피택시얼막(112)은 게르마늄-실리콘(SizGe1-z) 단결정을 포함할 수 있으며, 제1 에피택시얼막(120) 및 기판(100)과 연속되는 격자구조를 가질 수 있다. 이에 따라, 제2 에피택시얼막(112)은 기판(100)이 제1 에피택시얼막(120)에 가하는 압축 스트레스를 완화할 수 있고, 제1 에피택시얼막(120) 내부에 존재하는 전위(dislocation)와 같은 격자 결함을 감소시킬 수 있다. 상기 격자 결함이 감소된 경우, 제1 에피택시얼막(120)은 채널막(130)으로 스트레스를 효과적으로 인가할 수 있다.
도시되지는 않았으나, 도 10을 참조하여 설명한 트랜지스터는 도 2 내지 도 7을 참조로 설명한 트랜지스터의 제조 방법과 유사한 방법을 통해서 형성될 수 있다. 다만, 제2 에피택시얼막(112)은 선택적 에피택시얼 성장 공정에 의해서 형성될 수 있다.
도 11는 예시적인 실시예들에 따른 트랜지스터를 나타내기 위한 단면도이다. 도 11에 도시된 상기 트랜지스터는 도 1을 참조로 설명한 NMOS 트랜지스터를 포함하는 CMOS 트랜지스터(complementary metal-oxide semiconductor)일 수 있다.
도 11을 참조하면, 상기 트랜지스터는 기판(200)의 제1 영역(I)에 형성된 NMOS 트랜지스터 및 기판(200)의 제2 영역(II)에 형성된 PMOS 트랜지스터를 포함한다.
상기 NMOS 트랜지스터는 기판(200)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(240) 및 제1 스페이서(250)와 기판(200) 상부에 형성된 제1 에피택시얼막(220), 제1 채널막(230) 및 제1 불순물 영역(260)을 포함할 수 있다.
제1 게이트 구조물(240)은 기판(200) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(242), 제1 게이트 전극(244) 및 제1 게이트 마스크(246)를 포함할 수 있다. 또한, 제1 게이트 구조물(240)의 측벽 상에는 제1 스페이서(250)가 형성될 수 있다.
제1 불순물 영역(260)들은 제1 게이트 구조물(240)에 인접한 기판(200) 상부에 서로 이격되어 복수 개로 배치될 수 있으며, 예를 들어, 인(P), 비소(As)과 같은 n형 불순물을 포함할 수 있다.
제1 채널막(230)은 제1 게이트 구조물(240) 아래에서 제1 불순물 영역(260)들 사이에 위치할 수 있으며, 게르마늄(Ge) 단결정을 포함할 수 있다.
제1 에피택시얼막(220)은 제1 채널막(230) 아래에서 제1 채널막(230)과 직접 접촉하도록 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 에피택시얼막(220)은 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함하며, 상기 SixGe1-x-ySny 단결정의 조성은 도 1을 참조하여 설명한 SixGe1-x-ySny 단결정의 조성과 실질적으로 동일할 수 있다.
상기 PMOS 트랜지스터는 기판(200)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(241) 및 제2 스페이서(251)과 기판(200) 상부에 형성된 제2 에피택시얼막(221), 제2 채널막(231) 및 제2 불순물 영역(261)을 포함할 수 있다.
제2 게이트 구조물(241)은 기판(200) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(243), 제2 게이트 전극(245) 및 제2 게이트 마스크(247)를 포함할 수 있다. 또한, 제2 게이트 구조물(241)의 측벽 상에는 제2 스페이서(251)가 형성될 수 있다.
제2 불순물 영역(261)들은 제2 게이트 구조물(241)에 인접한 기판(200) 상부에 서로 이격되어 복수 개로 배치될 수 있으며, 예를 들어, 붕소(B), 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
제2 채널막(231)은 제2 게이트 구조물(241) 아래에서 제2 불순물 영역(261)들 사이에 위치할 수 있으며, 게르마늄(Ge) 단결정을 포함할 수 있다.
제2 에피택시얼막(221)은 제2 채널막(231) 아래에서 제2 채널막(231)과 직접 접촉하도록 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼막(221)은 게르마늄-실리콘(SizGe1-z) 단결정을 포함하며, 상기 SizGe1-z 단결정은 제2 채널막(231)의 상기 Ge 단결정보다 작은 격자 상수와 큰 에너지 밴드갭을 가질 수 있다. 이에 따라, 제2 에피택시얼막(221)은 제2 채널막(231)에 압축 스트레스를 가하여, 제2 채널막(231)의 정공 이동도를 증가시킬 수 있다. 또한, 제2 에피택시얼막(221)의 캐리어 구속 효과로 인해서, 제2 채널막(231)을 통해 이동하는 정공들의 누설이 감소될 수 있다.
예시적인 실시예들에 있어서, 상기 NMOS 트랜지스터는 상기 SixGe1-x-ySny 단결정을 포함하는 제1 에피택시얼막(220)을 구비할 수 있다. 상기 SixGe1-x-ySny 단결정은 제1 채널막(230)의 상기 Ge 단결정에 인장 스트레스를 가하여, 전자 이동도를 증가시킬 수 있다. 한편, 상기 PMOS 트랜지스터는 상기 SizGe1-z 단결정을 포함하는 제2 에피택시얼막(221)을 구비할 수 있다. 상기 SizGe1-z 단결정은 제2 채널막(231)의 상기 Ge 단결정에 압축 스트레스를 가하여, 정공 이동도를 증가시킬 수 있다.
도 12 내지 도 17은 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도이다. 도 12 내지 도 17을 참조로 설명하는 상기 트랜지스터의 제조 방법은 도 2 내지 도 7을 참조로 설명한 NMOS 트랜지스터를 포함하는 CMOS 트랜지스터일 수 있다.
도 12를 참조하면, 제1 영역(I) 및 제2 영역(II)으로 구분되는 기판(200) 상부에, 소자 분리막(210)을 형성하고, 기판(200)을 부분적으로 제거하여, 제1 리세스(215) 및 제2 리세스(216)를 형성할 수 있다.
구체적으로, 기판(200) 상부를 부분적으로 식각하여 제1 트렌치를 형성하고, 상기 제1 트렌치를 매립하는 절연막을 기판(200)상에 형성한 후, 기판(200) 상면이 노출될 때까지 상기 절연막을 평탄화하여 소자 분리막(210)을 형성하고, 소자 분리막(210) 또는 별도의 마스크(도시되지 않음)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여 제1 리세스(215) 및 제2 리세스(216)를 각기 제1 및 제2 영역들(I, II)에 형성할 수 있다.
도 13을 참조하면, 기판(200)의 제2 영역(II) 상에 제1 포토레지스트 패턴(222)을 형성한 후, 기판(200)의 제1 영역(I) 상에 제1 리세스(215)를 매립하는 제1 에피택시얼막(220)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼막(220)은 SEG 공정을 수행하여 SixGe1-x-ySny 단결정을 포함하도록 형성될 수 있다. 상기 SixGe1-x-ySny 단결정은 도 1을 참조로 설명한 SixGe1-x-ySny 단결정과 동일하거나 유사한 조성을 가질 수 있다.
이후, 애싱 공정 등을 수행하여 제1 포토레지스트 패턴(222)을 제거할 수 있다.
도 14를 참조하면, 기판(200)의 제1 영역(I) 상에 제2 포토레지스트 패턴(223)을 형성한 후, 기판(200)의 제2 영역(II) 상에 제2 리세스(216)를 매립하는 제2 에피택시얼막(221)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 에피택시얼막(221)은 SEG 공정을 수행하여 SizGe1-z 단결정을 포함하도록 형성될 수 있다. 상기 SizGe1-z 단결정은 Ge 단결정보다 작은 격자 상수를 가질 수 있다.
이후, 애싱 공정 등을 수행하여 제2 포토레지스트 패턴(223)을 제거할 수 있으며, 열처리 공정을 수행하여 제1 에피택시얼막(220) 및 제2 에피택시얼막(221)의 내부 응력을 완화하고 결정 결함을 감소시킬 수 있다.
도 15를 참조하면, 제1 에피택시얼막(220) 및 제2 에피택시얼막(221)의 상부를 제거할 수 있다. 즉, 건식 식각 공정 또는 에치-백 공정을 수행하여, 제1 에피택시얼막(220) 및 제2 에피택시얼막(221)의 상부를 제거할 수 있다. 예시적인 실시예들에 있어서, 제1 에피택시얼막(220)의 상부를 제거하는 공정과 제2 에피택시얼막(221)의 상부를 제거하는 공정은 동시에 또는 순차적으로 수행될 수 있다. 이에 따라, 제1 및 제2 에피택시얼막(220, 221)은 각기 제1 및 제2 리세스(215, 216)의 하부만을 매립할 수 있다.
도 16을 참조하면, 제1 리세스(215) 및 제2 리세스(216) 상부를 각기 매립하는 제1 채널막(230) 및 제2 채널막(231)을 형성할 수 있다. 제1 및 제2 채널막들(230, 231)은 기판(200), 소자분리막(210) 제1 에피택시얼막(220) 및 제2 에피택시얼막(221) 상에 제1 리세스(215) 및 제2 리세스(216)를 매립하며 게르마늄 단결정을 포함하는 예비 채널막을 형성하고, 기판(200) 상면이 노출될 때까지 상기 예비 채널막을 평탄화하여 형성할 수 있다.
도 17을 참조하면, 기판(200)의 제1 및 제2 영역들(I, II) 상에 제1 및 제2 게이트 구조물들(240, 241)을 형성하고, 이들의 측벽 상에 제1 및 제2 스페이서(250, 251)를 형성한 후, 제1 및 제2 게이트 구조물들(240, 241)에 인접한 제1 및 제2 채널막들(230, 231) 상부에 각기 제1 및 제2 불순물 영역들(260, 261)을 형성할 수 있다.
제1 및 제2 게이트 구조물들(240, 241)은 제1 및 제2 채널막(230, 231) 및 소자분리막(210) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크막을 형성한 후 사진 식각 공정을 이용하여 이들을 패터닝함으로써, 기판(200)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(242), 제1 게이트 전극(244) 및 제1 게이트 마스크(246)를 포함하는 제1 게이트 구조물(240)을 형성하고, 기판(200)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(243), 제2 게이트 전극(245) 및 제2 게이트 마스크(247)를 포함하는 제2 게이트 구조물(241)을 형성할 수 있다.
이후, 제1 게이트 구조물(240) 및 제2 게이트 구조물(241)을 커버하는 스페이서막을 제1 및 제2 채널막(230, 231) 및 소자 분리막(210) 상에 형성하고, 상기 스페이서막을 이방성 식각함으로써, 기판(200)의 제1 영역(I) 상에 제1 게이트 구조물(240)의 측벽을 덮는 제1 스페이서(250) 및 기판(200)의 제2 영역(II) 상에 제2 게이트 구조물(241)의 측벽을 덮는 제2 스페이서(251)을 형성한다. 예를 들어, 상기 스페이서막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
이후, 기판(200)의 제2 영역(II) 상에 제3 포토레지스트 패턴을 형성한 후에, 상기 제3 포토레지스트 패턴과 제1 게이트 구조물(240)을 불순물 주입 마스크로 사용하여, 제1 게이트 구조물(240)에 인접한 제1 채널막(230) 상부에 n형의 불순물을 주입하여 제1 불순물 영역(260)을 형성할 수 있다. 또한, 기판(200)의 제1 영역(I) 상에 제4 포토레지스트 패턴을 형성한 후에, 상기 제4 포토레지스트 패턴과 제2 게이트 구조물(241)을 불순물 주입 마스크로 사용하여, 제2 게이트 구조물(241)에 인접한 제2 채널막(231) 상부에 p형의 불순물을 주입하여 제2 불순물 영역(261)을 형성할 수 있다.
이 때, 제1 게이트 구조물(240) 및 제1 불순물 영역(260)은 NMOS 트랜지스터를 정의할 수 있으며, 제2 게이트 구조물(241) 및 제2 불순물 영역(261)은 PMOS 트랜지스터를 정의할 수 있다.
예시적인 실시예들에 있어서, 상기 NMOS 트랜지스터는 상기 SixGe1-x-ySny 단결정을 포함하는 제1 에피택시얼막(220)을 구비할 수 있다. 상기 SixGe1-x-ySny 단결정은 제1 채널막(230)의 상기 Ge 단결정에 인장 스트레스를 가하여, 전자 이동도를 증가시킬 수 있다. 한편, 상기 PMOS 트랜지스터는 상기 SizGe1-z 단결정을 포함하는 제2 에피택시얼막(221)을 구비할 수 있다. 상기 SizGe1-z 단결정은 제2 채널막(231)의 상기 Ge 단결정에 압축 스트레스를 가하여, 정공 이동도를 증가시킬 수 있다.
도 18은 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 사시도이다.
도 18을 참조하면, 상기 트랜지스터는 기판(300) 상에 형성된 제1 에피택시얼막(320), 제1 채널막 패턴(330), 제1 게이트 구조물(340) 및 제1 불순물 영역(360)을 포함할 수 있다.
제1 에피택시얼막(320)은 반도체를 포함하는 기판(300) 상에 배치될 수 있다. 제1 에피택시얼막(320)은 일체로 형성되며, 상면에 수직한 방향으로 돌출된 제1 돌출부(320a)을 포함할 수 있다. 제1 돌출부(320a)는 상기 상면에 평행한 제1 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 제1 에피택시얼막(320) 및 제1 돌출부(320a)는 도 1을 참조하여 설명한 제1 에피택시얼막(120)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 즉, 제1 에피택시얼막(320)은 Ge 단결정보다 큰 격자 상수를 갖는 SixGe1-x-ySny 단결정을 포함할 수 있다.
제1 채널막 패턴(330)은 제1 에피택시얼막(320)의 제1 돌출부(320a) 상에 배치될 수 있다. 제1 채널막 패턴(330)은 제1 돌출부(320a)의 상면에 직접 접촉하도록 배치될 수 있으며, 상기 제1 방향으로 연장될 수 있다. 이에 따라, 제1 채널막 패턴(330)과 제1 돌출부(320a)는 상기 트랜지스터의 액티브 패턴(335)을 정의할 수 있다. 예시적인 실시예들에 있어서, 제1 채널막 패턴(330)은 Ge 단결정을 포함할 수 있다. 제1 채널막 패턴(330)은 제1 에피택시얼막(320)보다 격자 상수가 작은 단결정을 포함할 수 있으므로, 제1 채널막 패턴(330)은 제1 에피택시얼막(320)에 의해서 인장 스트레스를 인가 받을 수 있다. 이에 따라, 제1 채널막 패턴(330)의 전자 이동도가 증가될 수 있다.
제1 게이트 구조물(340)은 제1 에피택시얼막(320) 상에서 돌출된 액티브 패턴(335)을 덮도록 배치될 수 있다. 제1 게이트 구조물(340)은 미리 정해진 폭을 가지며, 상기 제1 방향에 수직한 제2 방향으로 연장할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 구조물(340)을 제1 게이트 절연막 패턴(342) 및 제1 게이트 전극(340)을 포함할 수 있다.
제1 게이트 절연막 패턴(342)은 제1 돌출부(320a)와 제1 채널막 패턴(330)의 측벽 및 제1 채널막 패턴(330)의 상면 상에 배치되며, 고유전 금속 산화물을 포함할 수 있다. 제1 게이트 전극(346)은 제1 게이트 절연막 패턴(342) 및 제1 에피택시얼막(320) 상에 배치될 수 있다.
도시되지는 않았으나, 기판(300)과 제1 에피택시얼막(320) 사이에는 응력을 완화하기 위한 에피택시얼막이 추가적으로 배치될 수 있다. 또한, 제1 에피택시얼막(320)의 제1 돌출부(320a)와 제1 채널막 패턴(330) 사이에는 누설 전류를 방지하기 위한 배리어막이 추가적으로 배치될 수 있다. 한편, 돌출된 액티브 패턴(335)과 게이트 절연막 패턴(320)의 사이에는 계면 특성을 향상시키기 위한 캐핑막이 추가적으로 배치될 수 있다.
한편, 제1 게이트 구조물(340)에 의해서 노출된 제1 채널막 패턴(330) 부분에는 제1 불순물 영역(360)이 배치될 수 있다. 제1 불순물 영역(360)은 n형 불순물을 포함할 수 있으며, 상기 트랜지스터의 소스/드레인 영역으로 역할을 할 수 있다.
예시적인 실시예들에 있어서, 돌출된 액티브 패턴(335)을 가지는 상기 핀구조 전계 효과 트랜지스터(FinFET)도 상기 SixGe1-x-ySny 단결정을 포함하는 제1 에피택시얼막(320)을 포함할 수 있다. 이에 따라, 전자 이동도를 증가시키고, 누설 전류를 감소시킬 수 있다.
도 19은 또 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 사시도이다. 상기 트랜지스터는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 CMOS 트랜지스터일 수 있다.
도 19를 참조하면, 상기 트랜지스터는 기판(300)의 제1 영역(V)에 형성된 NMOS 트랜지스터 및 기판(300)의 제2 영역(VI)에 형성된 PMOS 트랜지스터를 포함한다.
상기 NMOS 트랜지스터는 기판(300)의 제1 영역(V) 상에 형성된 제1 에피택시얼막(320), 제1 채널막 패턴(330), 제1 게이트 구조물(341) 및 제1 불순물 영역(360)을 포함할 수 있다. 다만, 상기 NMOS 트랜지스터는 도 18을 참조로 설명한 NMOS 트랜지스터와 실질적으로 동일하거나 유사하므로 이에 대한 상세한 설명은 생략한다.
한편, 상기 PMOS 트랜지스터는 기판(300)의 제2 영역(VI) 상에 형성된 제2 에피택시얼막(321), 제2 채널막 패턴(331), 제2 게이트 구조물(341) 및 제2 불순물 영역(361)을 포함할 수 있다. 또한, 제2 에피택시얼막(321) 상에는 일체로 형성된 제2 돌출부(321a)가 배치될 수 있으며, 제2 게이트 구조물(341)은 제2 게이트 절연막 패턴(343) 및 제2 게이트 전극(345)을 포함할 수 있다. 상기 PMOS 트랜지스터는 제2 에피택시얼막(321)과 제2 불순물 영역(361)을 제외하면, 상기 NMOS 트랜지스터와 실질적으로 유사하다.
제2 에피택시얼막(321)의 제2 돌출부(321a)는 제2 채널막(331)과 직접 접촉하도록 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼막(321) 및 제2 돌출부(321a)는 게르마늄-실리콘(SizGe1-z) 단결정을 포함하며, 상기 SizGe1-z 단결정은 제2 채널막(231)의 상기 Ge 단결정보다 작은 격자 상수와 큰 에너지 밴드갭을 가질 수 있다. 이에 따라, 제2 에피택시얼막(321)은 제2 채널막(331)에 압축 스트레스를 가하여, 제2 채널막(331)의 정공 이동도를 증가시킬 수 있다.
한편, 제2 불순물 영역(361)은 붕소(B), 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
상술한 바와 같이, 상기 NMOS 트랜지스터는 제1 채널막(330)에 인장 응력을 가하는 제1 에피택시얼막(320)을 구비할 수 있으며, 상기 PMOS 트랜지스터는 제2 채널막(331)에 압축 응력을 가하는 제2 에피택시얼막(321)을 구비할 수 있다. 이에 따라, 각각의 트랜지스터에서 전하 이동도가 증가하고, 채널 특성이 향상될 수 있다.
도 20은 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정의 조성 변화에 따른 게르마늄 단결정과의 격자상수 차이를 계산한 그래프이다.
상기 그래프에서 X축은 SixGe1-x-ySny 단결정에서 실리콘(Si)의 농도를 나타내고, Y축은 SixGe1-x-ySny 단결정에서 주석(Sn)의 농도를 나타낸다. 한편, III-III' 라인은 Ge 단결정의 격자상수와 동일한 격자상수를 갖는 SixGe1-x-ySny 단결정의 조성을 나타낸다.
그래프 내부는 유사한 격자상수를 갖는 조성의 영역들로 구분된다. 예를 들어, A1은 Ge 단결정의 격자상수보다 0.016Å 내지 0.018Å만큼 큰 격자상수를 갖는 SixGe1-x-ySny 단결정의 조성의 영역을 나타내며, A7은 Ge 단결정의 격자상수보다 0.004Å 내지 0.008Å만큼 작은 격자상수를 갖는 SixGe1-x-ySny 단결정의 조성의 영역을 나타낸다.
도 21은 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정의 조성 변화에 따른 에너지 밴드갭을 계산한 그래프이다.
상기 그래프에서 X축은 SixGe1-x-ySny 단결정에서 실리콘(Si)의 농도를 나타내고, Y축은 SixGe1-x-ySny 단결정에서 주석(Sn)의 농도를 나타낸다. 한편, IV-IV' 라인은 Ge 단결정의 에너지 밴드갭과 동일한 에너지 밴드갭을 갖는 SixGe1-x-ySny 단결정의 조성을 나타낸다.
그래프 내부는 유사한 에너지 밴드갭을 갖는 조성의 영역들로 구분된다. 예를 들어, B1은 0.96eV 내지 0.99eV 사이의 에너지 밴드갭을 갖는 SixGe1-x-ySny 단결정의 조성의 영역을 나타낸다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300: 기판 110, 210: 소자 분리막
112, 221, 321: 제2 에피택시얼막
115, 215: 제1 리세스
216: 제2 리세스
120, 220, 320: 제1 에피택시얼막
320a: 제1 돌출부 321a: 제2 돌출부
122: 배리어막 222: 제1 포토레지스트 패턴
223: 제2 포토레지스트 패턴 130: 채널막
230, 330: 제1 채널막 231, 331: 제2 채널막
132: 캐핑막 335: 제1 액티브 패턴
336: 제2 액티브 패턴 140: 게이트 구조물
240, 340: 제1 게이트 구조물 241, 341: 제2 게이트 구조물
142: 게이트 절연막 패턴
242, 342: 제1 게이트 절연막 패턴
243, 343: 제2 게이트 절연막 패턴
144: 게이트 전극 244, 344: 제1 게이트 전극
245, 345: 제2 게이트 전극 146: 게이트 마스크
246: 제1 게이트 마스크 247, 347: 제2 게이트 마스크
150, 250: 제1 스페이서 251: 제2 스페이서
160: 불순물 영역 260, 360: 제1 불순물 영역
261, 361: 제2 불순물 영역

Claims (10)

  1. 기판 상부에 형성된 리세스의 하부를 매립하며, 게르마늄 단결정보다 큰 격자 상수를 갖는 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함하는 제1 에피택시얼막;
    상기 제1 에피택시얼막 상에 배치되어 상기 리세스의 상부를 매립하며, 게르마늄(Ge) 단결정을 포함하는 채널막;
    상기 채널막 상에 배치되는 게이트 구조물; 및
    상기 게이트 구조물과 인접한 상기 채널막 상부에 배치된 불순물 영역을 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 게르마늄-실리콘-주석 단결정은 상기 게르마늄 단결정보다 큰 에너지 밴드갭을 갖는 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 불순물 영역은 n형 불순물을 포함하는 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서, 상기 제1 에피택시얼막과 상기 채널막 사이에 배치되는 배리어막을 더 포함하고,
    상기 배리어막은 상기 게르마늄 단결정보다 큰 에너지 밴드갭을 갖는 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 제1 에피택시얼막 아래에 배치되는 제2 에피택시얼막을 더 포함하고,
    상기 기판은 실리콘 단결정을 포함하며, 상기 제2 에피택시얼막은 상기 게르마늄-실리콘-주석 단결정의 격자 상수보다 작고 상기 실리콘 단결정의 격자 상수보다 큰 격자 상수를 갖는 단결정을 포함하는 것을 특징으로 하는 트랜지스터.
  6. 제1항에 있어서, 상기 채널막과 상기 게이트 구조물 사이에 배치되며, 실리콘을 포함하는 캐핑막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  7. 기판 상에 배치되며, 게르마늄 단결정보다 큰 격자 상수를 갖는 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함하는 에피택시얼막;
    상기 에피택시얼막의 상면으로부터 돌출되어 제1 방향으로 연장되며, 상기 에피택시얼막과 일체로 형성된 돌출부;
    상기 돌출부 상에 배치되어 상기 제1 방향으로 연장되며, 게르마늄 단결정(Ge)을 포함하는 채널막 패턴; 및
    상기 돌출부의 측벽, 상기 채널막의 상면 및 측벽 상에 배치되며, 상기 제1 방향에 수직하는 제2 방향으로 연장되는 게이트 구조물을 포함하는 트랜지스터.
  8. 기판 상부를 부분적으로 제거하여 리세스를 형성하는 단계;
    상기 리세스 하부를 매립하며, 게르마늄 단결정보다 큰 격자 상수를 갖는 게르마늄-실리콘-주석(SixGe1-x-ySny) 단결정을 포함하는 제1 에피택시얼막을 형성하는 단계;
    상기 리세스 상부를 매립하며, 게르마늄(Ge) 단결정을 포함하는 채널막을 형성하는 단계;
    상기 채널막 상에 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물에 인접한 상기 채널막 상부에 불순물을 주입하는 단계를 포함하는 트랜지스터의 제조 방법.
  9. 제8항에 있어서, 상기 제1 에피택시얼막을 형성하는 단계는 실리콘 소스, 게르마늄 소스 및 주석 소스를 이용하는 선택적 에피택시얼 성장 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  10. 제8항에 있어서, 상기 게르마늄-실리콘-주석 단결정은 상기 게르마늄 단결정보다 큰 에너지 밴드갭을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
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