KR20170071942A - 멀티층 그래핀 및 그 형성방법과 멀티층 그래핀을 포함하는 소자 및 그 제조방법 - Google Patents

멀티층 그래핀 및 그 형성방법과 멀티층 그래핀을 포함하는 소자 및 그 제조방법 Download PDF

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Abstract

멀티층 그래핀 및 그 형성방법과 멀티층 그래핀을 포함하는 소자 및 그 제조방법이 개시된다. 개시된 멀티층 그래핀의 형성방법은 하부층 상에 하부 그래핀을 형성한 후, 후속하여 하부 그래핀 상의 인접한 2개 영역에 소스가스를 노출함으로써 멀티층 그래핀을 형성하되, 온도를 달리하거나 소스가스를 달리함으로써 멀티층 그래핀이 인접한 2개 영역에서 전기적 특성이 다르게 한다.

Description

멀티층 그래핀 및 그 형성방법과 멀티층 그래핀을 포함하는 소자 및 그 제조방법{Multilayer graphene, method of forming the same, device including multilayer grapheme and method of manufacturing the device}
본 개시는 멀티층 그래핀 및 그 형성방법과 멀티층 그래핀을 포함하는 소자 및 그 제조방법에 관한 것이다.
그래핀(graphene)은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 구조적/화학적으로 안정하고, 전기적/물리적으로 우수한 특성을 나타낼 수 있다. 예를 들어, 그래핀은 실리콘(Si) 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 갖는다. 또한, 그래핀은 매우 큰 페르미 속도(Fermi velocity)(VF)를 가질 수 있다. 또한, 그래핀은 단원자층으로 이루어질 수 있으나, 이들이 여러 개 서로 적층되어 멀티층 그래핀을 형성하는 것도 가능하다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그래핀의 다양한 장점 때문에, 그래핀을 여러 전자소자에 적용하려는 연구가 진행되고 있다. 이와 관련하여, 그래핀에 반도체 특성을 부여할 필요가 있다. 그러나, 기존의 방법으로는 그래핀 내에 우수한 특성을 갖는 pn 접합(junction)을 형성하는 것이 어려울 수 있다.
우수한 물성/특성을 갖는 멀티층 그래핀 및 그 형성방법을 제공한다.
우수한 pn 접합 특성을 갖는 멀티층 그래핀 및 그 형성방법을 제공한다.
pn 접합 계면에 존재하는 공핍영역(depletion region)의 폭이 작은 멀티층 그래핀 및 그 형성방법을 제공한다.
패턴화된 멀티층 그래핀(patterned multilayer graphene) 및 그 형성방법을 제공한다.
결함이 없는 에지부(defect-free edge portion)를 갖는 멀티층 그래핀 및 그 형성방법을 제공한다.
상기 멀티층 그래핀을 포함하는 소자(그래핀 함유 소자)를 제공한다.
상기 멀티층 그래핀을 포함하는 소자를 제조하는 방법을 제공한다.
일 측면(aspect)에 따르면, 하부층 상에 하부 그래핀을 형성하는 단계; 상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 제1 멀티층 그래핀을 형성하는 단계; 및 상기 하부 그래핀의 상기 제1 영역과 인접한 제2 영역에, 제2 소스가스를 이용하여 제2 온도에서 상기 제2 영역의 하부 그래핀을 포함하는 제2 멀티층 그래핀을 형성하는 단계;를 포함하고, 상기 제1 온도와 상기 제2 온도는 서로 다른 멀티층 그래핀의 형성방법이 제공될 수 있다.
상기 하부 그래핀은 단층 그래핀일 수 있다. 다른 예로, 상기 하부 그래핀은 이중층 그래핀, 또는 3층 이상의 다층 그래핀일 수도 있다.
상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀 중 적어도 어느 하나는 이중층 그래핀일 수 있다.
상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀 중 하나는 p형이고 다른 하나는 n형이며, 상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀은 pn 접합을 형성할 수 있다.
상기 제1 소스가스와 상기 제2 소스가스는 서로 동일할 수 있다. 가령, 상기 제1 소스가스와 상기 제2 소스가스는 질소(N)가 함유된 탄화수소 화합물을 포함할 수 있다. 상기 질소(N)가 함유된 탄화수소 화합물은 피리딘(pyridine)(C5H5N)을 포함할 수 있다. 상기 제1 온도는 700℃ 이상이고, 상기 제2 온도는 550℃ 이하일 수 있다. 상기 하부 그래핀은 상기 제1 소스가스를 이용하여 상기 제1 온도에서 형성할 수 있다.
상기 제1 멀티층 그래핀은 p형이고, 상기 제2 멀티층 그래핀은 n형일 수 있다.
상기 제1 멀티층 그래핀은 상기 하부층에 의한 도핑 효과에 의해 p형으로 형성되고, 상기 제2 멀티층 그래핀은 상기 제2 소스가스에 포함된 n형 도펀트에 의해 n형으로 형성될 수 있다.
상기 제1 소스가스와 상기 제2 소스가스는 서로 다를 수 있다. 예를 들어, 상기 제1 소스가스와 상기 제2 소스가스 중 하나는 제1 탄화수소 화합물을 포함하고, 다른 하나는 제2 탄화수소 화합물을 포함하며, 상기 제1 탄화수소 화합물은 질소(N)를 함유하지 않고, 상기 제2 탄화수소 화합물은 질소(N)를 함유할 수 있다.
상기 제1 멀티층 그래핀 또는 상기 제2 멀티층 그래핀에 접합된 제3 멀티층 그래핀을 형성하는 단계를 더 포함하고, 상기 제3 멀티층 그래핀은 p형 또는 n형일 수 있다. 예를 들어, 상기 제1 내지 제3 멀티층 그래핀은 pnp 또는 npn 구조를 가질 수 있다.
상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀은 둘 다 p형 또는 n형 중 어느 하나의 도전형이며 도핑 농도가 서로 다를 수 있다. 이때, 상기 제1 소스가스와 상기 제2 소스가스는 서로 동일할 수 있다. 가령, 상기 제1 소스가스와 상기 제2 소스가스는 질소(N)가 함유된 탄화수소 화합물을 포함할 수 있다. 상기 질소(N)가 함유된 탄화수소 화합물은 피리딘(pyridine)(C5H5N)을 포함할 수 있다. 상기 제1 온도는 550℃ 내지 800℃ 이고, 상기 제2 온도는 550℃ 이하일 수 있다. 상기 하부 그래핀은 상기 제1 소스가스를 이용하여 상기 제1 온도에서 형성할 수 있다. 가령, 상기 제1 멀티층 그래핀은 n형이고, 상기 제2 멀티층 그래핀은 n+형일 수 있다.
상기 제1 멀티층 그래핀은 상기 하부 그래핀의 제1 영역을 노출한 제1 마스크를 이용하여 형성하고, 상기 제2 멀티층 그래핀은 상기 하부 그래핀의 제2 영역을 노출한 제2 마스크를 이용하여 형성할 수 있다. 또는 상기 제1 및 제2 멀티층 그래핀은 랜덤으로 분포되도록 형성할 수도 있다.
상기 하부층은 촉매 금속을 포함할 수 있다. 예를 들어, 상기 촉매 금속은 백금(Pt) 또는 금(Au)을 포함할 수 있다. 다른 예로, 상기 촉매 금속은 Al, Ag, Cu, Ti, Co, Ni 또는 Pd를 포함할 수도 있다.
상기 하부층을 형성하는 단계는, 기판 상에 하부물질층을 형성하는 단계; 및 상기 하부물질층을 패터닝하여 서로 이격된 복수의 상기 하부층을 형성하는 단계;를 포함할 수 있다.
다른 측면에 따르면, 하부층 상에 하부 그래핀을 형성하는 단계; 상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 제1 멀티층 그래핀을 형성하는 단계; 및 상기 하부 그래핀의 상기 제1 영역과 인접한 제2 영역에, 제2 소스가스를 이용하여 제2 온도에서 상기 제2 영역의 하부 그래핀을 포함하는 제2 멀티층 그래핀을 형성하는 단계;를 포함하고, 상기 제1 소스가스와 상기 제2 소스가스는 서로 다른 멀티층 그래핀의 형성방법이 제공될 수 있다. 상기 하부 그래핀은 단층 그래핀일 수 있다. 다른 예로, 상기 하부 그래핀은 이중층 그래핀, 또는 3층 이상의 다층 그래핀일 수도 있다. 상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀 중 적어도 어느 하나는 이중층 그래핀일 수 있다.상기 제1 소스가스와 상기 제2 소스가스 중 하나는 제1 탄화수소 화합물을 포함하고, 다른 하나는 제2 탄화수소 화합물을 포함하며, 상기 제1 탄화수소 화합물은 질소(N)를 함유하지 않고, 상기 제2 탄화수소 화합물은 질소(N)를 함유할 수 있다. 상기 제1 탄화수소 화합물에 의해 상기 제1 멀티층 그래핀이 p형으로 형성되고, 상기 제2 탄화수소 화합물에 의해 상기 제2 멀티층 그래핀이 n형으로 형성될 수 있다. 상기 제1 탄화수소 화합물은 벤젠(C6H6), 에틸렌(C2H4), 아세틸렌(C2H2) 및 트라이에틸보레인(triethylborane)(C6H15B) 중 적어도 하나를 포함할 수 있다. 상기 제1 탄화수소 화합물은 보론(B)을 함유할 수 있다. 상기 제2 탄화수소 화합물은 피리딘(pyridine)(C5H5N)을 포함할 수 있다. 상기 하부 그래핀은 상기 제1 탄화수소 화합물을 이용하여 형성할 수 있다.
또 다른 측면에 따르면, 하부층 상에 하부 그래핀을 형성하는 단계; 및 상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 멀티층 그래핀을 형성하는 단계;를 포함하며, 상기 하부 그래핀을 형성하는 온도가 상기 제2 온도와 다르거나, 상기 하부 그래핀을 형성하는 소스가스가 상기 제1 소스가스와 다른 멀티층 그래핀의 형성방법이 제공될 수 있다. 상기 하부 그래핀은 단층 그래핀이고, 상기 멀티층 그래핀은 이중층 그래핀일 수 있다. 다른 예로, 상기 하부 그래핀은 이중층 그래핀, 또는 3층 이상의 다층 그래핀일 수도 있다. 상기 하부 그래핀과 상기 멀티층 그래핀 중 하나는 p형이고 다른 하나는 n형이며, 상기 하부 그래핀과 상기 멀티층 그래핀은 pn 접합을 형성할 수 있다.
또 다른 측면에 따르면, 멀티층 그래핀을 형성하는 단계; 및 상기 멀티층 그래핀을 구비하는 소자부를 형성하는 단계;를 포함하며, 상기 멀티층 그래핀을 형성하는 단계는, 하부층 상에 하부 그래핀을 형성하는 단계와, 상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 제1 멀티층 그래핀을 형성하는 단계와, 상기 하부 그래핀의 상기 제1 영역과 인접한 제2 영역에, 제2 소스가스를 이용하여 제2 온도에서 상기 제2 영역의 하부 그래핀을 포함하는 제2 멀티층 그래핀을 형성하는 단계를 포함하고, 상기 제1 온도와 상기 제2 온도는 서로 다르거나, 상기 제1 소스가스와 상기 제2 소스가스는 서로 다른 것을 특징으로 하는 그래핀 함유 소자의 제조방법이 제공될 수 있다.
또 다른 측면에 따르면, 멀티층 그래핀을 형성하는 단계; 및 상기 멀티층 그래핀을 구비하는 소자부를 형성하는 단계;를 포함하며, 상기 멀티층 그래핀을 형성하는 단계는, 하부층 상에 하부 그래핀을 형성하는 단계와, 상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 제1 멀티층 그래핀을 형성하는 단계를 포함하며, 상기 하부 그래핀을 형성하는 온도가 상기 제2 온도와 다르거나, 상기 하부 그래핀을 형성하는 소스가스가 상기 제1 소스가스와 다른 것을 특징으로 하는 그래핀 함유 소자의 제조방법이 제공될 수 있다.
제1 기판 상에 상기 멀티층 그래핀을 형성하고, 상기 멀티층 그래핀을 상기 제1 기판에서 제2 기판으로 전사한 후, 상기 제2 기판 상에 상기 소자부를 형성할 수 있다. 또는 제1 기판 상에 상기 멀티층 그래핀을 형성하고, 상기 제1 기판 상에 상기 소자부를 형성할 수도 있다.
또 다른 측면에 따르면, 하부층 상에 하부 그래핀을 형성하는 단계와, 상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 제1 멀티층 그래핀을 형성하는 단계와, 상기 하부 그래핀의 상기 제1 영역과 인접한 제2 영역에, 제2 소스가스를 이용하여 제2 온도에서 상기 제2 영역의 하부 그래핀을 포함하는 제2 멀티층 그래핀을 형성하는 단계를 포함하고, 상기 제1 온도와 상기 제2 온도는 서로 다르거나, 상기 제1 소스가스와 상기 제2 소스가스는 서로 다른 제조방법을 이용하여 형성한 멀티층 그래핀을 포함하는 그래핀 함유 소자가 제공될 수 있다.
또 다른 측면에 따르면, 하부층 상에 하부 그래핀을 형성하는 단계와, 상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 제1 멀티층 그래핀을 형성하는 단계를 포함하며, 상기 하부 그래핀을 형성하는 온도가 상기 제2 온도와 다르거나, 상기 하부 그래핀을 형성하는 소스가스가 상기 제1 소스가스와 다른 제조방법을 이용하여 형성한 멀티층 그래핀을 포함하는 그래핀 함유 소자가 제공될 수 있다.
상기 그래핀 함유 소자는 다이오드이고, 상기 그래핀 함유 소자는 상기 p형 멀티층 그래핀에 연결된 제1 전극과 상기 n형 멀티층 그래핀에 연결된 제2 전극을 더 포함할 수 있다.
상기 그래핀 함유 소자는 트랜지스터이고, 상기 멀티층 그래핀은 채널층으로 사용될 수 있다. 상기 멀티층 그래핀은 pnp 또는 npn 구조를 가질 수 있다.
상기 그래핀 함유 소자는 터널링소자(tunneling device), BJT(binary junction transistor), 배리스터(barristor), FET(field effect transistor), 메모리소자(memory device), 태양전지(solar cell), 광검출기(photodetector), 센서(sensor) 및 발광소자(light emitting device) 중 어느 하나를 포함할 수 있다.
또 다른 측면에 따르면, 제1 영역에 구비된 n형 멀티층 그래핀; 및 상기 제1 영역과 인접한 제2 영역에 구비된 p형 멀티층 그래핀;을 포함하고, 상기 n형 멀티층 그래핀은 탄소 원자들로 구성된 결정 구조에서 일부 탄소 원자가 제1 원자로 치환된 구조를 갖고, 상기 p형 멀티층 그래핀은 탄소 원자들만으로 구성된 결정 구조를 갖거나 그의 일부 탄소 원자가 상기 제1 원자와 다른 제2 원자로 치환된 구조를 갖는 멀티층 그래핀을 구비할 수 있다. 상기 멀티층 그래핀은 이중층 그래핀일 수 있다. 상기 제1 원자는 질소(N)일 수 있다.
개시된 실시예들에 따르면, 우수한 물성/특성을 갖는 멀티층 그래핀을 제조할 수 있다. 밴드갭을 가지며 우수한 pn 접합 특성을 갖는 멀티층 그래핀을 제조할 수 있다. pn 접합부에 존재하는 공핍영역의 폭이 작은 멀티층 그래핀을 제조할 수 있다. 패턴화된 구조를 가지면서 결함이 없는 에지부(defect-free edge portion)를 갖는 멀티층 그래핀을 제조할 수 있다.
상기 멀티층 그래핀을 이용하여 우수한 성능을 갖는 소자(그래핀 함유 소자)를 구현할 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도다.
도 2는 도 1d의 제1 이중층 그래핀의 에너지 밴드 구조를 보여주는 다이어그램이다.
도 3은 도 1a 내지 도 1f에 도시된 실시예에 따른 형성방법에 의해 형성된 멀티층 그래핀을 보여주는 사시도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도이다.
도 5a 내지 도 5h는 본 발명의 또 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도이다.
도 7a 내지 도7d는 본 발명의 또 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도이다.
도 8은 도 7a 내지 도 7d에 도시된 실시예에 따른 형성방법에 의해 랜덤하게 형성된 멀티층 그래핀을 보여주는 평면도이다.
도 9a 내지 도 9f는 본 발명의 또 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도이다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 사시도이다.
도 11은 본 발명의 일 실시예에 따른 멀티층 그래핀의 구조를 설명하기 위한 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 멀티층 그래핀의 구조를 설명하기 위한 평면도이다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 사시도이다.
도 14a 내지 도 14c는 본 발명의 다른 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 단면도이다.
도 15a 내지 도 15c는 본 발명의 또 다른 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 단면도이다.
도 16a 내지 도 16c는 본 발명의 또 다른 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 단면도이다.
도 17a 및 도 17b는 본 발명의 또 다른 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 단면도이다.
도 18은 질소가 함유된 단층 그래핀을 보여주는 STM(scanning tunneling microscopy) 이미지이다.
도 19는 본 발명의 실시예에 따라 제조된 n형 이중층 그래핀을 보여주는 STM 이미지이다.
도 20 내지 도 24는 본 발명의 실시예들에서 그래핀을 형성하는데 사용될 수 있는 다양한 소스가스의 화학 구조를 보여주는 도면이다.
이하, 첨부된 도면들을 참조하여, 멀티층 그래핀 및 그 형성방법과 멀티층 그래핀을 포함하는 소자 및 그 제조방법에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 소정의 물질층이 기판이나 다른 층에 존재한다고 설명될 때, 그 물질층은 기판이나 다른 층에 직접 접하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 존재할 수도 있다. 그리고, 아래의 실시예에서 각 층을 이루는 물질은 예시적인 것이므로, 이외에 다른 물질이 사용될 수도 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도이다.
도 1a를 참조하면, 먼저 하부층(underlayer)(120)이 마련된 기판(110)을 준비한다. 기판(110)은, 예컨대, 실리콘(Si) 기판일 수 있지만, 그 밖에 다른 기판을 사용할 수 있다. 하부층(120)은 그 위에 그래핀을 형성하기 위한 촉매를 포함하는 물질층일 수 있다. 상기 촉매는 금속일 수 있다. 따라서, 하부층(120)은 촉매 금속층이라 할 수 있다. 구체적인 예로, 하부층(120)은 상기 촉매로 백금(Pt)을 포함할 수 있다. 이 경우, 하부층(120)은 Pt층일 수 있다.
다음, 제1 소스가스(130)를 이용하여 제1 온도(T10)에서 그래핀 형성 공정을 진행할 수 있다. 제1 소스가스(130)를 기판(110)이 구비된 챔버(chamber)(미도시) 내에 흘려주어 제1 소스가스(130)의 물질을 노출된 하부층(120) 영역(즉, 상기 제1 영역)에 흡착시키고, 기판(110) 또는 챔버를 제1 온도(T10)로 가열할 수 있다. 제1 소스가스(130)의 주입 공정을 먼저 진행한 후 상기 가열 공정을 진행하거나, 상기 가열 공정을 먼저 진행한 후 상기 주입 공정을 진행할 수 있다. 또는, 상기 가열 공정과 주입 공정을 동시에 진행할 수 있다. 이 결과, 도 1b에 도시된 바와 같이, 하부층(120) 상에 하부 그래핀(141)이 형성될 수 있다. 가열 공정의 지속시간을 조절하는 등의 방식으로 하부 그래핀(141)은 단층(단원자층)으로 형성할 수 있다.
도 1a 및 도 1b에서 하부 그래핀(141)을 형성하는 공정은 일종의 CVD(chemical vapor deposition) 공정일 수 있다. 제1 소스가스(130) 및 제1 온도(T10)를 이용한 하부 그래핀(141)의 형성에 대해서는 추후에 보다 상세히 설명한다.
도 1c를 참조하면, 기판(110) 상에 하부 그래핀(141)의 제1 영역(A)을 오픈하고 나머지 부분을 가리는 제1 마스크층(150)을 형성할 수 있다. 제1 마스크층(150)은 금속이나 금속화합물, 산화물, 질화물 등으로 형성할 수 있고, 비교적 높은 온도(예컨대, 약 500℃ 이상의 온도)에서 사용 가능한 폴리머 물질로 형성할 수도 있다.
다음으로, 제1 소스가스(130)를 이용하여 제1 온도(T10)에서 제1 멀티층 그래핀 형성 공정을 진행할 수 있다. 제1 소스가스(130)를 챔버 내에 흘려주고 기판(110) 또는 챔버를 제1 온도(T10)로 가열할 수 있다. 전술한 예와 마찬가지로, 제1 소스가스(130)의 주입 공정을 먼저 진행한 후 상기 가열 공정을 진행하거나, 상기 가열 공정을 먼저 진행한 후 상기 주입 공정을 진행하거나, 또는 상기 가열 공정과 주입 공정을 동시에 진행할 수 있다. 이 결과, 제1 소스가스(130)의 물질은 제1 영역(A1)의 하부 그래핀(141a)을 통해 하부층(120)에 흡착되어 추가적인 그래핀(도 1d의 142)을 형성하게 되며, 결과적으로 제1 멀티층 그래핀(140a)이 제1 영역(A1)에 형성될 수 있다. 제1 영역(A1)에 형성되는 추가적인 그래핀(142) 역시 단층 그래핀일 수 있는바, 이 경우, 제1 멀티층 그래핀(140a)은 이중층 그래핀일 수 있다.
다음으로, 도 1d에 도시된 바와 같이, 제1 마스크층(도 1c의 150)을 제거한다.
다음으로, 도 1e에 도시된 바와 같이, 제2 마스크층(170)을 제1 멀티층 그래핀(140a) 상에 형성하여 제1 멀티층 그래핀(140a)을 가린다. 제2 마스크층(170)은 제1 멀티층 그래핀(140a)이 형성되지 않은 하부 그래핀(141)의 제2 영역(A2)을 노출시킨다. 상기 제2 영역(A2)은 상기 제1 영역(A1)에 인접한 영역일 수 있다.
다음으로, 하부 그래핀(141)에서 제2 마스크층(170)으로 커버되지 않고 노출된 제2 영역(A2)에 대해 제2 소스가스(160)를 이용하여 제2 온도(T20)에서 제2 그래핀 형성 공정을 진행할 수 있다.
제2 소스가스(160)를 기판(110)이 구비된 챔버 내에 흘려주고 기판(110) 또는 챔버를 제2 온도(T20)로 가열할 수 있다. 제2 소스가스(160)의 주입 공정을 먼저 진행한 후 가열 공정을 진행하거나, 그 반대일 수 있고, 또는, 이들을 동시에 진행할 수도 있다. 이 결과, 제2 소스가스(160)의 물질은 제2 영역(A2)의 하부 그래핀(141b)을 통해 하부층(120)에 흡착되어 추가적인 그래핀(도 1f의 143)을 형성하게 되며, 결과적으로 도 1f에 도시된 바와 같이, 제2 멀티층 그래핀(140b)이 제2 영역(A2)에 형성될 수 있다. 제2 영역(A2)에 형성되는 추가적인 그래핀(143) 역시 단층 그래핀일 수 있는바, 이 경우, 제2 멀티층 그래핀(140b)은 이중층 그래핀일 수 있다.
제1 및 제2 멀티층 그래핀(140a, 140b)은 인접한 제1 및 제2 영역(A1, A2)에 각각 형성되므로, 제1 및 제2 멀티층 그래핀(140a, 140b)은 동일 평면 상에서 접하게 된다. 즉, 제1 멀티층 그래핀(140a)의 측면에 제2 멀티층 그래핀(140b)이 접합될 수 있다.
본 실시예에서 도 1a 및 도 1c의 제1 소스가스(130)와 도 1e의 제2 소스가스(160)는 서로 동일할 수 있다. 이 경우, 제1 소스가스(130)와 제2 소스가스(160)는 질소(N)가 함유된 탄화수소 화합물을 포함할 수 있다. 상기 질소(N)가 함유된 탄화수소 화합물은, 예컨대, 피리딘(pyridine)(C5H5N)을 포함할 수 있다. 즉, 제1 소스가스(130)와 제2 소스가스(160)는 모두 피리딘(pyridine)(C5H5N) 가스일 수 있다. 이와 같이 동일한 소스가스(130, 160)를 사용하더라도, 서로 다른 공정 온도(T10, T20)를 사용함으로써, 후술하는 바와 같이 서로 다른 반도체 타입을 갖는 제1 및 제2 멀티층 그래핀(140a, 140b)을 형성할 수 있다. 여기서, 하부 그래핀(141)이나 제1 멀티층 그래핀(140a)을 형성하기 위한 제1 온도(T10)는 약 700℃ 이상일 수 있고, 제2 멀티층 그래핀(140b)을 형성하기 위한 제2 온도(T20)는 약 550℃ 이하일 수 있다. 보다 구체적으로는, 상기 제1 온도(T10)는 약 700∼1200℃ 정도일 수 있고, 상기 제2 온도(T20)는 약 450∼550℃ 정도일 수 있다.
도 1a 및 도 1c에서 제1 소스가스(130)가 피리딘(pyridine)(C5H5N)을 포함하고, 제1 온도(T10)가 약 700℃ 이상인 경우, 이러한 고온 상태에서는 피리딘의 수소(H)는 물론 질소(N)도 분해되어 제거될 수 있다. 따라서, 도 1c의 제1 멀티층 그래핀(140a)은 질소(N) 원자를 포함하지 않을 수 있다. 질소(N) 원자는 그래핀에 대하여 n형 도펀트(dopant)로 작용할 수 있는데, 이러한 질소(N) 원자가 제1 멀티층 그래핀(140a)에 포함되지 않을 수 있다. 이 경우, 제1 멀티층 그래핀(140a)은 하부층(120)에 의한 도핑 효과에 의해 p형 그래핀으로 형성될 수 있다.
도 2는 이중층 그래핀의 지배적인(dominant) 에너지 밴드의 구조를 보여주는 다이어그램이다. 페르미 레벨(Fermi level)은 영(zero)로 세팅하였다. 도 2를 참조하면, 이중층 그래핀은 밴드갭 구조를 가짐을 볼 수 있다. 이는, 그래핀이 이중층을 형성함에 따라 탄소 원자가 가지는 전기적 상호작용의 대칭성이 붕괴되면서 밴드갭을 가지게 되는 것으로 이해될 수 있다. 또한, 이중층 그래핀이 Pt 상에 형성 될 때, Pt에 의해 이중층 그래핀의 밴드갭의 중간값이 페르미 레벨에 대하여 수백 mV 정도(예컨대, 약 300 mV 정도) 상승함을 볼 수 있다. 전술한 바와 같이, 제1 멀티층 그래핀(140a)은 이중층 그래핀일 수 있다. 이러한 경우, 도 2에서 볼 수 있듯이, 제1 멀티층 그래핀(140a)(이중층 그래핀)은 밴드갭이 오픈된 p형 반도체 특성을 가질 수 있다. 실리콘 기반의 많은 반도체 소자들은 반도체의 밴드갭 특성을 이용하고 있다. 그런데, 단층 그래핀은 π-결합 밴드와 π+반결합 밴드가 디락 포인트(Dirac point)에서 서로 만나, 밴드갭이 존재하지 않으며, 단층 그래핀에 도핑을 하여 디락 포인트를 페르미 레벨에서 상방 혹은 하방으로 이동시키더라도, 밴드갭이 여전히 없는 상태가 유지된다. 따라서, 기존의 실리콘 기반의 많은 반도체 소자들에 단층 그래핀을 그대로 적용하기에는 한계가 있다. 그런데, 본 실시예에 의해 제조된 멀티층 그래핀(140) (이중층 그래핀)은, 이중층 구조로 말미암아 밴드갭을 열게 되어, 기존에 활용되어 왔던 반도체의 밴드갭 특성을 이용할 수 있게 된다.한편, 도 1e에서 제2 소스가스(160)가 피리딘을 포함하고, 제2 온도(T20)가 약 550℃ 이하인 경우, 이러한 비교적 저온의 온도 범위에서는 피리딘의 질소(N)가 제거되지 않고, 탄소(C)와 함께 추가적인 하부 그래핀(도 1f의 143))을 형성하는데 사용될 수 있다. 또한, 도 1a 및 도 1c의 공정에서 제1 온도(T10)가 약 700℃ 이상이 되어 하부 그래핀(141)에 질소(N) 원자가 대부분 제거되었더라도, 도 1e의 제2 멀티층 그래핀 형성공정에서 피리딘의 질소(N)가 제2 영역(A2)의 하부 그래핀(141)에도 침투하여, 도 1f에 도시되듯이, 제2 영역(A2)의 하부 그래핀(141b)도 질소(N) 원자로 도핑되도록 한다. 따라서, 도 1f의 제2 멀티층 그래핀(140b)은 질소(N) 원자를 포함할 수 있다. 질소(N) 원자는 n형 도펀트일 수 있으므로, 제2 멀티층 그래핀(140b)은 질소(N) 원자에 의해 n형 반도체 특성을 가질 수 있다. 또한, 전술한 바와 유사하게, 제2 멀티층 그래핀(140b)은 이중층으로 형성될 수 있으며, 이 경우 이중층 효과에 따라 밴드갭 구조를 가질 수 있다. 즉, 제2 멀티층 그래핀(140b)은 밴드갭이 오픈된 n형 반도체 특성을 가질 수 있다.
제2 온도(T20)의 레벨에 따라, 제2 그래핀(140b)의 도핑 농도가 조절될 수 있다. 이는 제2 온도(T20)의 레벨에 따라, 제2 그래핀(140b)에 포함되는 질소(N) 원자의 양이 달라지기 때문이다. 제2 온도(T20)가 낮을수록(예컨대, 약 450℃에 가까울수록), 제2 그래핀(140b)의 n-도핑 농도는 증가할 수 있다. 반대로, 제2 온도(T20)가 높을수록(예컨대, 약 550℃에 가까울수록), 제2 그래핀(140b)의 n-도핑 농도는 감소할 수 있다. 따라서, 제2 온도(T20)를 소정 범위 내에서 조절함으로써, 제2 그래핀(140b)의 도핑 농도를 용이하게 제어할 수 있다.
위와 같이, 한 가지 종류의 소스가스를 사용하되, 그래핀 성장 단계에서 공정 온도를 다르게 함으로써, p형 및 n형 멀티층 그래핀(즉, 140a. 140b)을 매우 용이하게 형성할 수 있다. 한 가지 종류의 소스가스를 사용하므로, 공정이 단순화되어 제조 비용이 절감되고 제조 시간이 단축될 수 있다. 또한, 위와 같은 방법으로 형성된 p형 및 n형 멀티층 그래핀(즉, 140a. 140b)의 접합부, 즉, pn 접합부는 우수한 특성을 가질 수 있다. 또한, 상기 p형 및 n형 멀티층 그래핀(즉, 140a. 140b)은 결함이 없거나 거의 없는 구조를 가질 수 있기 때문에, 이들을 포함하는 멀티층 그래핀(140)은 우수한 특성/물성을 나타낼 수 있다. 멀티층 그래핀(140)의 결정 구조 및 특징에 대해서는 추후에 도 10 등을 참조하여 보다 상세히 설명한다.
제1 멀티층 그래핀(140a)이 만들어진 상태에서, 제2 소스가스(160) 및 제2 온도(T20)로 제2 멀티층 그래핀(140b)을 형성할 때, 탄소(C) 원자들은 에너지적으로 가장 안정된 곳을 찾아가게 되는데, 이와 관련하여, 제1 멀티층 그래핀(140a)의 측면으로부터 제2 멀티층 그래핀(140b)이 성장할 수 있다. 따라서, 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b) 사이의 경계부에는 결함이 없거나 거의 없을 수 있다. 다시 말해, 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b)의 결합은 '화학적 결합(chemical bond)'에 가까울 수 있다. 따라서, 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b)은 pn 접합을 형성한다고 할 수 있다. 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b)을 합하여 하나의 멀티층 그래핀(140)이라 할 수 있다. 달리 말하며, 멀티층 그래핀(140)은 pn 접합 구조를 갖는다고 할 수 있다.
본 실시예에서 하부층(120)은 촉매 물질로 Pt을 포함한 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않는다. 예컨대, 하부층(120)은 촉매로 금(Au)을 포함하는 경우에도, 제1 멀티층 그래핀(410a)은 하부층(120)의 Au에 의해 밴드갭이 페르미 레벨에 대하여 상승하여 p형 도전성을 가질 수 있다.
다른 예로서, 하부층(120)이 Al, Ag, Cu, Ti, Co, Ni 또는 Pd와 같은 금속 촉매를 포함하는 경우, 제1 멀티층 그래핀(410a)은 밴드갭이 페르미 레벨에 대하여 하강하여 n형 도전성을 가질 수 있다. 이 경우, 제2 소스가스(160)와 제2 온도(T20)을 적절히 선택함으로써, 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b)은 n-n+접합을 가지거나, np접합을 가질 수도 있을 것이다.
도 3은 본 실시예의 형성방법에 의해 완성된 멀티층 그래핀(140)을 보여주는 사시도이다. 도 3을 참조하면, 멀티층 그래핀(140)은 제1 및 제2 멀티층 그래핀(140a, 140b)을 포함한다. 멀티층 그래핀(140)은 기판(110)상의 하부층(120)상에 형성될 수 있다. 전술한 바와 같이 제1 및 제2 멀티층 그래핀(140a, 140b)은 측방향으로 서로 접합된 구조를 가질 수 있다. 한편, 제1 멀티층 그래핀(140a)은 제1 타입(type)의 반도체일 수 있으며, 제2 멀티층 그래핀(140b)은 제2 타입의 반도체일 수 있다. 전술하는 바와 같이, 제1 멀티층 그래핀(140a)은 밴드갭이 오픈된 p형 도전형을 가지며, 제2 멀티층 그래핀(140b)은 밴드갭이 오픈된 n형 도전형을 가져, pn접합을 이룰 수 있다.
본 실시예에서는 하부 그래핀(141)이 단층 그래핀이고, 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b)이 이중층 그래핀인 경우를 예로 들어 설명하고 있으나, 이에 한정되는 것은 아니다. 가열 공정의 지속시간을 조정하는 등의 방식으로 하부 그래핀(141)을 이중층이나 3층이상의 다층으로 성장시킬 수도 있다. 마찬가지로 추가적인 그래핀(142, 143) 역시 이중층이나 3층이상의 다층으로 성장시킬 수도 있다. 하부 그래핀(141)을 이중층 그래핀으로 형성하고, 추가적인 그래핀(142, 143)을 단층 그래핀으로 형성하는 경우, 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b)은 3층 그래핀(trilayer grapheme)일 수 있다. 또는, 하부 그래핀(141)을 단층 그래핀으로 형성하고, 추가적인 그래핀(142, 143)을 이중층 그래핀으로 형성하는 경우, 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b)은 3층 그래핀(trilayer grapheme)일 수 있다. 이와 같은 3층 그래핀은 적층 순서에 따라 전기적 특성이 달라짐이 알려져 있다. 가령, 버날(Bernal) (ABA 적층형) 3층 그래핀은 튜너블 밴드를 갖는 반금속성(semi-metallic) 특성을 가지고 있음이 알려져 있다. 또한, 마름모형(rhombohedral)(ABC 적층형) 3층 그래핀은 튜너블 밴드갭을 가는 반도체 특성을 가지고 있음이 알려져 있다. 다른 예로, 하부 그래핀(141)을 단층 그래핀으로 형성하고, 추가적인 그래핀(142, 143)을 다층 그래핀으로 형성하거나, 하부 그래핀(141)을 다층 그래핀으로 형성하고, 추가적인 그래핀(142, 143)을 단층 그래핀으로 형성하거나, 또는 하부 그래핀(141)과, 추가적인 그래핀(142, 143)을 모두 다층 그래핀으로 형성할 수도 있을 것이다. 또 다른 예로, 제1 멀티층 그래핀(140a)의 층수와 제2 멀티층 그래핀(140b)의 층수를 다르게 형성할 수도 있을 것이다. 당해 분야의 당업자라면, 요구되는 특성에 맞게 하부 그래핀(141)과, 추가적인 그래핀(142, 143)의 층수를 적절하게 선택할 수 있음을 이해할 수 있을 것이다.
본 실시예에서는 서로 같은 소스가스(130, 160)를 사용하여 p형 및 n형 멀티층 그래핀(즉, 140a. 140b)을 형성하는 방법에 대해 설명하였지만, 본 발명의 다른 실시예에 따르면, 서로 다른 소스가스를 사용하여 p형 및 n형 멀티층 그래핀(즉, 140a. 140b)을 형성할 수 있다. 그 일례가 도 4a 내지 도 4f에 도시되어 있다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도다.
도 4a를 참조하면, 먼저 하부층(220)이 마련된 기판(210)을 준비한다. 하부층(220)은 Pt, Ni, Cu, Ir 등의 촉매를 포함할 수 있다. 제1 소스가스(230)를 이용하여 제1 온도(T21)에서 하부층(220)상에 도 4b에 도시되듯이 하부 그래핀(241)을 형성한다. 가열 공정의 지속시간을 조절하는 등의 방식으로 하부 그래핀(141)은 단층(단원자층)으로 형성할 수 있다. 물론, 가열 공정의 지속시간을 연장하는 등의 방식으로 하부 그래핀(141)은 이중층이나 3층이상의 다층으로 성장될 수도 있다.
다음으로, 도 4c에 도시되듯이, 하부 그래핀(241)의 제1 영역(B1)을 오픈하고 나머지 부분을 가리는 제1 마스크층(250)을 형성할 수 있다. 이는 도 1c의 기판(110) 상에 하부층(120) 및 제2 마스크층(150)이 형성된 구조와 유사할 수 있다. 제1 마스크층(250)은 금속이나 금속화합물, 산화물, 질화물 등으로 형성하거나, 폴리머로 형성할 수도 있다. 다음, 제2 소스가스(260)를 이용하여 제2 온도(T21)에서 제1 멀티층 그래핀 형성 공정을 진행할 수 있다.
도 4c의 제1 멀티층 그래핀 형성 공정의 결과, 도 4d에 도시된 바와 같이, 하부 그래핀(241)에서 제1 마스크층(250)으로 커버되지 않은 영역(제1 영역)(B1)은 제1 멀티층 그래핀(240a)이 될 수 있다. 즉, 제2 소스가스(260)의 물질은 하부 그래핀(241)에서 노출된 제1 영역(B1)을 통해 하부층(220)에 흡착되어 추가적인 하부 그래핀(도 4d의 242)을 형성하게 되므로, 결과적으로 제1 영역(B1)에 제1 멀티층 그래핀(240a)이 형성될 수 있다. 제1 영역(B1)에 형성되는 추가적인 그래핀(242) 역시 단층 그래핀일 수 있는바, 이 경우, 제1 멀티층 그래핀(240a)은 이중층 그래핀일 수 있다. 물론, 추가적인 그래핀(242)은 이중층이나 3층이상의 다층으로 성장시킬 수도 있으며, 이 경우 제1 멀티층 그래핀(240a)은 3층이상의 다층 그래핀일 수 있다.
도 4d 및 도 4e를 참조하면, 제1 마스크층(도 4c의 250)을 제거한 후, 제1 멀티층 그래핀(240a) 상에 제2 마스크층(270)을 형성할 수 있다. 제2 마스크층(270)은 금속이나 금속화합물, 산화물, 질화물 등으로 형성하거나, 폴리머로 형성할 수도 있다. 제2 마스크층(270)은 하부 그래핀(241)에서 제1 멀티층 그래핀(240a)이 형성되지 않은 제2 영역(B2)을 오픈한다. 제3 소스가스(270)를 이용하여 제3 온도(T31)에서 제2 영역(B2)상에 제2 멀티층 그래핀 형성 공정을 진행할 수 있다. 이 결과, 제3 소스가스(270)의 물질은 제2 영역(B2)의 하부 그래핀(241b)을 통해 하부층(120)에 흡착되어 추가적인 그래핀(도 2f의 243)을 형성하게 된다. 제2 영역(B2)에 형성되는 추가적인 그래핀(243) 역시 단층 그래핀일 수 있는바, 이 경우, 제2 멀티층 그래핀(240b)은 이중층 그래핀일 수 있다. 물론, 추가적인 그래핀(243)은 이중층이나 3층이상의 다층으로 성장시킬 수도 있으며, 이 경우 제2 멀티층 그래핀(240b)은 3층이상의 다층 그래핀일 수 있다.
결과적으로, 도 4f에 도시된 바와 같이, 제1 그래핀 이중층(240a)과 접합된 제2그래핀 이중층(240b)이 제2 영역(B2)에 형성될 수 있다. 제2 영역(B2)에 형성되는 추가적인 그래핀(243) 역시 단층 그래핀일 수 있는바, 이 경우, 제2그래핀 이중층(240b)은 이중층 그래핀일 수 있다. 제1 및 제2 멀티층 그래핀(240a, 240b)을 합하여 멀티층 그래핀(240)이라 할 수 있다. 전술한 바와 같이, 제1 멀티층 그래핀(240a)과 제2 멀티층 그래핀(240b)은 이중층일 수 있으며, 이 경우 멀티층 그래핀(240)은 이중층 그래핀일 수 있다.
본 실시예에서 도 4c의 제2 소스가스(260)와 도 4e의 제3 소스가스(280)는 서로 다를 수 있다. 예컨대, 제2 소스가스(260)는 제1 탄화수소 화합물을 포함할 수 있고, 제3 소스가스(280)는 제2 탄화수소 화합물을 포함할 수 있다. 상기 제1 탄화수소 화합물은 질소(N)를 함유하지 않을 수 있고, 상기 제2 탄화수소 화합물은 질소(N)를 함유할 수 있다. 구체적인 예로, 제2 소스가스(260)는 벤젠(C6H6), 에틸렌(C2H4), 아세틸렌(C2H2) 등의 탄화수소 화합물을 포함할 수 있다. 이들은 탄소(C)와 수소(H)만으로 이루어진 화합물일 수 있다. 제2 소스가스(260)는 보론(B)을 함유하는 탄화수소 화합물, 예컨대, 트라이에틸보레인(triethylborane)(C6H15B)을 포함할 수도 있다. 따라서, 제2 소스가스(260)는 벤젠(C6H6), 에틸렌(C2H4), 아세틸렌(C2H2), 트라이에틸보레인(triethylborane)(C6H15B) 등으로 구성된 화합물 중 적어도 하나를 포함한다고 할 수 있다. 제3 소스가스(280)는 질소(N)를 함유하는 탄화수소 화합물, 예컨대, 피리딘(pyridine)(C5H5N)을 포함할 수 있다. 이와 같이, 제2 소스가스(260)와 제3 소스가스(280)가 서로 다른 경우, 제2 온도(T21)와 제3 온도(T31)는 서로 다르거나 같을 수도 있다. 제2 온도(T21)가 제3 온도(T31)보다 높을 수 있지만, 그 반대일 수도 있고, 경우에 따라서는, 두 온도(T21, T31)가 같거나 거의 유사할 수도 있다.
도 4c에서 제2 소스가스(260)가 벤젠(C6H6), 에틸렌(C2H4) 또는 아세틸렌(C2H2)을 포함하는 경우, 제2 온도(T21)는 약 450∼1200℃ 정도일 수 있다. 만약, 제2 소스가스(260)가 트라이에틸보레인(triethylborane)(C6H15B)을 포함하는 경우, 제2 온도(T21)는 약 320∼630℃ 정도일 수 있다. 이러한 조건에서, 도 4d의 제1 멀티층 그래핀(240a)이 p형 도전성을 가질 수 있다. 따라서, 제2 온도(T21)의 범위는 약 320∼1200℃ 정도로 넓을 수 있다. 제2 소스가스(260)가 벤젠(C6H6), 에틸렌(C2H4), 아세틸렌(C2H2) 등의 탄화수소 화합물을 포함하는 경우, 제1 멀티층 그래핀(240a)은 탄소(C) 원자들만으로 구성될 수 있고, 하부층(220)에 의해 p형 반도체 특성을 가질 수 있다. 제2 소스가스(260)가 트라이에틸보레인(triethylborane)(C6H15B)과 같이 보론(B)을 함유하는 탄화수소 화합물인 경우, 제1 멀티층 그래핀(240a)은 보론(B) 원자를 포함하도록 형성될 수 있고, 보론(B) 원자에 의해 p형 반도체 특성을 가질 수 있다. 보론(B)은 그래핀에 대해 p형 도펀트로 작용할 수 있다. 전술한 바와 같이, 제1 멀티층 그래핀(240a)은 이중층일 수 있으며, 이 경우 제1 멀티층 그래핀(240a)은 밴드갭이 오픈된 p형 이중층 그래핀일 수 있다.
한편, 도 4a의 제1 소스가스(230)와 도 4c의 제2 소스가스(260)는 같거나 혹은 다를 수 있다. 예를 들어, 도 4a의 제1 소스가스(230)와 도 4c의 제2 소스가스(260)는 같고, 제1 온도(T11)와 제2 온도(T21)는 서로 같을 수 있다. 다른 예로, 도 4a의 제1 소스가스(230) 및 제1 온도(T11)는 도 1a의 제1 소스가스(130) 및 제2 온도(T10)와 같을 수도 있다.
도 4d에서 제3 소스가스(280)가 피리딘(pyridine)(C5H5N)을 포함하는 경우, 제3 온도(T31)는 약 550℃ 이하일 수 있다. 이 경우, 형성되는 그래핀(도 4f의 제2 멀티층 그래핀)(240b)은 질소(N) 원자를 포함하는 n형 멀티층 그래핀일 수 있다. 이는 도 1e 및 도 1f에서 제2 그래핀(140b)에 대하여 설명한 바와 동일할 수 있다. 상기 제3 온도(T31)의 범위는 약 450∼550℃ 정도일 수 있다. 전술한 바와 같이, 제2 멀티층 그래핀(240b)은 이중층일 수 있으며, 이 경우 제2 멀티층 그래핀(240b)은 밴드갭이 오픈된 n형 이중층 그래핀일 수 있다.
결과적으로, 본 실시예에 따라 형성된 멀티층 그래핀(240)은 밴드갭이 오픈되어 있으며 pn접합된 이중층 그래핀일 수 있다. 물론, 요구되는 특성에 맞게 하부 그래핀(241)과, 추가적인 그래핀(242, 243)의 층수를 적절하게 선택함으로써, 멀티층 그래핀(240)은 3층 이상의 다층 그래핀일 수도 있다.
도 4a 내지 도 4f의 실시예에서는 제1 멀티층 그래핀(240a)이 p형일 수 있고, 제2멀티층 그래핀(240b)이 n형일 수 있는데, 다른 실시예에 따르면, n형 멀티층 그래핀을 먼저 형성한 후, p형 멀티층 그래핀을 형성할 수도 있다. 예를 들어, 도 4c의 제1 멀티층 그래핀 형성 공정과 도 4e의 제2 멀티층 그래핀 형성 공정을 뒤바꿈으로써, n형 멀티층 그래핀을 먼저 형성한 후, p형 멀티층 그래핀을 형성할 수 있을 것이다. 이 경우, p형 멀티층 그래핀의 형성시 n형 멀티층 그래핀의 손상이 발생되는 것을 방지하기 위하여, p형 멀티층 그래핀의 형성 온도가 n형 멀티층 그래핀의 형성 온도보다 낮거나 같도록 할 수 있다.
도 5a 내지 도 5h는 본 발명의 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 사시도이다.
도 5a를 참조하면, 먼저 하부층(320)이 마련된 기판(310)을 준비한다. 기판(310) 및 하부층(320)은 도 1a의 기판(110) 및 하부층(120)이나 도 4a의 기판(210) 및 하부층(220)과 동일하거나 유사할 수 있다.
제1 소스가스(330)를 이용하여 제1 온도(T13)에서 하부층(320)상에 도 5b에 도시되듯이 하부 그래핀(341)을 형성한다. 도 5a 및 도 5b의 공정은 도 1a 및 도 1b 또는 도 4a 및 도 4b의 하부 그래핀 형성 공정과 동일하거나 유사할 수 있다.
다음으로, 도 5c에 도시되듯이, 하부 그래핀(341)의 제1 영역(C1)을 오픈하고 나머지 부분을 가리는 제1 마스크층(350)을 형성할 수 있다. 이는 도 1c의 기판(110) 상에 하부층(120) 및 제1 마스크층(150)이 형성된 구조와 유사할 수 있다. 제1 마스크층(350)은 금속이나 금속화합물, 산화물, 질화물 등으로 형성하거나, 폴리머로 형성할 수도 있다. 다음, 제2 소스가스(360)를 이용하여 제2 온도(T23)에서 제1 영역(C1)에 제1 멀티층 그래핀 형성 공정을 진행할 수 있다.
제2 소스가스(360) 및 제2 온도(T23)는 도 1c의 제1 소스가스(130) 및 제1 온도(T10)에 대응되거나, 도 3c의 제2 소스가스(260) 및 제2 온도(T21)에 대응될 수 있다.
도 5c의 제1 멀티층 그래핀 형성 공정의 결과, 도 5d에 도시된 바와 같이, 제1 영역(C1)의 하부 그래핀(341a)와 추가적인 그래핀(342)으로 이루어진 제1 멀티층 그래핀(340a)이 형성될 수 있다. 제1 멀티층 그래핀(340a)은, 예컨대, 밴드갭이 오픈된 p형 이중층 그래핀일 수 있다.
도 5e를 참조하면, 제1 마스크층(도 5c의 450)을 제거한 후, 제2 마스크층(351)을 형성할 수 있다. 하부 그래핀(341)의 제2 영역(C2)은 제2 마스크층(351)으로 커버되지 않고 노출될 수 있다. 다음, 제3 소스가스(370)를 이용하여 제3 온도(T33)에서 제2 영역(C2)에 제2 멀티층 그래핀 형성 공정을 진행할 수 있다. 제3 소스가스(370) 및 제3 온도(T33)는 도 1e의 제2 소스가스(160) 및 제2 온도(T20)에 대응되거나, 도 2e의 제3 소스가스(280) 및 제3 온도(T31)에 대응될 수 있다.
도 5e의 제2 멀티층 그래핀 형성 공정의 결과, 도 5f에 도시된 바와 같이, 제2 영역(C2)의 하부 그래핀(341b)와 추가적인 그래핀(343)으로 이루어진 제2 멀티층 그래핀(340b)이 형성될 수 있다. 제2 멀티층 그래핀(340b)은, 예컨대, 밴드갭이 오픈된 n형 이중층 그래핀일 수 있다.
도 5g를 참조하면, 제2 마스크층(도 5e의 351)을 제거한 후, 제3 마스크층(352)을 형성할 수 있다. 하부 그래핀(341)의 제3 영역(C3)은 제3 마스크층(352)으로 커버되지 않고 노출될 수 있다. 다음, 노출된 하부 그래핀(341)의 제3 영역(C3)에 대한 제3 멀티층 그래핀 형성 공정을 진행할 수 있다. 이때, 제4 소스가스(380) 및 제4 온도(T43)를 사용할 수 있다. 제4 소스가스(380)는 보론(B)을 함유하는 탄화수소 화합물, 예컨대, 트라이에틸보레인(triethylborane)(C6H15B)을 포함하거나, 벤젠(C6H6), 에틸렌(C2H4), 아세틸렌(C2H2) 등의 탄화수소 화합물을 포함할 수 있다. 제3 소스가스(370)에 의해 형성되는 제2 멀티층 그래핀(340b)이 n형이고, 제4 소스가스(380)에 의해 형성되는 제3 멀티층 그래핀(340c)이 p형인 경우, 제3 멀티층 그래핀(340c)을 형성하기 위한 제4 온도(T43)는 제2 멀티층 그래핀(340b)을 형성하기 위한 제3 온도(T33)보다 낮거나 같을 수 있다. 이는 제3 멀티층 그래핀(340c)의 형성시, 제2 멀티층 그래핀(340b)의 손상을 방지하기 위함일 수 있다. 예를 들어, 제4 온도(T43)는 약 550℃ 미만 또는 약 500℃ 미만의 온도일 수 있다.
도 5g의 제3 멀티층 그래핀 형성 공정의 결과, 도 5h에 도시된 바와 같이, 제1 영역(C3)의 하부 그래핀(341b)와 추가적인 그래핀(343)으로 이루어진 제3 멀티층 그래핀(340c)이 형성될 수 있다. 제3 그래핀(340c)은, 예컨대, 밴드갭이 오픈된 p형 이중층 그래핀일 수 있다.
도 5h에서 제1 내지 제3 멀티층 그래핀(340a, 340b, 340c)은 하나의 멀티층 그래핀(340)을 구성할 수 있다. 멀티층 그래핀(340)은 pnp 구조를 갖는다고 할 수 있다. 전술한 바와 같이, 제1 내지 제3 멀티층 그래핀(340a, 340b, 340c)은 이중층일 수 있으며, 이 경우 멀티층 그래핀(340)은 밴드 갭을 가지고 있다. 제1 내지 제3 멀티층 그래핀(340a, 340b, 340c)의 사이즈 및 형태는 다양하게 변화될 수 있다. 물론, 요구되는 특성에 맞게 하부 그래핀(도 5b의 341)과, 추가적인 그래핀(도 5d의 342, 도 5f의 343, 도 3h의 344)의 층수를 적절하게 선택함으로써, 멀티층 그래핀(340)은 3층 이상의 다층 그래핀일 수도 있다.
도 5a 내지 도 5h에서는 pnp 구조를 갖는 멀티층 그래핀(340)을 형성하는 방법의 일례를 도시하고 설명하였지만, 이를 변형하면, npn 구조를 갖는 멀티층 그래핀을 형성할 수 있음은 당업자라면 용이하게 이해할 수 있을 것이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도이다.
도 6a를 참조하면, 먼저 하부층(420)이 마련된 기판(410)을 준비한다. 기판(410) 및 하부층(420)은 도 1a의 기판(110) 및 하부층(120)이나 도 4a의 기판(210) 및 하부층(220)과 동일하거나 유사할 수 있다.
제1 소스가스(430)를 이용하여 제1 온도(T14)에서 하부층(420)상에 도 6b에 도시되듯이 하부 그래핀(341)을 형성한다. 도 6a 및 도 6b의 공정은 도 1a 및 도 1b 또는 도 4a 및 도 4b의 하부 그래핀 형성 공정과 동일하거나 유사할 수 있다. 하부 그래핀(441)은 가열 공정의 지속시간을 조절하는 등의 방식으로 단층으로 형성할 수 있다. 물론, 가열 공정의 지속시간을 연장하는 등의 방식으로 하부 그래핀(441)은 이중층이나 3층이상의 다층으로 성장될 수도 있다.
다음으로, 도 6c에 도시되듯이, 하부 그래핀(441)의 일부분을 가리는 마스크층(450)을 형성할 수 있다. 마스크층(450)은 금속이나 금속화합물, 산화물, 질화물 등으로 형성하거나, 폴리머로 형성할 수도 있다. 다음, 제2 소스가스(460)를 이용하여 제2 온도(T24)에서 멀티층 그래핀 형성 공정을 진행할 수 있다. 도 6c의 멀티층 그래핀 형성 공정은 도 1c의 제1 멀티층 그래핀 형성 공정과 같거나 또는 도 1e의 제2 멀티층 그래핀 형성 공정과 같을 수 있다. 또는 도 6c의 멀티층 그래핀 형성 공정은 도 4c의 제1 멀티층 그래핀 형성 공정과 같거나 또는 도 4e의 제2 멀티층 그래핀 형성 공정과 같을 수 있다.
도 6c의 멀티층 그래핀 형성 공정의 결과, 도 6d에 도시된 바와 같이, 하부 그래핀(441)의 마스크층(450)으로 가리워지지 않은 영역은 멀티층 그래핀(440)으로 될 수 있다. 즉, 제2 소스가스(460)의 물질은 노출된 하부 그래핀(441a)을 통해 하부층(420)에 흡착되어 추가적인 그래핀(도 6d의 442)을 형성하게 되므로, 마스크층(450)으로 커버되지 않은 영역에 멀티층 그래핀(440)이 형성될 수 있다. 전술한 바와 마찬가지로, 멀티층 그래핀(440)은, 예컨대, 밴드갭이 오픈된 p형 이중층 그래핀이거나, 또는 밴드갭이 오픈된 n형 이중층 그래핀일 수 있다. 물론, 하부 그래핀(441)이나 추가적인 그래핀(442)이 이중층이나 3층이상의 다층인 경우, 멀티층 그래핀(440)은 3층이상의 다층 그래핀일 수 있다.
도 6d에서 멀티층 그래핀(440)이 형성되지 않고 잔존한 하부 그래핀(441b)은 하부 그래핀(441b)은 하부층(420)의 도핑효과에 의해 p형 또는 n형의 도전성을 지닐 수 있다. 예컨대, 전술한 바와 같이 하부층(420)이 Pt나 Au를 포함하고, 하부 그래핀(441)이 단층으로 형성된 경우, 잔존한 하부 그래핀(441b)은 밴드갭이 오픈되지 않고, 디락 포인트가 페르미 레벨에서 단순히 상방으로 이동된 에너지 밴드 구조, 즉 p형 도전성을 지닐 수 있다.
따라서, 잔존한 하부 그래핀(441b)과 멀티층 그래핀(440)은 pn접합이 되거나 혹은 pp 접합을 이룰 수 있으며, 또한 밴드갭이 없는 구조와 밴드갭이 있는 구조의 접합을 이루고 있다. 물론, 요구되는 특성에 맞게 하부 그래핀(441)과, 추가적인 그래핀(442)의 층수를 적절하게 선택함으로써, 멀티층 그래핀(340)은 층수가 서로 다른 다층 그래핀간의 접합 구조를 가질 수도 있다.
도 7a 내지 도7d는 본 발명의 또 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도이며, 도 8은 도 7a 내지 도 7d에 도시된 실시예에 따른 형성방법에 의해 랜덤하게 형성된 멀티층 그래핀을 보여주는 평면도이다.
도 7a를 참조하면, 먼저 하부층(520)이 마련된 기판(510)을 준비한다. 기판(510) 및 하부층(520)은 도 1a의 기판(110) 및 하부층(120)이나 도 4a의 기판(210) 및 하부층(220)과 동일하거나 유사할 수 있다.
제1 소스가스(530)를 이용하여 제1 온도(T15)에서 하부층(520)상에 하부 그래핀(도 7b의 541)을 형성한다. 도 7a의 공정은 도 1a 및 도 1b 또는 도 4a 및 도 4b의 하부 그래핀 형성 공정과 동일하거나 유사할 수 있다. 하부 그래핀(541)은 가열 공정의 지속시간을 조절하는 등의 방식으로 단층으로 형성할 수 있다. 물론, 가열 공정의 지속시간을 연장하는 등의 방식으로 하부 그래핀(541)은 이중층이나 3층이상의 다층으로 성장될 수도 있다.
다음으로, 도 7b에 도시되듯이, 제2 소스가스(560)를 이용하여 제2 온도(T25)에서 제1 멀티층 그래핀(도 7c의 540a)의 형성 공정을 진행할 수 있다. 도 7b의 제1 멀티층 그래핀(540a)의 형성 공정은 마스크 없이 진행될 수 있으며, 진행 시간을 제어함으로써 제1 멀티층 그래핀(540a)의 크기를 조절할 수 있다. 마스크가 없으므로, 제2 소스가스(560)의 물질은 하부 그래핀(541)상의 랜덤한 영역에서 하부층(620)에 흡착되어 제1 추가적인 그래핀(542)을 형성하게 되며, 결과적으로 제1 멀티층 그래핀(540a)은 하부층(520)상에서 불규칙적으로 랜덤(random)하게 형성된다. 제1 멀티층 그래핀(540a)의 형성 공정은 제1 추가적인 그래핀(542)이 하부층(620)의 전역으로 확장되기 전에 멈추게 되므로, 제1 추가적인 그래핀(542)은 단층 그래핀일 수 있다. 제1 추가적인 그래핀(542)과, 이의 상부에 위치한 하부 그래핀(541a)은 제1 멀티층 그래핀(540a)을 이룬다. 이러한 제1 멀티층 그래핀(540a)의 형성 공정은, 마스크 없이 진행된다는 점을 제외하고는, 도 1c의 제1 멀티층 그래핀 형성 공정과 유사하거나 또는 도 4c의 제1 멀티층 그래핀 형성 공정과 유사할 수 있다.
다음으로, 도 7c에 도시되듯이, 제3 소스가스(570)를 이용하여 제3 온도(T35)에서 제2 멀티층 그래핀(도 7d의 540b)의 형성 공정을 진행할 수 있다. 도 7c의 제2 멀티층 그래핀(540b)의 형성 공정은 마스크 없이 진행될 수 있으며, 진행 시간을 제어함으로써 제2 멀티층 그래핀(540b)의 크기를 조절할 수 있다. 제1 멀티층 그래핀(540a)이 만들어진 상태에서, 제3 소스가스(570) 및 제3 온도(T35)로 제2 추가적인 그래핀(541b)을 형성할 때, 탄소(C) 원자들은 에너지적으로 가장 안정된 곳을 찾아가게 되는바, 먼저 형성된 제1 추가적인 그래핀(541a)의 임의의 측면으로부터 제2 추가적인 그래핀(541b)이 성장할 수 있다. 제2 추가적인 그래핀(541b)과 이의 상부에 위치하는 하부 그래핀(541b)은 제2 멀티층 그래핀(540b)을 이룬다. 제2 멀티층 그래핀(540b)의 형성 공정은 제2 추가적인 그래핀(543)이 제2 추가적인 그래핀(542)의 영역을 침범하기 전에 멈추게 되므로, 제2 추가적인 그래핀(543)은 단층 그래핀일 수 있다.
결과적으로, 도 7에 도시되듯이, 제1 멀티층 그래핀(540a)과 제2 멀티층 그래핀(540b)는 임의의 계면에서 서로 접합되며, 멀티층 그래핀(540)을 이룬다. 또한, 하부 그래핀(541)이 단층인 경우, 멀티층 그래핀(540)은 이중층일 수 있다.
도 8에 도시되듯이 멀티층 그래핀(540)은 하부층(520) 상에 랜덤하게 분포되며, 하부층(520)의 일부 영역은 하부 그래핀(541)이 잔존할 수 있다. 형성시간을 적절히 조절함으로써, 제1 및 제2 멀티층 그래핀(501a, 540b)은 하부층(520)의 전역에 걸쳐 랜덤하게 분포되며 빼곡히 형성될 수도 있다.
이러한 랜덤 구조를 갖는 멀티층 그래핀(540)을 다른 기판(미도시)으로 전사하거나 전사하지 않은 상태에서 멀티층 그래핀(540)을 포함하는 다양한 소자를 제조할 수 있다.
도 9a 내지 도 9f는 본 발명의 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 단면도다.
도 9a를 참조하면, 먼저 하부층(620)이 마련된 기판(610)을 준비한다. 기판(510) 및 하부층(520)은 도 1a의 기판(110) 및 하부층(120)이나 도 4a의 기판(210) 및 하부층(220)과 동일하거나 유사할 수 있다.
제1 소스가스(630)를 이용하여 제1 온도(T16)에서 하부층(620)상에 도 9b에 도시되듯이 하부 그래핀(641)을 형성한다. 도 9a 및 도 9b의 공정은 도 1a 및 도 1b 또는 도 4a 및 도 4b의 하부 그래핀 형성 공정과 동일하거나 유사할 수 있다. 하부 그래핀(641)은 가열 공정의 지속시간을 조절하는 등의 방식으로 단층으로 형성할 수 있다. 물론, 가열 공정의 지속시간을 연장하는 등의 방식으로 하부 그래핀(641)은 이중층이나 3층이상의 다층으로 성장될 수도 있다.
다음으로, 도 9c에 도시되듯이, 하부 그래핀(641)의 제1 영역(D1)을 오픈하고 나머지 부분을 가리는 제1 마스크층(650)을 형성할 수 있다. 이는 도 1c의 기판(110) 상에 하부층(120) 및 제2 마스크층(150)이 형성된 구조와 유사할 수 있다. 제1 마스크층(650)은 금속이나 금속화합물, 산화물, 질화물 등으로 형성하거나, 폴리머로 형성할 수도 있다. 다음, 제2 소스가스(660)를 이용하여 제2 온도(T26)에서 제1 멀티층 그래핀 형성 공정을 진행할 수 있다.
도 9c의 제1 멀티층 그래핀 형성 공정의 결과, 도 9d에 도시된 바와 같이, 하부 그래핀(641)에서 제1 마스크층(650)으로 커버되지 않은 영역(제1 영역)(D1)은 제1 멀티층 그래핀(640a)이 될 수 있다. 즉, 제2 소스가스(660)의 물질은 하부 그래핀(641)에서 노출된 제1 영역(D1)을 통해 하부층(620)에 흡착되어 추가적인 그래핀(도 6d의 642)을 형성하게 되므로, 결과적으로 제1 영역(D1)에 제1 멀티층 그래핀(640a)이 형성될 수 있다.
도 9d 및 도 9e를 참조하면, 제1 마스크층(도 9c의 650)을 제거한 후, 제1 멀티층 그래핀(640a) 상에 제2 마스크층(670)을 형성할 수 있다. 제2 마스크층(670)은 금속이나 금속화합물, 산화물, 질화물 등으로 형성하거나, 폴리머로 형성할 수도 있다. 제2 마스크층(670)은 하부 그래핀(641)에서 제1 멀티층 그래핀(640a)이 형성되지 않은 제2 영역(D2)을 오픈한다. 제3 소스가스(680)를 이용하여 제3 온도(T36)에서 제2 영역(D2)상에 제2 멀티층 그래핀 형성 공정을 진행할 수 있다.
도 9e의 제2 멀티층 그래핀 형성 공정의 결과, 도 9f에 도시된 바와 같이, 제1 멀티층 그래핀(640a)과 접합된 제2멀티층 그래핀(640b)이 형성될 수 있다. 제1 및 제2 멀티층 그래핀(640a, 640b)을 합하여 멀티층 그래핀(640)이라 할 수 있다.
본 실시예에서 제1 멀티층 그래핀(640a)과 제2멀티층 그래핀(640b)은 동종의 도전성을 가지며, 도핑농도가 다를 수 있다. 제1 멀티층 그래핀(640a)은, 예컨대, 밴드갭이 오픈된 n형 이중층 그래핀일 수 있으며, 제2멀티층 그래핀(640b)은, 예컨대, 밴드갭이 오픈된 n+형 이중층 그래핀일 수 있다. 또는 제1 멀티층 그래핀(640a)은, 예컨대, 밴드갭이 오픈된 n+형 이중층 그래핀일 수 있으며, 제2멀티층 그래핀(640b)은, 예컨대, 밴드갭이 오픈된 n형 이중층 그래핀일 수 있다. 다른 예로, 제1 멀티층 그래핀(640a)은, 예컨대, 밴드갭이 오픈된 p형 이중층 그래핀일 수 있으며, 제2멀티층 그래핀(640b)은, 예컨대, 밴드갭이 오픈된 p+형 이중층 그래핀일 수 있다. 또는 제1 멀티층 그래핀(640a)은, 예컨대, 밴드갭이 오픈된 p+형 이중층 그래핀일 수 있으며, 제2멀티층 그래핀(640b)은, 예컨대, 밴드갭이 오픈된 p형 이중층 그래핀일 수 있다.
예컨대, 제2 소스가스(260)와 제3 소스가스(280)는 질소(N)를 함유하는 탄화수소 화합물, 예컨대, 피리딘을 포함할 수 있다. 제1 멀티층 그래핀(640a)의 형성시 제2 온도(T26)를 800℃보다 낮은 온도(예를 들어, 550℃ 내지 800℃)로 하여, 제1 멀티층 그래핀(640a)에 질소(N)가 어느 정도 남도록 만들고, 제2 멀티층 그래핀(640b)의 형성시 제3 온도(T36)를 550℃ 내지 그 이하로 하여, 제2 멀티층 그래핀(640b)에 잔존하는 질소(N)의 양을 제1 멀티층 그래핀(640a)에 잔존하는 질소(N)의 양보다 높게 할 수 있다. 즉, 제2 멀티층 그래핀(640b)의 도핑 농도를 제1 멀티층 그래핀(640a)의 도핑 농도보다 크게 하여, 밴드갭이 오픈된 nn+접합 구조를 갖는 멀티층 그래핀(640)을 형성할 수 있다.
물론, 요구되는 특성에 맞게 하부 그래핀(도 9b의 641)과, 추가적인 그래핀(도 6d의 642)의 층수를 적절하게 선택함으로써, 멀티층 그래핀(640)은 동종의 도전성을 가지며 3층 이상의 다층 그래핀이 접합된 구조일 수도 있다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 멀티층 그래핀의 형성방법을 보여주는 사시도이다.
도 10a를 참조하면, 기판(710) 상에 소정의 하부물질층(720)을 형성할 수 있다. 기판(710)은 도 1 내지 도 9의 기판(110, 210, 310, 410, 510, 610)과 동일하거나 유사한 물질로 구성될 수 있다. 하부물질층(720)은 도 1 내지 도 8의 하부층(120, 220, 320, 420, 520, 620)과 동일하거나 유사한 물질로 형성할 수 있다. 하부물질층(720)은 촉매물질층일 수 있고, 상기 촉매물질층은 금속층일 수 있다.
도 10b를 참조하면, 하부물질층(720)을 패터닝하여 서로 이격된 복수의 하부층(721)을 형성할 수 있다. 복수의 하부층(721) 각각은 도 1 내지 도 8의 하부층(120, 220, 320, 420, 520, 620)과 동일하거나 유사할 수 있다.
도 10c를 참조하면, 복수의 하부층(721) 각각에 멀티층 그래핀(740)을 형성할 수 있다. 멀티층 그래핀(740)은 제1 멀티층 그래핀(740a)과 제2 멀티층 그래핀(740b)을 포함할 수 있다. 제1 멀티층 그래핀(740a)과 제2 멀티층 그래핀(740b)은 서로 접합되어 있을 수 있다. 예컨대, 제1 멀티층 그래핀(740a)과 제2 멀티층 그래핀(740b) 중 하나는 밴드갭이 오픈된 p형 도전성을 가지며, 다른 하나는 밴드갭이 오픈된 n형 도전성을 가지며, 멀티층 그래핀(740)은 밴드갭이 오픈된 pn 접합 구조의 이중층 그래핀일 수 있다. 멀티층 그래핀(740)을 형성하는 방법은 도 1f의 멀티층 그래핀(140)을 형성하는 방법, 도 4f의 멀티층 그래핀(240)을 형성하는 방법, 도 6d의 멀티층 그래핀(440)을 형성하는 방법, 도 7d의 멀티층 그래핀(540)을 형성하는 방법, 도 9d의 멀티층 그래핀(640)을 형성하는 방법과 동일하거나 유사할 수 있다. 또한, 여기서는, 멀티층 그래핀(740)이 pn 구조를 갖는 경우에 대해서 도시하였지만, 멀티층 그래핀(740)은 pnp 구조 또는 npn 구조를 가질 수 있다. 멀티층 그래핀(740)이 pnp 구조 또는 npn 구조를 갖는 경우, 그 형성방법은 도 5를 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 10a 내지 도 10c의 방법과 같이, 하부물질층(720)을 패터닝하여 복수의 하부층(721)을 형성한 후, 이들 각각에 멀티층 그래핀(740)을 형성할 경우, 원하는 모양으로 패턴화된 복수의 멀티층 그래핀(740)을 용이하게 제조할 수 있다.
만약, 기판 상에 하나의 그래핀 시트(graphene sheet)를 형성(혹은, 전사)한 후, 이를 패터닝(식각)하여 서로 이격된 복수의 멀티층 그래핀을 형성할 경우, 식각에 의해 각 멀티층 그래핀의 에지부(edge portion)가 손상되는 문제가 발생한다. 또한, 패터닝(식각)시 사용되는 포토레지스트(photoresist)(PR)의 일부가 멀티층 그래핀에 잔류되어, 멀티층 그래핀의 물성 및 이를 포함하는 소자의 특성이 열화될 수 있다. 또한, 그래핀 시트를 직접 패터닝하는 방법으로는 멀티층 그래핀의 모양이나 크기를 제어하기가 어려울 수 있다. 그러나, 본 발명의 실시예에 따르면, 미리 패터닝된 복수의 하부층(721) 상에 복수의 멀티층 그래핀(740)을 형성하므로, 멀티층 그래핀(740)의 에지부(edge portion)가 손상되는 문제를 원천적으로 방지할 수 있고, 포토레지스트가 잔류되는 문제도 방지할 수 있다. 또한, 하부물질층(720)에 대한 식각(패터닝)이 그래핀 시트를 직접 식각(패터닝)하는 것보다 용이할 수 있으므로, 하부물질층(720)을 식각(패터닝)한 후, 그 위에 패턴화된 멀티층 그래핀(740)을 형성하면, 멀티층 그래핀(740)의 크기 및 형태 제어가 용이할 수 있다.
도 11은 본 발명의 일 실시예에 따른 멀티층 그래핀(840A)의 구조를 설명하기 위한 평면도이다.
도 11을 참조하면, 하부층(820) 상에 멀티층 그래핀(840A)이 구비될 수 있다. 멀티층 그래핀(840A)은 p형 멀티층 그래핀(840p) 및 n형 멀티층 그래핀(840n)을 포함할 수 있다. p형 멀티층 그래핀(840p)의 측면에 n형 멀티층 그래핀(840n)이 접합될 수 있다. p형 멀티층 그래핀(840p) 및 n형 멀티층 그래핀(840n)은 단층 그래핀이 복수의 층으로 적층된 구조를 가질 수 있다.
n형 멀티층 그래핀(840n)을 이루는 복수개의 단층 그래핀은 탄소(C) 원자들로 구성된 육방정계(hexagonal) 결정 구조를 갖되, 상기 결정 구조에서 일부 탄소(C) 원자가 제1 원자로 치환된 구조를 가진다. 상기 제1 원자는, 예컨대, 질소(N) 원자일 수 있다. 질소(N) 원자는 n형 도펀트와 같이 작용할 수 있다. 본 실시예에서는 질소(N) 원자가 탄소(C) 원자와 함께 육방정계 결정 구조를 구성하는 경우가 도시되어 있지만, 질소(N) 원자 대신에 다른 원자가 사용될 수도 있다. 한편, p형 멀티층 그래핀(840p)을 이루는 복수개의 단층 그래핀은 탄소(C) 원자들만으로 구성된 육방정계 결정 구조를 가질 수 있다. p형 멀티층 그래핀(840p)은 그 아래에 배치된 하부층(820)에 의한 도핑 효과에 의해 p형 반도체 특성을 가질 수 있다. 하부층(820)은 촉매 금속, 예컨대, Pt를 포함할 수 있다. 그러나, 하부층(820)의 물질은 Pt로 한정되지 않고, 다양하게 변화될 수 있다.
본 실시예에서 p형 멀티층 그래핀(840p)과 n형 멀티층 그래핀(840n) 사이의 계면에 형성된 공핍영역(depletion region)(DR)은 극히 작은 폭, 예컨대, 약 5 nm 이하의 폭을 가질 수 있다. 공핍영역(DR)의 폭은 약 2 nm 이하일 수 있다. 본 실시예에 따르면, n형 멀티층 그래핀(840n)은 탄소(C) 원자 자리에 상기 제1 원자(예를 들어, 질소(N) 원자)가 치환해 들어감으로써 n형 반도체 특성을 가질 수 있다. 이때, 상기 제1 원자(예를 들어, 질소(N) 원자)는 n형 멀티층 그래핀(840n) 전체에 균일하게 혹은 비교적 균일하게 분포될 수 있다. 한편, p형 멀티층 그래핀(840p)은 하부층(820)에 의한 밴드갭의 변화(상승)에 의해 p형 반도체 특성을 가질 수 있다. 이 경우, p형 멀티층 그래핀(840p)과 n형 멀티층 그래핀(840n) 사이의 접합부는 원자 스케일 정도의 사이즈(폭)를 가질 수 있고, p형 멀티층 그래핀(840p)과 n형 멀티층 그래핀(840n) 사이에 극히 작은 폭을 갖는 공핍영역(DR)이 형성될 수 있다. 앞서 언급했듯이, 공핍영역(DR)의 폭은 약 5 nm 이하 또는 약 2 nm 이하일 수 있다. 질소(N) 원자가 존재하는 지점에서 약 2 nm 이상 멀어지면, 질소(N) 원자에 의한 n-도핑 효과가 없어질 수 있으므로, 이와 관련하여, 공핍영역(DR)의 폭은 약 2 nm 이하일 수 있다. 또한, 위와 같은 방식으로 형성된 p형 멀티층 그래핀(840p)과 n형 멀티층 그래핀(840n) 사이의 경계부에는 결함이 없거나 거의 없을 수 있다. 이와 같이, p형 그래핀(840p)과 n형 그래핀(840n) 사이에 형성되는 공핍영역(DR)의 폭이 작고, 이들의 경계부에 결함이 없거나 거의 없기 때문에, 멀티층 그래핀(740A)은 우수한 물성/특성을 가질 수 있다.
기존의 방법 또는 비교예에 따른 방법으로는 pn 접합부의 공핍영역의 폭이 작은 멀티층 그래핀을 제조하기가 어려울 수 있다. 예컨대, 그래핀 시트에 서로 다른 유기물층(분자층)을 접촉시켜 상기 그래핀 시트에 p형 도핑영역 및 n형 도핑영역을 형성하는 경우, 상기 p형 도핑영역과 n형 도핑영역 사이의 경계부를 작은 스케일로 제어하기가 어렵기 때문에, 경계부가 뚜렷하지 않고 pn 접합 특성이 떨어질 수 있다. 상기 p형 도핑영역과 n형 도핑영역 사이의 경계부는 수십 ㎛ 이상, 예컨대, 약 100 ㎛ 정도의 폭을 가질 수 있다. 따라서, 우수한 pn 접합 특성을 구현하기 어렵고, 100 ㎛ 이하의 작은 사이즈(폭)를 갖는 그래핀 소자를 제조하기 어려운 문제가 있다. 이러한 문제는 그래핀 시트의 일부 상에 금속산화물층을 증착하여 pn 접합을 형성하는 경우에도 동일하게(혹은, 유사하게) 발생할 수 있다. 그러나, 본 발명의 실시예에 따르면, p형 멀티층 그래핀(840p)과 n형 멀티층 그래핀(840n)의 경계부(공핍영역)를 수 nm 이내의 극히 작은 스케일로 형성할 수 있으므로, 우수한 pn 접합 특성을 얻을 수 있고, 작은 사이즈의 그래핀 소자를 용이하게 제조할 수 있다.
또한, 본 발명의 실시예에 따르면, 멀티층 그래핀(740A)의 에지부(edge portion) 전체는 결함이 없는 결정 구조(defect-free crystalline structure)를 가질 수 있다. 예컨대, 멀티층 그래핀(740A)의 에지부(edge portion) 전체는 결함이 없는 지그재그(defect-free zigzag) 구조를 가질 수 있다. 그래핀 시트를 직접 패터닝(식각)하지 않고, 패터닝된 하부층(820) 상에 멀티층 그래핀(740A)을 형성하기 때문에, 그 에지부는 식각에 의해 손상되지 않고 결함이 없는 결정 구조를 가질 수 있다. 따라서, 멀티층 그래핀(740A)은 우수한 특성을 나타낼 수 있고, 이를 적용한 그래핀 소자는 우수한 성능을 가질 수 있다.
한편, 멀티층 그래핀(740A)의 폭(w1)은 수 nm 내지 수백 nm 정도일 수 있다. 여기서, 폭(w1)은 멀티층 그래핀(740A)의 단축 방향으로의 폭을 의미한다. 멀티층 그래핀(740A)의 폭(w1)은, 예컨대, 약 500 nm 이하 또는 약 100 nm 이하일 수 있다. 패터닝된 하부층(820)을 형성한 후, 그 위에 멀티층 그래핀(740A)을 형성할 경우, 약 500 nm 이하 또는 약 100 nm 이하의 작은 폭(w1)을 가지면서 에지부(edge portion)에 결함이 없는 멀티층 그래핀(740A)을 용이하게 형성할 수 있다. 기존의 방법, 예컨대, 그래핀 시트를 직접 식각(패터닝)하는 방법으로는 약 1 ㎛ 이하의 작은 폭을 갖는 멀티층 그래핀을 형성하기 어렵고, 에지부의 결함으로 인해 멀티층 그래핀의 특성이 열화될 수 있다. 또한, 상기 식각(패터닝)시 사용되는 포토레지스트(PR)가 멀티층 그래핀 상에 잔류되어, 이에 의해서도 멀티층 그래핀의 특성이 열화되는 문제가 있다. 본 발명의 실시예에 따르면, 이러한 문제들을 방지/해소할 수 있고, 우수한 특성을 갖는 멀티층 그래핀을 용이하게 형성할 수 있다.
부가해서, 패터닝된 복수의 하부층을 형성한 후, 그 위에 복수의 멀티층 그래핀을 형성할 경우(도 10c 참조), 멀티층 그래핀 각각의 크기 및 형태를 용이하게 제어할 수 있을 뿐 아니라, 인접한 두 멀티층 그래핀 사이의 간격을 수십 nm 이내 혹은 수 nm 정도의 수준까지 용이하게 제어할 수 있다. 따라서, 인접한 두 개의 멀티층 그래핀을 이용하는 소자(예컨대, 추후에 설명될 도 15c의 소자)에 본 발명의 방법 및 구조를 유용하게 적용할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 멀티층 그래핀(740B)의 구조를 설명하기 위한 평면도이다.
도 13를 참조하면, 멀티층 그래핀(740B)은 p형 멀티층 그래핀(841p) 및 n형 멀티층 그래핀(841n)을 포함할 수 있다. n형 멀티층 그래핀(841n)은 도 9의 n형 멀티층 그래핀(840n)과 실질적으로 동일한 결정 구조를 가질 수 있다. 즉, n형 멀티층 그래핀(841n)을 이루는 단층 그래핀들은 탄소(C) 원자들로 구성된 육방정계 결정 구조를 갖되, 상기 결정 구조에서 일부 탄소(C) 원자가 제1 원자로 치환된 구조를 가질 수 있다. 상기 제1 원자는, 예컨대, 질소(N) 원자일 수 있다. p형 멀티층 그래핀(841p)을 이루는 단층 그래핀들은 탄소(C) 원자들로 구성된 육방정계 결정 구조를 갖되, 상기 결정 구조에서 일부 탄소(C) 원자가 상기 제1 원자와 다른 제2 원자로 치환된 구조를 가질 수 있다. 상기 제2 원자는, 예컨대, 보론(B) 원자일 수 있다. 보론(B) 원자는 p형 도펀트와 같이 작용할 수 있다. 도시하지는 않았지만, p형 및 n형 멀티층 그래핀(841p, 841n) 아래에는 소정의 하부층이 더 구비될 수 있다. 상기 하부층은 촉매 금속을 포함할 수 있다. 상기 촉매 금속은, 예컨대, Pt, Cu, Ni, Ir 등을 포함할 수 있다.
본 실시예에서도 p형 멀티층 그래핀(841p)과 n형 멀티층 그래핀(841n) 사이의 계면부에 매우 작은 폭을 갖는 공핍영역(DR)이 형성될 수 있다. 공핍영역(DR)의 폭은 예를 들어, 약 5 nm 이하 또는 약 2 nm 이하일 수 있다. 또한, p형 멀티층 그래핀(841p) 및 n형 멀티층 그래핀(841n) 각각은 우수한 도핑 균일성을 가질 수 있다. 또한, 멀티층 그래핀(840B)의 에지부(edge portion) 전체는 결함이 없는 결정 구조(defect-free crystalline structure), 예컨대, 결함이 없는 지그재그(defect-free zigzag) 구조를 가질 수 있다. 멀티층 그래핀(840B)의 단축 방향으로의 폭(w1)은 수 nm 내지 수백 nm 정도, 예컨대, 약 500 nm 이하 또는 약 100 nm 이하일 수 있다.
도 11 또는 도 12의 멀티층 그래핀(840A, 840B)의 구조는 도 1 내지 도 9의 멀티층 그래핀 중 어느 하나에 대응될 수 있다. 다시 말해, 도 1 내지 도 9의 멀티층 그래핀 중 어느 하나의 적어도 일부는 도 11 또는 도 12의 멀티층 그래핀(840A, 840B) 구조를 가질 수 있다. 예컨대, 도 1f의 제1 멀티층 그래핀(140a)과 제2 멀티층 그래핀(140b)은 각각 도 11의 p형 멀티층 그래핀(840p) 및 n형 멀티층 그래핀(840n)에 대응될 수 있다. 도 4ㄹf의 제1 멀티층 그래핀(240a)과 제2멀티층 그래핀(240b)은 각각 도 12의 p형 그래핀(840p) 및 n형 그래핀(840n)에 대응되거나, 도 12의 p형 멀티층 그래핀(841p) 및 n형 멀티층 그래핀(841n)에 대응될 수 있다.
참고로, 도 11 및 도 13에서 멀티층 그래핀(840A, 840B)의 육방정계 구조를 구성하는 허니컴(honeycomb) 단위 구조의 사이즈는 편의상 임의로 정해진 것이고, 공핍영역(DR)의 실제 길이와 허니컴(honeycomb) 구조의 실제 사이즈의 비율은 도시된 바와 다를 수 있다. 다시 말해, 도 11 및 도 12에서는 공핍영역(DR)이 허니컴 두 개 정도의 사이즈에 대응되도록 도시되었지만, 실제는 이와 다를 수 있다. 또한, 허니컴 구조의 사이즈와 멀티층 그래핀(840A, 840B)의 폭(w1) 사이의 비율도 실제와 다를 수 있다.
이하에서는, 본 발명의 실시예에 따른 멀티층 그래핀을 포함하는 소자(즉, 그래핀 함유 소자)를 제조하는 방법에 대해 설명한다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 사시도이다.
도 13a를 참조하면, 제1 기판(1010) 상에 하부층(1020)을 형성한 후, 하부층(1020) 상에 pn 접합 구조를 갖는 멀티층 그래핀(1130)을 형성할 수 있다. 멀티층 그래핀(1130)은 제1 멀티층 그래핀(1131) 및 제2 멀티층 그래핀(1132)을 포함할 수 있다. 제1 멀티층 그래핀(1131)은 p형일 수 있고, 제2 멀티층 그래핀(1132)는 n형일 수 있다. 제1 및 제2 멀티층 그래핀(1131, 1132)은 밴드갭을 갖는 이중층 그래핀일 수 있다. 물론, 요구되는 특성에 맞게 제1 및 제2 멀티층 그래핀(1131, 1132)은 3층 이상의 다층 그래핀일 수도 있다. 제1 기판(1010) 상에 멀티층 그래핀(1130)을 형성하는 방법은 도 1 내지 도 4를 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 13b를 참조하면, 제1 기판(1010)의 멀티층 그래핀(1130)을 제2 기판(1040)으로 전사(transfer)할 수 있다. 멀티층 그래핀(1130)을 제1 기판(1010)에서 제2 기판(1040)으로 전사하는 방법은 공지의 그래핀 전사 방법과 동일할 수 있다. 제2 기판(1040)은 반도체 기판이거나 절연성 기판일 수 있다. 상기 반도체 기판은, 예컨대, 실리콘 기판일 수 있다. 상기 반도체 기판을 사용하는 경우, 그 위에 절연층을 형성한 다음, 상기 절연층 위에 멀티층 그래핀(1130)을 전사할 수 있다. 제2 기판(1040)으로 도전성 기판을 사용할 수도 있다. 이 경우, 상기 도전성 기판 상에 절연층을 형성한 후, 그 위에 멀티층 그래핀(1130)을 전사할 수 있다.
도 13c를 참조하면, 제2 기판(1040) 상에 멀티층 그래핀(1130)을 포함하는 소자부를 형성할 수 있다. 예컨대, 제1 멀티층 그래핀(1131)에 연결된(접촉된) 제1 전극(1051)을 형성할 수 있고, 제2 멀티층 그래핀(1132)에 연결된(접촉된) 제2 전극(1052)을 형성할 수 있다. 멀티층 그래핀(1130)은 pn 접합 구조를 갖기 때문에, 멀티층 그래핀(1130)과 이에 접촉된 제1 및 제2 전극(1051, 1052)은 다이오드(diode) 소자(1000)를 구성할 수 있다. 전술한 바와 같이 멀티층 그래핀(1130)은 밴드갭을 갖는 이중층 그래핀일 수 있으며, 이 경우 다이오드 소자(1000)는 밴드갭을 갖는 pn접합 반도체 소자의 특성을 확보할 수 있다.
도 14a 내지 도 14c는 본 발명의 다른 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 단면도이다.
도 14a를 참조하면, 제1 기판(1310) 상에 하부층(1320) 및 멀티층 그래핀(1330)을 형성할 수 있다. 멀티층 그래핀(1330)은 밴드갭을 갖는 이중층 그래핀일 수 있다. 물론, 요구되는 특성에 맞게 멀티층 그래핀(1330)은 3층 이상의 다층 그래핀일 수도 있다. 제1 기판(1310) 상에 하부층(1320) 및 멀티층 그래핀(1330)을 형성하는 방법은 도 1 내지 도 8을 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 14b를 참조하면, 제1 기판(1310)의 멀티층 그래핀(1330)을 제2 기판(1340)으로 전사할 수 있다. 이는 도 13b의 전사 방법과 동일하거나 유사할 수 있다. 제2 기판(1340)의 구성 물질도 도 13b의 제2 기판(1040)과 동일하거나 유사할 수 있다.
도 14c를 참조하면, 제2 기판(1340) 상에 멀티층 그래핀(1330)을 포함하는 소자부를 형성할 수 있다. 본 실시예에서는 멀티층 그래핀(1330)의 양단에 접촉된 소오스전극(1350) 및 드레인전극(1360)을 형성할 수 있다. 다음, 소오스전극(1350)과 드레인전극(1360) 및 이들 사이의 멀티층 그래핀(1330)을 덮는 게이트절연층(1370)을 형성할 수 있고, 게이트절연층(1370) 상에 게이트전극(1380)을 형성할 수 있다. 게이트전극(1380)은 멀티층 그래핀(1330) 위쪽에 배치될 수 있다.
도 14c의 소자(1300)는 트랜지스터일 수 있고, 멀티층 그래핀(1330)은 트랜지스터의 채널층을 사용될 수 있다. 이때, 멀티층 그래핀(1330)은 pnp 구조 또는 npn 구조를 가질 수 있다. 멀티층 그래핀(1330)이 pnp 구조를 갖는 경우, 소오스전극(1350)과 드레인전극(1360)은 각각 멀티층 그래핀(1330)의 서로 다른 p형 영역에 접촉될 수 있다. 멀티층 그래핀(1330)이 npn 구조를 갖는 경우, 소오스전극(1350)과 드레인전극(1360)은 각각 멀티층 그래핀(1330)의 서로 다른 n형 영역에 접촉될 수 있다. 도 14c의 소자(1300)는 게이트전극(1380)이 멀티층 그래핀(채널층)(1330) 위쪽에 구비되는 탑-게이트(top-gate) 구조를 가지는 트랜지스터일 수 있다.
도 15a 내지 도 15c는 본 발명의 다른 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 단면도이다.
도 15a를 참조하면, 제1 기판(1410) 상에 하부층(1420) 및 멀티층 그래핀(1420)을 형성할 수 있다. 이러한 구조는 도 14a의 구조와 동일하거나 유사할 수 있다.
도 15b를 참조하면, 제2 기판(1440) 상에 게이트전극(1450)을 형성하고, 게이트전극(1450)을 덮는 게이트절연층(1460)을 형성한 후, 게이트절연층(1460) 상에 제1 기판(1410)의 멀티층 그래핀(1420)을 전사할 수 있다. 멀티층 그래핀(1420)의 전사 방법은 도 13b를 참조하여 설명한 전사 방법과 동일하거나 유사할 수 있다.
도 15c를 참조하면, 게이트절연층(1460) 상에 멀티층 그래핀(1420)의 양단에 접촉된 소오스전극(1470) 및 드레인전극(1480)을 형성할 수 있다. 도 15c의 소자(1400)는 바텀-게이트(bottom-gate) 구조를 갖는 트랜지스터일 수 있고, 멀티층 그래핀(1420)은 채널층으로 사용될 수 있다. 멀티층 그래핀(1420)은 pnp 구조 또는 npn 구조를 가질 수 있다.
도 16a 내지 도 16c는 본 발명의 다른 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 단면도이다.
도 16a를 참조하면, 제1 기판(1510) 상에 복수의 하부층(1520)이 구비될 수 있고, 복수의 하부층(1520) 상에 복수의 멀티층 그래핀(1530)이 구비될 수 있다. 멀티층 그래핀(1530)은 밴드갭을 갖는 이중층 그래핀일 수 있다. 물론, 요구되는 특성에 맞게 멀티층 그래핀(5330)은 3층 이상의 다층 그래핀일 수도 있다. 도 16a의 구조는 도 10a 내지 도 10c를 참조하여 설명한 방법과 동일한 방법 혹은 그와 유사한 방법으로 형성될 수 있다.
도 16b를 참조하면, 제1 기판(1510)의 복수의 멀티층 그래핀(1530)을 제2 기판(1540)으로 전사할 수 있다. 이는 도 13b를 참조하여 설명한 전사 방법과 동일하거나 유사할 수 있다.
도 16c를 참조하면, 제2 기판(1540) 상에 복수의 멀티층 그래핀(1530)을 포함하는 소자부를 형성할 수 있다. 본 실시예에서는 복수의 멀티층 그래핀(1530) 사이의 영역을 채우는 터널링층(tunneling layer)(1550)을 형성한 후, 터널링층(1550) 및 복수의 멀티층 그래핀(1530) 상에 게이트절연층(1560)을 형성할 수 있다. 다음, 게이트절연층(1560) 상에 게이트전극(1590)을 형성할 수 있고, 멀티층 그래핀(1530) 각각에 전기적으로 연결된(접촉된) 소오스전극(1570) 및 드레인전극(1580)을 형성할 수 있다. 터널링층(1550)은 전하의 F-N 터널링(Fowler-Nordheim tunneling)이 발생할 수 있는 물질 및 폭으로 형성될 수 있다. 예컨대, 터널링층(1550)의 폭은 수 nm 내지 수십 nm 정도일 수 있다.
도 16c의 소자(1500)는 터널링 효과를 이용한 전계효과 트랜지스터(field effect transistor)(FET)일 수 있다. 이런 점에서 도 16c의 소자는 일종의 터널링소자(tunneling device)라고 할 수 있다.
본 발명의 실시예에 따르면, 두 멀티층 그래핀(1530) 사이의 간격을 수십 nm 이내 혹은 수 nm 정도의 수준까지 용이하게 제어할 수 있으므로, 도 16c와 같은 구조의 소자를 용이하게 제조할 수 있다. 또한, 두 멀티층 그래핀(1530)은 패터닝된 하부층(도 16a의 1520) 상에 성장된 것으로, 그 에지부(edge portion)는 결함이 없는 결정 구조를 가질 수 있고, 이와 관련하여, 소자의 성능이 개선될 수 있다.
도 13 내지 도 16의 방법에서는 멀티층 그래핀을 제1 기판에서 제2 기판으로 전사한 후, 제2 기판 상에 그래핀 함유 소자를 제조하는 방법에 대하여 도시하고 설명하였지만, 전사 단계 없이 제1 기판 상에 그래핀 함유 소자를 제조할 수도 있다. 그 일례가 도 17a 및 도 17b에 도시되어 있다.
도 17a 및 도 17b는 본 발명의 다른 실시예에 따른 그래핀 함유 소자의 제조방법을 설명하기 위한 단면도이다.
도 17a를 참조하면, 제1 기판(1710) 상에 하부층(1720) 및 멀티층 그래핀(1730)을 형성할 수 있다. 이러한 구조는 도 13a의 구조와 동일하거나 유사할 수 있다. 하부층(1720)은 도전층(ex, 금속층)일 수 있고, 멀티층 그래핀(1730)은 pn 접합을 포함하는 반도체층일 수 있다. 이하에서는, 하부층(1720)을 제1 도전층이라 한다.
도 17b를 참조하면, 제1 기판(1710) 상에 멀티층 그래핀(1730)을 포함하는 소자부를 형성할 수 있다. 멀티층 그래핀(1730)은 밴드갭을 갖는 이중층 그래핀일 수 있다. 물론, 요구되는 특성에 맞게 멀티층 그래핀(1730)은 3층 이상의 다층 그래핀일 수도 있다. 본 실시예에서는 멀티층 그래핀(1730) 상에 제2 도전층(1740), 절연층(1750) 및 제3 도전층(1760)을 순차로 형성할 수 있다.
도 17b의 소자는 터널링소자(tunneling device)일 수 있다. 멀티층 그래핀(1730)은 터널링층(tunneling layer)일 수 있다. 제1 도전층(즉, 하부층(1720))은 드레인전극일 수 있고, 제2 도전층(1740)은 소오스전극일 수 있으며, 제3 도전층(1760)은 게이트전극일 수 있다. 절연층(1750)은 게이트절연층일 수 있다. 제3 도전층(1760)에 의해 멀티층 그래핀(1730)의 전기적 특성 또는 제2 도전층(1740)과 멀티층 그래핀(1730) 사이 계면의 전기적 특성이 제어될 수 있다. 멀티층 그래핀(1730)을 통한 전하의 터널링에 의해 제1 도전층(즉, 하부층(1720))과 제2 도전층(1740) 사이에 전류가 흐를 수 있다.
본 발명의 실시예에 따른 멀티층 그래핀은 다양한 소자(반도체소자, 전자소자)에 여러 가지 목적으로 적용될 수 있다. 예컨대, 본 발명의 실시예에 따른 멀티층 그래핀은 다이오드(diode), 트랜지스터(transistor), 터널링소자(tunneling device), 메모리소자(memory device), 태양전지(solar cell), 광검출기(photodetector), 센서(sensor), 발광소자(light emitting device), 논리소자(logic device), 에너지 저장소자(energy storage device), 디스플레이 소자(display device) 등 다양한 소자에 적용될 수 있다. 상기 트랜지스터는 FET(field effect transistor), TFT(thin film transistor), BJT(binary junction transistor), 배리어 트랜지스터(barrier transistor)(즉, barristor) 등 다양한 구조를 가질 수 있다. 상기 센서는, 예컨대, 광센서나 가스센서 등일 수 있고, 그래핀 어레이(array)를 이용한 센서일 수 있다. 상기 멀티층 그래핀은 pn 접합을 이용하는 소자이면 어느 소자이든 적용될 수 있고, 기존의 Si 이용 소자의 Si 대신 적용될 수 있으며, 적층형 소자(stackable device), 플렉서블 소자(flexible device) 및 투명 소자(transparent device) 등에 적용될 수 있다. 본 발명의 실시예에 따른 멀티층 그래핀은 플렉서블(flexible)할 수 있고 투명한 특성을 가질 수 있으므로, 플렉서블 소자 및 투명 소자에도 유용하게/유리하게 적용될 수 있다. 또한, 상기 멀티층 그래핀을 포함하는 소자는 다양한 집적회로(integrated circuits)에 적용될 수 있다.
도 17은 전술한 실시예들에 따라 형성한 질소가 함유된 단층 그래핀을 보여주는 STM(scanning tunneling microscopy) 이미지이다. 17을 참조하면, 그래핀 단원층에 질소가 도핑된 것을 확인할 수 있다.
도 18은 전술한 실시예들에 따라 단층 그래핀상에 질소가 함유된 이중층 그래핀이 형성된 모습을 보여주는 STM 이미지이다.
도 19 내지 도 23은 본 발명의 실시예들에서 멀티층 그래핀을 형성하는데 사용될 수 있는 다양한 소스가스의 화학 구조를 보여주는 도면이다.
도 19는 피리딘(pyridine)(C5H5N)의 화학 구조를, 도 20은 벤젠(C6H6)의 화학 구조를, 도 21은 에틸렌(C2H4)의 화학 구조를, 도 22는 아세틸렌(C2H2)의 화학 구조를, 도 23은 트라이에틸보레인(triethylborane)(C6H15B)의 화학 구조를 보여준다. 도 19 내지 도 23에 도시된 바와 같은 물질들이 도 1 내지 도 9를 참조하여 설명한 멀티층 그래핀의 형성방법에 사용될 수 있다. 그러나, 본 발명의 실시예에서 사용될 수 있는 물질(소스가스)은 도 19 내지 도 23에 제시된 바에 한정되지 않고, 그 밖에 다른 물질이 사용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 9의 멀티층 그래핀 형성방법은 다양하게 변화될 수 있음을 알 수 있을 것이다. 또한, 도 10 및 도 11의 멀티층 그래핀 구조 및 도 12 내지 도 16의 그래핀 함유 소자 및 그 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 예컨대, 멀티층 그래핀의 제1 멀티층 그래핀(ex, p형 멀티층 그래핀)과 제2 멀티층 그래핀(ex, n형 멀티층 그래핀)은 직접 접합되지 않을 수도 있고, 멀티층 그래핀의 형태는 사각형(직사각형)이 아닌 다른 형태를 가질 수 있으며, 멀티층 그래핀의 일부는 이중층의 구조가 아닌 단층이나 또는 3층이상의 다층 구조를 가질 수도 있음을 알 수 있을 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
110, 210, 310, 410, 510, 610, 710, 810, 1010, 1040, 1310, 1340, 1410, 1440, 1410, 1440, 1510, 1540, 1710: 기판
120, 220, 320, 420, 520, 620, 720, 721, 1020, 1320, 1520, 1720: 하부층
130, 160, 230, 260, 280, 330, 360, 370, 380, 430, 460, 530, 560, 570, 630, 660, 680: 소스가스
140, 140a, 140b, 240, 240a, 240b, 340, 340a, 340b, 340c, 440, 540, 540a, 540b, 640, 640a, 640b, 740, 740a, 740b, 840A, 840B, 840p 840n, 1030, 1031, 1032, 1330, 1430, 1530, 1730: 멀티층 그래핀
141, 141a, 141b, 241, 241a, 241b, 341, 341a, 341b, 341c, 441, 441a, 541, 541a, 541b, 641, 641a: 하부 그래핀
142, 143, 242, 243, 342, 343, 344, 442, 542, 543, 642: 추가적인 그래핀
150, 170, 250, 270, 350, 351, 352, 450: 마스크층
1051, 1052, 1350, 1360, 1380, 1450, 1470, 1480, 1570, 1580, 1590: 전극
1460: 게이트 절연층

Claims (50)

  1. 하부층 상에 하부 그래핀을 형성하는 단계;
    상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 제1 멀티층 그래핀을 형성하는 단계; 및
    상기 하부 그래핀의 상기 제1 영역과 인접한 제2 영역에, 제2 소스가스를 이용하여 제2 온도에서 상기 제2 영역의 하부 그래핀을 포함하는 제2 멀티층 그래핀을 형성하는 단계;를 포함하고,
    상기 제1 온도와 상기 제2 온도는 서로 다른 멀티층 그래핀의 형성방법.
  2. 제1 항에 있어서,
    상기 하부 그래핀은 단층 그래핀인 멀티층 그래핀의 형성방법.
  3. 제2 항에 있어서,
    상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀 중 적어도 어느 하나는 이중층 그래핀인 멀티층 그래핀의 형성방법.
  4. 제1 항에 있어서,
    상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀 중 하나는 p형이고 다른 하나는 n형이며, 상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀은 pn 접합을 형성하는 멀티층 그래핀의 형성방법.
  5. 제1 항에 있어서,
    상기 제1 소스가스와 상기 제2 소스가스는 서로 동일한 멀티층 그래핀의 형성방법.
  6. 제5 항에 있어서,
    상기 제1 소스가스와 상기 제2 소스가스는 질소(N)가 함유된 탄화수소 화합물을 포함하는 멀티층 그래핀의 형성방법.
  7. 제6 항에 있어서,
    상기 질소(N)가 함유된 탄화수소 화합물은 피리딘(pyridine)(C5H5N)을 포함하는 멀티층 그래핀의 형성방법.
  8. 제6 항에 있어서,
    상기 제1 온도는 700℃ 이상이고,
    상기 제2 온도는 550℃ 이하인 멀티층 그래핀의 형성방법.
  9. 제8 항에 있어서,
    상기 하부 그래핀은 상기 제1 소스가스를 이용하여 상기 제1 온도에서 형성하는 멀티층 그래핀의 형성방법.
  10. 제8 항에 있어서,
    상기 제1 멀티층 그래핀은 p형이고,
    상기 제2 멀티층 그래핀은 n형인 멀티층 그래핀의 형성방법.
  11. 제4 항에 있어서,
    상기 제1 멀티층 그래핀은 상기 하부층에 의한 도핑 효과에 의해 p형으로 형성되고,
    상기 제2 멀티층 그래핀은 상기 제2 소스가스에 포함된 n형 도펀트에 의해 n형으로 형성되는 멀티층 그래핀의 형성방법.
  12. 제1 항에 있어서,
    상기 제1 소스가스와 상기 제2 소스가스는 서로 다른 멀티층 그래핀의 형성방법.
  13. 제11 항에 있어서,
    상기 제1 소스가스와 상기 제2 소스가스 중 하나는 제1 탄화수소 화합물을 포함하고, 다른 하나는 제2 탄화수소 화합물을 포함하며,
    상기 제1 탄화수소 화합물은 질소(N)를 함유하지 않고, 상기 제2 탄화수소 화합물은 질소(N)를 함유하는 멀티층 그래핀의 형성방법.
  14. 제4 항에 있어서,
    상기 제1 멀티층 그래핀 또는 상기 제2 멀티층 그래핀에 접합된 제3 멀티층 그래핀을 형성하는 단계를 더 포함하고,
    상기 제3 멀티층 그래핀은 p형 또는 n형인 멀티층 그래핀의 형성방법.
  15. 제14 항에 있어서,
    상기 제1 내지 제3 멀티층 그래핀은 pnp 또는 npn 구조를 갖는 멀티층 그래핀의 형성방법.
  16. 제1 항에 있어서,
    상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀은 둘 다 p형 또는 n형 중 어느 하나의 도전형이며 도핑 농도가 서로 다른 멀티층 그래핀의 형성방법.
  17. 제16 항에 있어서,
    상기 제1 소스가스와 상기 제2 소스가스는 서로 동일한 멀티층 그래핀의 형성방법.
  18. 제17 항에 있어서,
    상기 제1 소스가스와 상기 제2 소스가스는 질소(N)가 함유된 탄화수소 화합물을 포함하는 멀티층 그래핀의 형성방법.
  19. 제18 항에 있어서,
    상기 질소(N)가 함유된 탄화수소 화합물은 피리딘(pyridine)(C5H5N)을 포함하는 멀티층 그래핀의 형성방법.
  20. 제18 항에 있어서,
    상기 제1 온도는 550℃ 내지 800℃ 이고,
    상기 제2 온도는 550℃ 이하인 멀티층 그래핀의 형성방법.
  21. 제20 항에 있어서,
    상기 하부 그래핀은 상기 제1 소스가스를 이용하여 상기 제1 온도에서 형성하는 멀티층 그래핀의 형성방법.
  22. 제18 항에 있어서,
    상기 제1 멀티층 그래핀은 n형이고,
    상기 제2 멀티층 그래핀은 n+형인 멀티층 그래핀의 형성방법.
  23. 제1 항에 있어서,
    상기 제1 멀티층 그래핀은 상기 하부 그래핀의 제1 영역을 노출한 제1 마스크를 이용하여 형성하고,
    상기 제2 멀티층 그래핀은 상기 하부 그래핀의 제2 영역을 노출한 제2 마스크를 이용하여 형성하는 멀티층 그래핀의 형성방법.
  24. 제1 항에 있어서,
    상기 제1 및 제2 멀티층 그래핀은 랜덤으로 분포된 멀티층 그래핀의 형성방법.
  25. 제1 항에 있어서,
    상기 하부층은 촉매 금속을 포함하는 멀티층 그래핀의 형성방법.
  26. 제25 항에 있어서,
    상기 촉매 금속은 백금(Pt) 또는 금(Au)을 포함하는 멀티층 그래핀의 형성방법.
  27. 제1 항에 있어서,
    상기 하부층을 형성하는 단계는,
    기판 상에 하부물질층을 형성하는 단계; 및
    상기 하부물질층을 패터닝하여 서로 이격된 복수의 상기 하부층을 형성하는 단계;를 포함하는 멀티층 그래핀의 형성방법.
  28. 하부층 상에 하부 그래핀을 형성하는 단계;
    상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 제1 멀티층 그래핀을 형성하는 단계; 및
    상기 하부 그래핀의 상기 제1 영역과 인접한 제2 영역에, 제2 소스가스를 이용하여 제2 온도에서 상기 제2 영역의 하부 그래핀을 포함하는 제2 멀티층 그래핀을 형성하는 단계;를 포함하고,
    상기 제1 소스가스와 상기 제2 소스가스는 서로 다른 멀티층 그래핀의 형성방법.
  29. 제28 항에 있어서,
    상기 하부 그래핀은 단층 그래핀인 멀티층 그래핀의 형성방법.
  30. 제29 항에 있어서,
    상기 제1 멀티층 그래핀과 상기 제2 멀티층 그래핀 중 적어도 어느 하나는 이중층 그래핀인 멀티층 그래핀의 형성방법.
  31. 제28 항에 있어서,
    상기 제1 소스가스와 상기 제2 소스가스 중 하나는 제1 탄화수소 화합물을 포함하고, 다른 하나는 제2 탄화수소 화합물을 포함하며,
    상기 제1 탄화수소 화합물은 질소(N)를 함유하지 않고, 상기 제2 탄화수소 화합물은 질소(N)를 함유하는 멀티층 그래핀의 형성방법.
  32. 제31 항에 있어서,
    상기 제1 탄화수소 화합물에 의해 상기 제1 멀티층 그래핀이 p형으로 형성되고,
    상기 제2 탄화수소 화합물에 의해 상기 제2 멀티층 그래핀이 n형으로 형성되는 멀티층 그래핀의 형성방법.
  33. 제32 항에 있어서,
    상기 제1 탄화수소 화합물은 벤젠(C6H6), 에틸렌(C2H4), 아세틸렌(C2H2) 및 트라이에틸보레인(triethylborane)(C6H15B) 중 적어도 하나를 포함하는 멀티층 그래핀의 형성방법.
  34. 제32 항에 있어서,
    상기 제1 탄화수소 화합물은 보론(B)을 함유하는 멀티층 그래핀의 형성방법.
  35. 제32 항에 있어서,
    상기 제2 탄화수소 화합물은 피리딘(pyridine)(C5H5N)을 포함하는 멀티층 그래핀의 형성방법.
  36. 제31 항에 있어서,
    상기 하부 그래핀은 상기 제1 탄화수소 화합물을 이용하여 형성하는 멀티층 그래핀의 형성방법.
  37. 하부층 상에 하부 그래핀을 형성하는 단계; 및
    상기 하부 그래핀의 제1 영역에, 제1 소스가스를 이용하여 제1 온도에서 상기 제1 영역의 하부 그래핀을 포함하는 멀티층 그래핀을 형성하는 단계;를 포함하며,
    상기 하부 그래핀을 형성하는 온도가 상기 제2 온도와 다르거나, 상기 하부 그래핀을 형성하는 소스가스가 상기 제1 소스가스와 다른 멀티층 그래핀의 형성방법.
  38. 제37 항에 있어서,
    상기 멀티층 그래핀은 이중층 그래핀인 멀티층 그래핀의 형성방법.
  39. 제37 항에 있어서,
    상기 하부 그래핀과 상기 멀티층 그래핀 중 하나는 p형이고 다른 하나는 n형이며, 상기 하부 그래핀과 상기 멀티층 그래핀은 pn 접합을 형성하는 멀티층 그래핀의 형성방법.
  40. 청구항 제1 항 내지 제39 항 중 어느 한 항에 기재된 방법을 이용하여 멀티층 그래핀을 형성하는 단계; 및
    상기 멀티층 그래핀을 구비하는 소자부를 형성하는 단계;를 포함하는 그래핀 함유 소자의 제조방법.
  41. 제40 항에 있어서,
    제1 기판 상에 상기 멀티층 그래핀을 형성하고,
    상기 멀티층 그래핀을 상기 제1 기판에서 제2 기판으로 전사한 후, 상기 제2 기판 상에 상기 소자부를 형성하는 그래핀 함유 소자의 제조방법.
  42. 제40 항에 있어서,
    제1 기판 상에 상기 멀티층 그래핀을 형성하고,
    상기 제1 기판 상에 상기 소자부를 형성하는 그래핀 함유 소자의 제조방법.
  43. 청구항 제1 항 내지 제39 항 중 어느 한 항에 기재된 방법을 이용하여 형성한 멀티층 그래핀을 포함하는 그래핀 함유 소자.
  44. 제43 항에 있어서,
    상기 그래핀 함유 소자는 다이오드이고,
    상기 그래핀 함유 소자는 상기 p형 멀티층 그래핀에 연결된 제1 전극과 상기 n형 멀티층 그래핀에 연결된 제2 전극을 더 포함하는 그래핀 함유 소자.
  45. 제43 항에 있어서,
    상기 그래핀 함유 소자는 트랜지스터이고,
    상기 멀티층 그래핀은 채널층으로 사용되는 그래핀 함유 소자.
  46. 제45 항에 있어서,
    상기 멀티층 그래핀은 pnp 또는 npn 구조를 갖는 그래핀 함유 소자.
  47. 제43 항에 있어서,
    상기 그래핀 함유 소자는 터널링소자(tunneling device), BJT(binary junction transistor), 배리스터(barristor), FET(field effect transistor), 메모리소자(memory device), 태양전지(solar cell), 광검출기(photodetector), 센서(sensor) 및 발광소자(light emitting device) 중 어느 하나를 포함하는 그래핀 함유 소자.
  48. 제1 영역에 구비된 n형 멀티층 그래핀; 및
    상기 제1 영역과 인접한 제2 영역에 구비된 p형 멀티층 그래핀;을 포함하고,
    상기 n형 멀티층 그래핀은 탄소 원자들로 구성된 결정 구조에서 일부 탄소 원자가 제1 원자로 치환된 구조를 갖고,
    상기 p형 멀티층 그래핀은 탄소 원자들만으로 구성된 결정 구조를 갖거나 그의 일부 탄소 원자가 상기 제1 원자와 다른 제2 원자로 치환된 구조를 갖는 멀티층 그래핀을 구비하는 그래핀 소자.
  49. 제49 항에 있어서,
    상기 멀티층 그래핀은 이중층 그래핀인 그래핀 소자.
  50. 제48 항에 있어서,
    상기 제1 원자는 질소(N)인 그래핀 소자.
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