KR102307071B1 - 배리스터 접합 어레이 소자 및 이의 제조 방법 - Google Patents
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Abstract
배리스터 접합 어레이 소자 및 이의 제조 방법이 개시된다. 일 실시예에 따른 배리스터 접합 어레이 소자는 기판과, 상기 기판 위에 제1 방향으로 형성된 이차원 반도체와, 상기 이차원 반도체 위에 제2 방향으로 형성된 그래핀을 포함하고, 배리스터 소자가 상기 이차원 반도체와 상기 그래핀이 접합하는 각 위치에 형성된다.
Description
아래 실시예들은 배리스터 접합 어레이 소자 및 이의 제조 방법에 관한 것이다.
배리스터는 그래핀 및 이차원 반도체가 접합된 구조이다. 배리스터는 그래핀 또는 이차원 반도체만을 이용한 전계 효과 트랜지스터 보다 높은 전류 on/off 비율과 빠른 전하 이동도를 보인다.
따라서, 웨이퍼 크기의 배리스터를 제작하는 경우에는 기존의 웨이퍼를 기반으로 하는 이차원 구조의 트랜지스터 보다 높은 성능을 기대할 수 있다.
관련 선행기술로, 한국 공개특허공보 제2017-0045040호(발명의 명칭: 이차원 물질을 포함한 반도체 소자)가 있다.
관련 선행기술로, 한국 공개특허공보 제2017-0045040호(발명의 명칭: 이차원 물질을 포함한 반도체 소자)가 있다.
실시예들은 이차원 반도체와 그래핀이 crossbar 형태로 서로 교차하는 배리스터 접합 어레이 소자를 공정하는 기술을 제공할 수 있다.
다만, 기술적 과제는 상술한 기술적 과제들로 한정되는 것은 아니며, 또 다른 기술적 과제들이 존재할 수 있다.
일 실시예에 따른 배리스터 접합 어레이 소자는 기판과, 상기 기판 위에 제1 방향으로 형성된 이차원 반도체와, 상기 이차원 반도체 위에 제2 방향으로 형성된 그래핀을 포함하고, 배리스터 소자가 상기 이차원 반도체와 상기 그래핀이 접합하는 각 위치에 형성될 수 있다.
상기 이차원 반도체는 상기 기판 위에서 직접 성장되거나 상기 기판 위에 형성된 촉매 금속 위에서 성장될 수 있다.
상기 촉매 금속은 각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 촉매 금속을 포함할 수 있다.
상기 하나 이상의 촉매 금속은 상기 제1 방향으로 형성될 수 있다.
상기 하나 이상의 촉매 금속은 전극일 수 있다.
상기 이차원 반도체는 각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 이차원 반도체를 포함할 수 있다.
상기 그래핀은 각각이 이격되어 상기 제2 방향으로 형성된 하나 이상의 그래핀을 포함할 수 있다.
상기 이차원 반도체 및 상기 그래핀은 crossbar 형태로 서로 교차할 수 있다.
상기 제1 방향과 상기 제2 방향은 서로 수직할 수 있다.
상기 배리스터 접합 어레이 소자는 상기 그래핀 위에 적층되는 패시베이션 층을 더 포함할 수 있다.
상기 패시베이션 층은 유기 층; 무기 층; 또는 유기 층과 무기 층 모두로 구성되며, 상기 패시베이션 층은 상기 그래핀과 상기 이차원 반도체가 접합된 부분보다 더 작게 오픈(open)되어 있는 것일 수 있다.
상기 패시베이션 층은, 상기 유기 층이 먼저 증착되어, 일부 영역이 오픈(open)되도록 패터닝된 후, 상기 무기 층이 증착되는 것일 수 있다.
상기 유기 층은 PMMA, ZEP, SML, SU-8, KL5305, AR-P1210, AZ5214, 및 AZ1512 중에서 적어도 하나를 포함할 수 있다.
상기 무기 층은 산화알루미늄, 산화 하프늄, 이산화 타이타늄, 산화 지르코늄, 산화 아연, 실리콘 산화막, 및 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따른 베리스터 접합 어레이 소자 공정 방법은 기판을 형성하는 단계와, 상기 기판 위에 제1 방향으로 이차원 반도체를 형성하는 단계와, 상기 이차원 반도체 위에 제2 방향으로 그래핀을 형성하는 단계를 포함하고, 배리스터 소자가 상기 이차원 반도체와 상기 그래핀이 접합하는 각 위치에 형성될 수 있다.
상기 이차원 반도체를 형성하는 단계는 상기 기판 위에서 상기 이차원 반도체를 직접 성장시켜 상기 이차원 반도체를 형성하는 단계 또는 상기 기판 위에 형성된 촉매 금속을 이용하여 상기 이차원 반도체를 형성하는 단계를 포함할 수 있다.
상기 촉매 금속 층을 이용하여 상기 이차원 반도체를 형성하는 단계는 상기 기판에 레지스터 층을 코팅하는 단계와, 상기 레지스터 층을 패터닝하여 촉매 금속 패턴을 형성하는 단계와, 상기 촉매 금속 패턴을 통해 촉매 금속 층을 증착하는 단계와, 상기 레지스터 층을 제거하여 하나 이상의 촉매 금속을 형성하는 단계와, 상기 하나 이상의 촉매 금속 위에서 하나 이상의 이차원 반도체를 성장시키는 단계를 포함할 수 있다.
상기 촉매 금속 층을 이용하여 상기 이차원 반도체를 형성하는 단계는 상기 기판 위에 촉매 금속 층을 증착하는 단계와, 상기 촉매 금속 층 위에 이차원 반도체 층을 성장시키는 단계와, 상기 이차원 반도체 층을 마스크를 통해 에칭하여 하나 이상의 이차원 반도체를 형성하는 단계와, 상기 촉매 금속 층을 등방성 에칭하여 하나 이상의 촉매 금속을 형성하는 단계와, 상기 마스크를 제거하는 단계를 포함할 수 있다.
상기 촉매 금속은 각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 촉매 금속을 포함할 수 있다.
상기 그래핀을 형성하는 단계는 상기 이차원 반도체 위에 그래핀 층을 전사하는(transferring) 단계와, 상기 그래핀 층을 에칭하여 하나 이상의 그래핀을 형성하는 단계를 포함할 수 있다.
상기 하나 이상의 촉매 금속은 전극일 수 있다.
상기 이차원 반도체 및 상기 그래핀은 crossbar 형태로 서로 교차할 수 있다.
상기 제1 방향과 상기 제2 방향은 서로 수직할 수 있다.
상기 방법은 상기 그래핀 위에 패시베이션 층을 적층하는 단계를 더 포함할 수 있다.
상기 패시베이션 층은 유기 층; 무기 층; 또는 유기 층과 무기 층 모두로 구성되며, 상기 패시베이션 층은 상기 그래핀과 상기 이차원 반도체가 접합된 부분보다 더 작게 오픈(open)되어 있는 것일 수 있다.
상기 패시베이션 층을 적층하는 단계는 상기 유기 층을 먼저 증착하는 단계; 상기 유기 층의 일부 영역이 오픈(open)되도록 패터닝하는 단계; 및 상기 무기 층을 상기 유기 층 위에 증착하는 단계를 포함할 수 있다.
상기 유기 층은 PMMA, ZEP, SML, SU-8, KL5305, AR-P1210, AZ5214, 및 AZ1512 중에서 적어도 하나를 포함할 수 있다.
상기 무기 층은 산화알루미늄, 산화 하프늄, 이산화 타이타늄, 산화 지르코늄, 산화 아연, 실리콘 산화막, 및 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다.
도 1a는 일 실시예에 따른 배리스터 접합 어레이 소자의 일 예를 설명하기 위한 단면도를 나타낸다.
도 1b는 도 1에 도시된 배리스터 접합 어레이 소자의 상면도를 나타낸다.
도 2a는 일 실시예에 따른 배리스터 접합 어레이 소자의 다른 예를 설명하기 위한 단면도이다.
도 2b는 일 실시예에 따른 배리스터 접합 어레이 소자의 다른 예를 설명하기 위한 단면도를 나타낸다.
도 3a는 process A를 설명하기 위한 순서도를 나타내고,
도 3b는 Process A를 설명하기 위한 일 예를 나타낸다.
도 4a는 process B를 설명하기 위한 순서도를 나타낸다.
도 4b는 Process B를 설명하기 위한 일 예를 나타낸다.
도 5a는 process C를 설명하기 위한 순서도를 나타낸다.
도 5b는 process C를 설명하기 위한 일 예를 나타낸다.
도 6은 베리스터 접합 어레이 소자를 설명하기 위한 일 예를 나타낸다.
도 7은 베리스터 접합 어레이 소자를 설명하기 위한 다른 예를 나타낸다.
도 8a는 패시베이션 공정이 수행된 배리스터 접합 어레이 소자의 단면도이다.
도 8b는 도 8a에 도시된 배리스터 접합 어레이 소자의 상면도를 나타낸다.
도 9는 배리스터 접합 어레이 소자가 포함된 칩을 설명하기 위한 일 예를 나타낸다.
도 10a는 일 실시예에 따른 패시베이션 공정을 설명하기 위한 순서도이다.
도 10b는 패시베이션 공정을 나타낸 일 예를 나타낸다.
도 1b는 도 1에 도시된 배리스터 접합 어레이 소자의 상면도를 나타낸다.
도 2a는 일 실시예에 따른 배리스터 접합 어레이 소자의 다른 예를 설명하기 위한 단면도이다.
도 2b는 일 실시예에 따른 배리스터 접합 어레이 소자의 다른 예를 설명하기 위한 단면도를 나타낸다.
도 3a는 process A를 설명하기 위한 순서도를 나타내고,
도 3b는 Process A를 설명하기 위한 일 예를 나타낸다.
도 4a는 process B를 설명하기 위한 순서도를 나타낸다.
도 4b는 Process B를 설명하기 위한 일 예를 나타낸다.
도 5a는 process C를 설명하기 위한 순서도를 나타낸다.
도 5b는 process C를 설명하기 위한 일 예를 나타낸다.
도 6은 베리스터 접합 어레이 소자를 설명하기 위한 일 예를 나타낸다.
도 7은 베리스터 접합 어레이 소자를 설명하기 위한 다른 예를 나타낸다.
도 8a는 패시베이션 공정이 수행된 배리스터 접합 어레이 소자의 단면도이다.
도 8b는 도 8a에 도시된 배리스터 접합 어레이 소자의 상면도를 나타낸다.
도 9는 배리스터 접합 어레이 소자가 포함된 칩을 설명하기 위한 일 예를 나타낸다.
도 10a는 일 실시예에 따른 패시베이션 공정을 설명하기 위한 순서도이다.
도 10b는 패시베이션 공정을 나타낸 일 예를 나타낸다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
또한, 실시 예의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
어느 하나의 실시 예에 포함된 구성요소와, 공통적인 기능을 포함하는 구성요소는, 다른 실시 예에서 동일한 명칭을 사용하여 설명하기로 한다. 반대되는 기재가 없는 이상, 어느 하나의 실시 예에 기재한 설명은 다른 실시 예에도 적용될 수 있으며, 중복되는 범위에서 구체적인 설명은 생략하기로 한다.
도 1a는 일 실시예에 따른 배리스터 접합 어레이 소자의 일 예를 설명하기 위한 단면도를 나타내고, 도 1b는 도 1에 도시된 배리스터 접합 어레이 소자의 상면도를 나타낸다.
배리스터 접합 어레이 소자(100A)는 기판(110), 이차원 반도체(150) 및 그래핀(160)을 포함한다.
이차원 반도체(150)는 각각이 이격되어 기판(150) 위에 직접 성장되어 형성된 하나 이상의 이차원 반도체를 포함할 수 있다. 하나 이상의 이차원 반도체는 기판(150) 위에 직접 성장된 제1 이차원 반도체(151) 및 기판(150) 위에 직접 성장된 제2 이차원 반도체(153)일 수 있다. 제1 이차원 반도체(151) 및 제2 이차원 반도체(153)는 제1 방향으로 형성될 수 있다. 제1 이차원 반도체(151) 및 제2 이차원 반도체(153)의 폭(width)은 동일하거나 서로 상이할 수 있다. 예를 들어, 폭은 기준이 되는 이차원 반도체로부터 이격되는 이차원 반도체로 점점 감소할 수 있다.
그래핀(160)은 각각이 이격되어 이차원 반도체(150) 위에 형성된 하나 이상의 그래핀을 포함할 수 있다. 하나 이상의 그래핀은 제1 그래핀(161) 및 제2 그래핀(163)을 포함할 수 있다. 제1 그래핀(161) 및 제2 그래핀(163)은 제1 방향과 수직한 제2 방향으로 형성될 수 있다. 제1 그래핀(161) 및 제2 그래핀(163)의 폭(width)은 동일하거나 서로 상이할 수 있다. 예를 들어, 폭은 기준이 되는 그래핀으로부터 이격되는 그래핀으로 점점 감소할 수 있다.
금속(미도시)은 이차원 반도체(150) 및 그래핀(160)의 각 단부(end)에 증착될 수 있다.
이차원 반도체(150)가 제1 방향으로 형성되고, 그래핀(160)이 제2 방향으로 형성되기에, 이차원 반도체(150) 및 그래핀(160)은 crossbar 형태로 서로 교차할 수 있다. 이차원 반도체(150) 및 그래핀(160)이 서로 교차하여 접합하는 각 위치에는 배리스터 소자가 형성될 수 있다.
도 2a는 일 실시예에 따른 배리스터 접합 어레이 소자의 다른 예를 설명하기 위한 단면도이다.
배리스터 접합 어레이 소자(100B)는 도 1a의 배리스터 접합 어레이 소자(100A)와 달리 촉매 금속(130)을 더 포함한다.
촉매 금속(130)은 각각이 이격되어 기판(110) 위에 형성된 하나 이상의 촉매 금속을 포함할 수 있다. 하나 이상의 촉매 금속은 제1 촉매 금속(131) 및 제2 촉매 금속(133)을 포함할 수 있다. 제1 촉매 금속(131) 및 제2 촉매 금속(133)은 제1 방향으로 형성된 전극일 수 있다.
이차원 반도체(150)는 각각이 이격되어 촉매 금속(130) 위에 성장되어 형성된 하나 이상의 이차원 반도체를 포함할 수 있다. 하나 이상의 이차원 반도체는 제1 촉매 금속(131) 위에 성장된 제1 이차원 반도체(151) 및 제2 촉매 금속(133) 위에 성장된 제2 이차원 반도체(153)일 수 있다. 제1 이차원 반도체(151) 및 제2 이차원 반도체(153)는 제1 방향으로 형성될 수 있다. 제1 이차원 반도체(151) 및 제2 이차원 반도체(153)의 폭(width)은 동일하거나 서로 상이할 수 있다. 예를 들어, 폭은 기준이 되는 이차원 반도체로부터 이격되는 이차원 반도체로 점점 감소할 수 있다.
그래핀(160)은 각각이 이격되어 이차원 반도체(150) 위에 형성된 하나 이상의 그래핀을 포함할 수 있다. 하나 이상의 그래핀은 제1 그래핀(161) 및 제2 그래핀(163)을 포함할 수 있다. 제1 그래핀(161) 및 제2 그래핀(163)은 제1 방향과 수직한 제2 방향으로 형성될 수 있다. 제1 그래핀(161) 및 제2 그래핀(163)의 폭(width)은 동일하거나 서로 상이할 수 있다. 예를 들어, 폭은 기준이 되는 그래핀으로부터 이격되는 그래핀으로 점점 감소할 수 있다.
도 1b에 도시된 바와 같이, 도 2a의 배리스터 접합 어레이 소자(100B)의 이차원 반도체(150) 및 그래핀(160)도 crossbar 형태로 서로 교차할 수 있다. 이차원 반도체(150) 및 그래핀(160)이 서로 교차하여 접합하는 각 위치에는 배리스터 소자가 형성될 수 있다.
도 2b는 일 실시예에 따른 배리스터 접합 어레이 소자의 다른 예를 설명하기 위한 단면도를 나타낸다.
배리스터 접합 어레이 소자(100C)는 도 1a 및 도 2a의 배리스터 접합 어레이 소자(100A 및 100B)와 같은 사각형 형태가 아닌 사다리꼴 형태로 형성될 수 있다.
도 1a의 배리스터 접합 어레이 소자(100A)는 도 3a 및 도 3b에서 설명되는 제1 배리스터 접합 어레이 소자 공정 프로세스(process A)를 통해 생성될 수 있다 도 2a의 배리스터 접합 어레이 소자(100B)는 도 4a 및 도 4b에서 설명되는 제2 배리스터 접합 어레이 소자 공정 프로세스(process B)를 통해 생성될 수 있다. 도 2b의 형태의 배리스터 접합 어레이 소자(100C)는 도 5a 및 도 5b에서 설명되는 제3 배리스터 접합 어레이 소자 공정 프로세스(process C)를 통해 생성될 수 있다.
이하에서는 process A 내지 process C에 대해 상세하게 설명하도록 한다.
도 3a는 process A를 설명하기 위한 순서도를 나타내고, 도 3b는 Process A를 설명하기 위한 일 예를 나타낸다.
310 단계에서는 기판(110) 위에 직접 이차원 반도체(150)를 성장시킬 수 있다.
320 단계에서는 이차원 반도체(150) 위에 에칭 마스크인 레지스터 층을 코팅할 수 있다.
330 단계에서는 기판(110) 위에 제1 이차원 반도체(151) 및 제2 이차원 반도체(153)이 형성될 패턴이 형성되도록 레지스터 층을 패터닝할 수 있다.
340 단계에서는 패터닝된 패턴을 통해 이차원 반도체(150)을 에칭할 수 있다.
350 단계에서는 레지스터 층을 제거하여 제1 및 제2 이차원 반도체(151 및 153)을 제1 방향으로 형성할 수 있다.
360 단계에서는 제1 및 제2 이차원 반도체(151 및 153) 위에 그래핀 층을 전사(transferring)할 수 있다.
370 단계에서는 그래핀 층을 에칭하여 제1 및 제2 그래핀(161 및 163)을 제2 방향으로 형성할 수 있다.
380 단계에서는 금속(미도시)은 제1 및 제2 이차원 반도체(151 및 153)와 제1 및 제2 그래핀(161 및 163)의 각 단부에 전극을 형성할 수 있다.
도 4a는 process B를 설명하기 위한 순서도를 나타내고, 도 4b는 Process B를 설명하기 위한 일 예를 나타낸다.
410 단계에서는 기판(110)을 형성하고, 기판(110) 위에 레지스터(resist) 층을 코딩할 수 있다.
420 단계에서는 기판(110) 위에 제1 촉매 금속(131) 및 제2 촉매 금속(131)이 형성될 촉매 금속 패턴이 형성되도록 레지스터 층을 에칭할 수 있다.
430 단계에서는 촉매 금속 패턴에 촉매 금속 층을 증착할 수 있다.
440 단계에서는 레지스터 층을 제거하여 제1 및 제2 촉매 금속(131 및 133)을 제1 방향으로 형성할 수 있다.
450 단계에서는 제1 촉매 금속(131) 위에 제1 이차원 반도체(151)를 성장시키고, 제2 촉매 금속(133) 위에 제2 이차원 반도체(153)를 성장시켜 제1 및 제2 이차원 반도체(151 및 153)를 제1 방향으로 형성할 수 있다.
460 단계에서는 제1 및 제2 이차원 반도체(151 및 153) 위에 그래핀 층을 전사(transferring)할 수 있다.
470 단계에서는 그래핀 층을 에칭하여 제1 및 제2 그래핀(161 및 163)을 제2 방향으로 형성할 수 있다.
도 5a는 process C를 설명하기 위한 순서도를 나타내고, 도 5b는 process C를 설명하기 위한 일 예를 나타낸다.
510 단계에서는 기판(110)을 형성하고, 기판(110) 위에 촉매 금속 층을 증착할 수 있다.
520 단계에서는 촉매 금속 층 위에 이차원 반도체 층을 성장시킬 수 있다.
530 단계에서는 이차원 반도체 층 위에 촉매 금속 및 이차원 반도체가 형성될 위치에 에칭 마스크(etch mask)를 형성할 수 있다.
540 단계에서는 에칭 마스크가 형성된 이차원 반도체 층을 에칭하여 제1 및 제2 이차원 반도체(151 및 153)를 제1 방향으로 형성할 수 있다.
550 단계에서는 촉매 금속 층을 등방성 에칭(isotropic etching)하여 제1 및 제2 촉매 금속(131 및 133)을 제1 방향으로 형성할 수 있다.
560 단계에서는 에칭 마스크를 제거하여 제1 이차원 반도체(151)가 제1 촉매 금속(131)을 덮고, 제2 이차원 반도체(153)가 제2 촉매 금속(133)을 덮게할 수 있다.
570 단계에서는 제1 및 제2 이차원 반도체(151 및 153) 위에 그래핀 층을 전사(transferring)할 수 있다.
580 단계에서는 그래핀 층을 에칭하여 제1 및 제2 그래핀(161 및 163)을 제2 방향으로 형성할 수 있다.
도 1 내지 도 5b에 설명된 바와 같이 촉매 금속(130), 이차원 반도체(150) 및 그래핀(160)이 두 개로 구성되지만, 이에 한정하는 것은 아니다. 예를 들어, 촉매 금속(130), 이차원 반도체(150) 및 그래핀(160)이 두 개 이상 등 다양하게 구성될 수 있다.
도 6은 베리스터 접합 어레이 소자를 설명하기 위한 일 예를 나타내고, 도 7은 베리스터 접합 어레이 소자를 설명하기 위한 다른 예를 나타낸다.
도 6을 참조하면, 이차원 반도체 및 그래핀 접합 소자의 다양한 응용을 위해서는 그래핀-반도체 접합의 안정적인 공정이 매우 중요할 수 있다. process B 및 process C는 웨이퍼 크기의 배리스터를 제작하는 프로세스로, 촉매 금속(130)를 이용하여 이차원 반도체(150)를 성장시킨 후 촉매 금속(130)을 바닥 전극으로 이용하는 공정 프로세스일 수 있다. process B 및 process C는 촉매 금속을 제거하는 기존의 방법과 달리 금속 촉매를 바닥 전극으로 사용하기에 웨이퍼를 기반으로 하는 이차원 반도체 소자 제작 공정 보다 단순화된 프로세스일 수 있다.
도 7은 process A로 제조된 배리스터 접합 어레이 소자(100A)로, 도 6과 같이 이차원 반도체(150) 및 그래핀(160)이 crossbar 형태를 이루는 배리스터 접합 어레이 소자(100A)의 이차원 반도체 및 그래핀의 각 단부에 전극이 증착되는 경우를 나타낸다. process A는 기판 위에 직접 이차원 반도체를 성장시킴으로써 웨이퍼를 기반으로 하는 이차원 반도체 소자 제작 공정 보다 단순화된 프로세스일 수 있다.
도 6 및 도 7에서 설명한 바와 같이, process A 내지 process C는 반도체 공정에 가깝게 배리스터 소자를 생성할 수 있다.
도 8a는 패시베이션 공정이 수행된 배리스터 접합 어레이 소자의 단면도이고, 도 8b는 도 8a에 도시된 배리스터 접합 어레이 소자의 상면도를 나타낸다.
배리스터 접합 어레이 소자(100A~100C)는 패시베이션 공정(passivation process)이 수행되어 패시베이션 층을 더 포함할 수 있다. process A 내지 process C는 대면적인 배리스터 소자 제작에 매우 용이하기에, 패시베이션 공정(passivation process)을 통해서 배리스터 센서 어레이로 사용하거나 게이트 스택 공정을 수행하여 소자 어레이를 생성할 수 있다. process A 내지 process C를 통해 생성된 배리스터 접합 어레이 소자(100A~100C)는 기존의 그래핀 또는 이차원 반도체만을 이용하여 제작된 소자(웨이퍼를 기반으로 하는)보다 높은 전류 on/off 비율과 빠른 전하 이동도를 보이게 될 수 있다.
도 9는 배리스터 접합 어레이 소자가 포함된 칩을 설명하기 위한 일 예를 나타낸다.
배리스터 접합 어레이 소자(100A~100C)를 칩(chip; 10)에 공정하는 경우에는 칩(10)의 모서리 부분에 이차원 반도체(150) 및 그래핀(160)의 전기적 특성을 확인할 수 있는 기능 부분(또는 베리스터 접합 어레이 소자를 모니터링하기 위한 기능 부분)을 동시에 공정할 수 있다. 예를 들어, 칩(10)의 모서리 부분에는 (A)와 같이 transfer length method 패턴을 만들거나, (B)와 같이 Hall bar 패턴을 만들 수 있다. transfer length method 패턴은 금속-그래핀 접합에서의 전기적 저항 등을 측정할 수 있다. Hall bar 패턴은 게이트 전압에 따라 이차원 반도체에 흐르는 전하량 등을 측정할 수 있다.
소자의 성능을 확인하기 위한 다양한 패턴들은 그래핀-이차원 반도체 접합부 외에도 그래핀 또는 이차원 반도체 각각에 제작 가능할 수 있다.
도 10a는 일 실시예에 따른 패시베이션 공정을 설명하기 위한 순서도이고, 도 10b는 패시베이션 공정을 나타낸 일 예를 나타낸다.
배리스터 접합 어레이 소자(100D)에는 패시베이션 공정(passivation process)이 수행될 수 있다고 상술한 바 있다. 배리스터 접합 어레이 소자(100D)는 패시베이션 층이 그래핀(160) 위에 적층될 수 있다. 패시베이션 층은 유기 층, 무기 층, 또는 유기 층과 무기 층 모두로 구성될 수 있다. 이때, 패시베이션 층은 그래핀과 이차원 반도체가 접합된 부분보다 더 작게 오픈(open)되어 있을 수 있다. 유기 층은 PMMA(Poly methyl methacrylate), ZEP, SML, SU-8(Structured by UV-8), KL5305(KemLab 5305), AR-P1210(allresist-positive-1210), AZ5214(AZ electronic materials-5214), 및 AZ1512(AZ electronic materials-1512) 중에서 적어도 하나를 포함할 수 있다. 무기 층은 산화알루미늄, 산화 하프늄, 이산화 타이타늄, 산화 지르코늄, 산화 아연, 실리콘 산화막, 및 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다.
이러한 패시베이션 공정은 배리스터 접합 어레이 소자(100D)가 전기적 전도성이 높은 용액에 물질을 검출하려는 경우 배리스터 접합 어레이 소자(100D)에서 접합면을 제외한 부분을 다른 물질로 덮기 위해 수행되는 것이다. 전극-용액-전극 또는 그래핀-용액-2차원 반도체 사이에서 전류가 흐르는 것을 막기 위해 접합면 이외의 표면을 유기 층 또는 무기 층으로 패시베이션하는 것이다.
도 10a 및 도 10b에서는 설명의 편의 위해, 패시베이션 층이 유기 층과 무기 층으로 구성된 것으로 도시하고 있지만, 상술한 바와 같이, 패시베이션 층은 유기 층, 무기 층, 또는 유기 층과 무기 층 모두로 구성될 수 있다.
패시베이션 공정은 유기 층을 먼저 코팅함으로써 산화막으로서 ALD를 이용하여 무기 층을 형성할 수 있으며, 유기 층 위에 무기 층이 형성되어 있기 때문에 유기 층이 전동성이 높은 용역, 예를 들어 완충 용액으로부터 용해되는 것을 방지할 수 있다.
패시베이션 공정은 다음과 같다. 배리스터 접합 어레이 소자(100D)는 배리스터 접합 어레이 소자(100D)는 배리스터 접합 어레이 소자(100A~100C)일 수 있다.
1010 단계에서는 배리스터 구조, 즉 형성된 배리스터 접합 어레이 소자(100D)의 그래핀 위에 유기 층(organic layer)을 코팅할 수 있다. 예를 들어, 유기 층은 e-beam 레지스터, 포토레지스터 등 일 수 있다.
1020 단계에서는 유기 층을 패터닝하여 그래핀의 접합 부위를 노출할 수 있다.
1030 단계에서는 자외선을 이용하여 접합 부위에 남아 있는 레지스트 잔여물, 즉 유기 잔여물(organic residue)을 제거할 수 있다.
1040 단계에서는 ALD(Atomic layer Deposition) 장비를 이용하여 무기 층(inorganic layer)을 증착할 수 있다. 예를 들어, 무기 층은 Al2O3, HfO2, TiO2 등 일 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.
Claims (27)
- 기판;
상기 기판 위에 제1 방향으로 형성된 이차원 반도체; 및
상기 이차원 반도체 위에 제2 방향으로 형성된 그래핀
을 포함하고,
배리스터 소자가 상기 이차원 반도체와 상기 그래핀이 접합하는 각 위치에 형성되는, 배리스터 접합 어레이 소자.
- 제1항에 있어서,
상기 이차원 반도체는,
상기 기판 위에서 직접 성장되거나 상기 기판 위에 형성된 촉매 금속 위에서 성장되는, 배리스터 접합 어레이 소자.
- 제2항에 있어서,
상기 촉매 금속은,
각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 촉매 금속을 포함하는, 배리스터 접합 어레이 소자.
- 제3항에 있어서,
상기 하나 이상의 촉매 금속은 전극인, 배리스터 접합 어레이 소자.
- 제1항에 있어서,
상기 이차원 반도체는,
각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 이차원 반도체를 포함하는, 배리스터 접합 어레이 소자.
- 제1항에 있어서,
상기 그래핀은,
각각이 이격되어 상기 제2 방향으로 형성된 하나 이상의 그래핀을 포함하는, 배리스터 접합 어레이 소자.
- 제1항에 있어서,
상기 이차원 반도체 및 상기 그래핀은 crossbar 형태로 서로 교차하는, 배리스터 접합 어레이 소자.
- 제1항에 있어서,
상기 제1 방향과 상기 제2 방향은 서로 수직하는, 배리스터 접합 어레이 소자.
- 제1항에 있어서,
상기 그래핀 위에 적층되는 패시베이션 층
을 더 포함하는, 배리스터 접합 어레이 소자.
- 제9항에 있어서,
상기 패시베이션 층은,
유기 층;
무기 층; 또는
유기 층과 무기 층 모두로 구성되며,
상기 패시베이션 층은 상기 그래핀과 상기 이차원 반도체가 접합된 부분보다 더 작게 오픈(open)되어 있는 것인, 배리스터 접합 어레이 소자.
- 제10항에 있어서,
상기 패시베이션 층은,
상기 유기 층이 먼저 증착되어, 일부 영역이 오픈(open)되도록 패터닝된 후, 상기 무기 층이 증착되는 것인, 배리스터 접합 어레이 소자.
- 제10항에 있어서,
상기 유기 층은,
PMMA, ZEP, SML, SU-8, KL5305, AR-P1210, AZ5214, 및 AZ1512 중에서 적어도 하나를 포함하는, 배리스터 접합 어레이 소자.
- 제10항에 있어서,
상기 무기 층은,
산화알루미늄, 산화 하프늄, 이산화 타이타늄, 산화 지르코늄, 산화 아연, 실리콘 산화막, 및 실리콘 질화막 중에서 적어도 하나를 포함하는, 배리스터 접합 어레이 소자.
- 기판을 형성하는 단계;
상기 기판 위에 제1 방향으로 이차원 반도체를 형성하는 단계; 및
상기 이차원 반도체 위에 제2 방향으로 그래핀을 형성하는 단계
를 포함하고,
배리스터 소자가 상기 이차원 반도체와 상기 그래핀이 접합하는 각 위치에 형성되는 배리스터 접합 어레이 소자 공정 방법.
- 제14항에 있어서,
상기 이차원 반도체를 형성하는 단계는,
상기 기판 위에서 상기 이차원 반도체를 직접 성장시켜 상기 이차원 반도체를 형성하는 단계; 또는
상기 기판 위에 형성된 촉매 금속을 이용하여 상기 이차원 반도체를 형성하는 단계
를 포함하는 배리스터 접합 어레이 소자 공정 방법.
- 제15항에 있어서,
상기 촉매 금속 층을 이용하여 상기 이차원 반도체를 형성하는 단계는,
상기 기판에 레지스터 층을 코팅하는 단계;
상기 레지스터 층을 패터닝하여 촉매 금속 패턴을 형성하는 단계;
상기 촉매 금속 패턴을 통해 촉매 금속 층을 증착하는 단계;
상기 레지스터 층을 제거하여 하나 이상의 촉매 금속을 형성하는 단계; 및
상기 하나 이상의 촉매 금속 위에서 하나 이상의 이차원 반도체를 성장시키는 단계
를 포함하는, 배리스터 접합 어레이 소자 공정 방법.
- 제15항에 있어서,
상기 촉매 금속 층을 이용하여 상기 이차원 반도체를 형성하는 단계는,
상기 기판 위에 촉매 금속 층을 증착하는 단계;
상기 촉매 금속 층 위에 이차원 반도체 층을 성장시키는 단계;
상기 이차원 반도체 층을 마스크를 통해 에칭하여 하나 이상의 이차원 반도체를 형성하는 단계;
상기 촉매 금속 층을 등방성 에칭하여 하나 이상의 촉매 금속을 형성하는 단계; 및
상기 마스크를 제거하는 단계
를 포함하는, 배리스터 접합 어레이 소자 공정 방법.
- 제15항에 있어서,
상기 촉매 금속은,
각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 촉매 금속을 포함하는, 배리스터 접합 어레이 소자 공정 방법.
- 제14항에 있어서,
상기 그래핀을 형성하는 단계는,
상기 이차원 반도체 위에 그래핀 층을 전사하는(transferring) 단계; 및
상기 그래핀 층을 에칭하여 하나 이상의 그래핀을 형성하는 단계
를 포함하는 배리스터 접합 어레이 소자 공정 방법.
- 제18항에 있어서,
상기 하나 이상의 촉매 금속은 전극인, 배리스터 접합 어레이 소자 공정 방법.
- 제14항에 있어서,
상기 이차원 반도체 및 상기 그래핀은 crossbar 형태로 서로 교차하는, 배리스터 접합 어레이 소자 공정 방법.
- 제14항에 있어서,
상기 제1 방향과 상기 제2 방향은 서로 수직하는, 배리스터 접합 어레이 소자 공정 방법.
- 제14항에 있어서,
상기 그래핀 위에 패시베이션 층을 적층하는 단계
를 더 포함하는, 배리스터 접합 어레이 소자 공정 방법.
- 제23항에 있어서,
상기 패시베이션 층은,
유기 층;
무기 층; 또는
유기 층과 무기 층 모두로 구성되며,
상기 패시베이션 층은 상기 그래핀과 상기 이차원 반도체가 접합된 부분보다 더 작게 오픈(open)되어 있는 것인, 배리스터 접합 어레이 소자 공정 방법.
- 제24항에 있어서,
상기 패시베이션 층을 적층하는 단계는,
상기 유기 층을 먼저 증착하는 단계;
상기 유기 층의 일부 영역이 오픈(open)되도록 패터닝하는 단계; 및
상기 무기 층을 상기 유기 층 위에 증착하는 단계
를 포함하는, 배리스터 접합 어레이 소자 공정 방법.
- 제24항에 있어서,
상기 유기 층은,
PMMA, ZEP, SML, SU-8, KL5305, AR-P1210, AZ5214, 및 AZ1512 중에서 적어도 하나를 포함하는, 배리스터 접합 어레이 소자 공정 방법.
- 제24항에 있어서,
상기 무기 층은,
산화알루미늄, 산화 하프늄, 이산화 타이타늄, 산화 지르코늄, 산화 아연, 실리콘 산화막, 및 실리콘 질화막 중에서 적어도 하나를 포함하는, 배리스터 접합 어레이 소자 공정 방법.
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