TWI804302B - 半導體裝置及其製造方法 - Google Patents
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Abstract
一種半導體裝置，包括基板、第一金屬氧化物層、第二金屬氧化物層、閘介電層、第一閘極、源極以及汲極。第一金屬氧化物層位於基板之上，且第一金屬氧化物層包括至少一個薄部以及連接至少一個薄部的至少一個厚部。第二金屬氧化物層重疊於薄部以及厚部。第一金屬氧化物層與第二金屬氧化物層的界面具有二維電子氣。閘介電層覆蓋第二金屬氧化物層。第一閘極位於閘介電層上，且重疊於至少部分薄部以及至少部分的厚部。源極以及汲極電性連接第二金屬氧化物層。
Description
本發明是有關於一種半導體裝置及其製造方法。
目前，常見的薄膜電晶體通常以非晶矽半導體作為通道，其中非晶矽半導體由於製程簡單且成本低廉，因此以廣泛的應用於各種薄膜電晶體中。
隨著顯示技術的進步，顯示面板的解析度逐年提升。為了使畫素電路中的薄膜電晶體縮小，許多廠商致力於研發新的半導體材料，例如金屬氧化物半導體材料。在金屬氧化物半導體材料中，氧化銦鎵鋅（indium gallium zinc oxide，IGZO）同時具有面積小以及電子遷移率高的優點，因此被視為一種重要的新型半導體材料。
本發明提供一種半導體裝置及其製造方法，具有高操作電流的優點。
本發明的至少一實施例提供一種半導體裝置。半導體裝置包括基板、第一金屬氧化物層、第二金屬氧化物層、閘介電層、第一閘極、源極以及汲極。第一金屬氧化物層位於基板之上，且第一金屬氧化物層包括至少一個薄部以及連接至少一個薄部的至少一個厚部。第二金屬氧化物層在基板的頂面的法線方向上重疊於薄部以及厚部。第一金屬氧化物層與第二金屬氧化物層的界面具有二維電子氣。閘介電層覆蓋第二金屬氧化物層。第一閘極位於閘介電層上，且在法線方向上重疊於至少部分薄部以及至少部分的厚部。源極以及汲極電性連接第二金屬氧化物層。
本發明的至少一實施例提供一種半導體裝置的製造方法，包括：形成第一金屬氧化物圖案於基板之上；形成第一金屬氧化物材料層於第一金屬氧化物圖案上；形成第二金屬氧化物材料層於第一金屬氧化物材料層上；圖案化第一金屬氧化物材料層以及第二金屬氧化物材料層，以形成包含第一金屬氧化物圖案以及第一金屬氧化物材料層的剩餘部分的第一金屬氧化物層以及包含第二金屬氧化物材料層的剩餘部分的第二金屬氧化物層，其中第一金屬氧化物層包括至少一個薄部以及連接至少一個薄部的至少一個厚部；形成閘介電層於第二金屬氧化物層上；形成第一閘極於閘介電層上，且第一閘極在基板的頂面的法線方向上重疊於至少部分的薄部以及至少部分的厚部；形成電性連接第二金屬氧化物層的源極以及汲極。
圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
請參考圖1，半導體裝置10A包括基板100、第一金屬氧化物層210、第二金屬氧化物層220、閘介電層120、第一閘極G1、源極S以及汲極D。在本實施例中，半導體裝置10A還包括緩衝層110以及層間介電層130。
基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。若使用導電材料或金屬時，則在基板100上覆蓋一層絕緣層（未繪示），以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚二甲酸乙二醇酯（polyethylene naphthalate, PEN）、聚酯（polyester, PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate, PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺(polyimide, PI）或金屬軟板（Metal Foil）或其他可撓性材質。緩衝層110位於基板100上，緩衝層110的材質可以包括氮化矽、氧化矽、氮氧化矽或其他合適的材料或上述材料的堆疊層，但本發明不以此為限。
第一金屬氧化物層210位於基板100以及緩衝層110之上。第一金屬氧化物層210包括至少一個薄部以及連接至少一個薄部的至少一個厚部。舉例來說，第一金屬氧化物層210包括第一厚部tk1、第一薄部th1以及第二薄部th2，其中第一厚部tk1連接於第一薄部th1以及第二薄部th2之間。在一些實施例中，第一厚部tk1的厚度t1為10奈米至30奈米，且第一薄部th1以及第二薄部th2的厚度t2為5奈米至10奈米。
在一些實施例中，第一金屬氧化物層210包括第一金屬氧化物圖案212以及金屬氧化物層214的堆疊，其中第一金屬氧化物圖案212以及金屬氧化物層214重疊的部分構成第一厚部tk1，且金屬氧化物層214不重疊於第一金屬氧化物圖案212的部分構成第一薄部th1以及第二薄部th2。在一些實施例中，第一金屬氧化物圖案212以及金屬氧化物層214的材料包括氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物。當第一金屬氧化物圖案212以及金屬氧化物層214包括相同的材料時，第一金屬氧化物圖案212以及金屬氧化物層214之間可能不存在明顯的界面。
第二金屬氧化物層220位於第一金屬氧化物層210上，且第二金屬氧化物層220在基板100的頂面的法線方向ND上重疊於第一厚部tk1、第一薄部th1以及第二薄部th2。在一些實施例中，第二金屬氧化物層220共形於第一金屬氧化物層210的上表面。第二金屬氧化物層220包括源極區sr、汲極區dr以及位於源極區sr與汲極區dr之間的通道區ch。通道區ch覆蓋第一厚部tk1與連接第一厚部tk1的部分第一薄部th1以及部分第二薄部th2。換句話說，通道區ch自第一厚部tk1的表面延伸至第一薄部th1的部分表面以及第二薄部th2的部分表面。源極區sr與汲極區dr分別覆蓋第一薄部th1以及第二薄部th2，且源極區sr與汲極區dr分離於第一厚部tk1。在一些實施例中，源極區sr與汲極區dr經摻雜而具有低於通道區ch的電阻率。由於通道區ch位於第一厚部tk1上，且源極區sr與汲極區dr位於第一薄部th1與第二薄部th2上，通道區ch的頂面與基板100之間的距離大於源極區sr的頂面與基板100之間的距離以及汲極區dr的頂面與基板100之間的距離。
在一些實施例中，第二金屬氧化物層220的材料包括氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物。
第一金屬氧化物層210的氧濃度小於第二金屬氧化物層220的通道區ch的氧濃度。在一些實施例中，第一金屬氧化物層210的氧濃度為10 at%至50 at%，且第二金屬氧化物層220的通道區ch的氧濃度為30 at%至70 at%。在一些實施例中，藉由調整氧濃度，使第一金屬氧化物層210的能隙（Band Gap）小於第二金屬氧化物層220的能隙，藉此於第一金屬氧化物層210以及第二金屬氧化物層220之間的界面形成二維電子氣2DEG。在一些實施例中，第二金屬氧化物層220的厚度t3為5奈米至30奈米。在一些實施例中，第二金屬氧化物層220的厚度t3小於第一金屬氧化物層210的厚度，藉此使二維電子氣2DEG更容易的形成於前述界面。
在一些實施例中，第一金屬氧化物層210的電子遷移率大於第二金屬氧化物層220的電子遷移率。在操作半導體裝置10A時，除了透過二維電子氣2DEG提升電流量以外，電流量還可以藉由薄部與厚部的厚度變化而進一步提升。舉例來說，在薄部與厚部的厚度變化區R的位置，電流可以較容易的進入第一厚部tk1中，因而使部分的電流得以在電子遷移率大的第一金屬氧化物層210中傳遞。
閘介電層120覆蓋於第二金屬氧化物層220上。在一些實施例中，閘介電層120的材料包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁或其他絕緣材料。在一些實施例中，閘介電層120的厚度為100奈米至500奈米。在圖1中，閘介電層120具有實質上平坦的上表面，但本發明不以此為限。在一些實施例中，閘介電層120共形於第一金屬氧化物層210以及第二金屬氧化物層220，且閘介電層120的上表面具有對應於第一厚部tk1的凸起。
第一閘極G1位於閘介電層120上，且在基板100的頂面的法線方向ND上重疊於第一金屬氧化物層210的通道區ch、部分第一薄部th1、部分第二薄部th2以及第一厚部tk1。在一些實施例中，第一閘極G1的材料可包括金屬，例如鉻（Cr）、金（Au）、銀（Ag）、銅（Cu）、錫（Sn）、鉛（Pb）、鉿（Hf）、鎢（W）、鉬（Mo）、釹（Nd）、鈦（Ti）、鉭（Ta）、鋁（Al）、鋅（Zn）或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一閘極G1也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。
在基板100的頂面的法線方向ND上，在第一閘極G1與第一金屬氧化物層210重疊的面積中，第一閘極G1與第一厚部tk1重疊的面積占據40%至60%，藉此使半導體裝置10A得以在提升操作電流與降低漏電流之間取得平衡。
層間介電層130設置於閘介電層120上。層間介電層130覆蓋第一閘極G1。在一些實施例中，層間介電層130的材料包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁或其他絕緣材料。在一些實施例中，層間介電層130的厚度為200奈米至600奈米。
源極S與汲極D設置於層間介電層130上，且透過層間介電層130中接觸孔V1、V2而分別電性連接至第二金屬氧化物層220的源極區sr與汲極區dr。在一些實施例中，源極S與汲極D的材料可包括金屬，例如鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。源極S與汲極D也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。在一些實施例中，源極S與第二金屬氧化物層220之間以及汲極D與第二金屬氧化物層220之間具有肖特基接觸或歐姆接觸。
圖2A至圖2G是圖1的半導體裝置10A的製造方法的剖面示意圖。
請參考圖2A，形成第一金屬氧化物圖案212於基板100以及緩衝層110之上。在一些實施例中，形成第一金屬氧化物圖案212的方法包括以下步驟：首先，在緩衝層110上形成毯覆的半導體材料層（未繪示）；接著，利用微影製程，在半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對半導體材料層進行濕式或乾式蝕刻製程，以形成第一金屬氧化物圖案212；之後，移除圖案化光阻。
在一些實施例中，第一金屬氧化物圖案212的厚度t2’為5奈米至10奈米。
請參考圖2B，形成第一金屬氧化物材料層214’於第一金屬氧化物圖案212上。在本實施例中，第一金屬氧化物材料層214’覆蓋第一金屬氧化物圖案212的頂面以及側面，且第一金屬氧化物材料層214’延伸至緩衝層110上。第一金屬氧化物圖案212以及第一金屬氧化物材料層214’包括相同或不同的材料。
請參考圖2C，形成第二金屬氧化物材料層220’’於第一金屬氧化物材料層214’上。第二金屬氧化物材料層220’’重疊於第一金屬氧化物材料層214’以及第一金屬氧化物圖案212。
請參考圖2D，圖案化第一金屬氧化物材料層214’以及第二金屬氧化物材料層220’’，以形成包含第一金屬氧化物圖案212以及第一金屬氧化物材料層214’的剩餘部分（即金屬氧化物層214）的第一金屬氧化物層210以及包含第二金屬氧化物材料層220’’的剩餘部分的第二金屬氧化物層220’。第一金屬氧化物層210包括第一厚部tk1、第一薄部th1以及第二薄部th2。在一些實施例中，圖案化第一金屬氧化物材料層214’以及第二金屬氧化物材料層220’’的方法包括微影蝕刻製程。在本實施例中，第二金屬氧化物材料層220’’覆蓋於第一金屬氧化物材料層214’上，因此，可以改善第一金屬氧化物材料層214’的表面在蝕刻製程中受損的問題。
請參考圖2E，形成閘介電層120於第二金屬氧化物層220’上。形成第一閘極G1於閘介電層120上，且第一閘極G1在基板100的頂面的法線方向ND上重疊於部分第一薄部th1、部分第二薄部th2以及第一厚部tk1。
以第一閘極G1為罩幕對第二金屬氧化物層220’執行摻雜製程P，以形成包括源極區sr、汲極區dr以及通道區ch的第二金屬氧化物層220。在本實施例中，在基板100的頂面的法線方向ND上，通道區ch重疊於第一閘極G1。透過摻雜製程P降低源極區sr以及汲極區dr的電阻率。在一些實施例中，摻雜製程P例如為氫電漿摻雜製程或其他合適的製程。
請參考圖2F，形成層間介電層130於閘介電層120上。層間介電層130包覆第一閘極G1。
請參考圖2G，執行一次或多次蝕刻製程以形成穿過層間介電層130以及閘介電層120的第一接觸孔V1以及第二接觸孔V2。第一接觸孔V1以及第二接觸孔V2重疊並暴露出第二金屬氧化物層220的源極區sr以及汲極區dr。
最後請參考圖2G與圖1，形成源極S以及汲極D於層間介電層130上，且形成源極S以及汲極D於第一接觸孔V1以及第二接觸孔V2中。源極S以及汲極D分別連接至第二金屬氧化物層220的源極區sr以及汲極區dr。至此，半導體裝置10A大致完成。
圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖3的半導體裝置10B與圖1的半導體裝置10A的主要差異在於：半導體裝置10B的第二金屬氧化物層220包括第一厚部tk1、第二厚部tk2、第一薄部th1、第二薄部th2以及第三薄部th3。
請參考圖3，第一厚部tk1連接於第一薄部th1以及第二薄部th2之間。第二厚部tk2連接於第二薄部th1以及第三薄部th3之間，且第二薄部th2連接於第一厚部tk1以及第二厚部tk2之間。
在一些實施例中，第一厚部tk1以及第二厚部tk2的厚度t1為10奈米至30奈米，且第一薄部th1、第二薄部th2以及第三薄部th3的厚度t2為5奈米至10奈米。
在一些實施例中，第一金屬氧化物層210包括第一金屬氧化物圖案212、第二金屬氧化物圖案216以及金屬氧化物層214，其中金屬氧化物層214覆蓋第一金屬氧化物圖案212以及第二金屬氧化物圖案216。第一金屬氧化物圖案212以及金屬氧化物層214重疊的部分構成第一厚部tk1，第二金屬氧化物圖案216以及金屬氧化物層214重疊的部分構成第二厚部tk2，且金屬氧化物層214不重疊於第一金屬氧化物圖案212以及第二金屬氧化物圖案216的部分構成第一薄部th1、第二薄部th2以及第三薄部th3。在一些實施例中，第一金屬氧化物圖案212、第二金屬氧化物圖案216以及金屬氧化物層214的材料包括氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物。當第一金屬氧化物圖案212、第二金屬氧化物圖案216以及金屬氧化物層214包括相同的材料時，第一金屬氧化物圖案212與金屬氧化物層214之間以及第二金屬氧化物圖案216與金屬氧化物層214之間可能不存在明顯的界面。
第二金屬氧化物層220位於第一金屬氧化物層210上，且第二金屬氧化物層220在基板100的頂面的法線方向ND上重疊於第一厚部tk1、第二厚部tk2、第一薄部th1、第二薄部th2以及第三薄部th3。在一些實施例中，第二金屬氧化物層220共形於第一金屬氧化物層210的上表面。第二金屬氧化物層220包括源極區sr、汲極區dr以及位於源極區sr與汲極區dr之間的通道區ch。通道區ch覆蓋第二薄部th2、連接第二薄部th2的部分第一厚部tk1以及連接第二薄部th2的部分第二厚部tk2。換句話說，通道區ch自第二薄部th2的部分表面延伸至第一厚部tk1的表面以及第二厚部tk2的部分表面。源極區sr覆蓋第一薄部th1以及連接第一薄部th1的部分第一厚部tk1，汲極區dr覆蓋第三薄部th3以及連接第三薄部th3部分第二厚部tk2，且源極區sr與汲極區dr分離於第二薄部th2。在一些實施例中，源極區sr與汲極區dr經摻雜而具有低於通道區ch的電阻率。
在一些實施例中，第二金屬氧化物層220的材料包括氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物。
第一金屬氧化物層210的氧濃度小於第二金屬氧化物層220的氧濃度。在一些實施例中，第一金屬氧化物層210的氧濃度為10 at%至50 at%，且第二金屬氧化物層220的氧濃度為30 at%至70 at%。在一些實施例中，藉由調整氧濃度，使第一金屬氧化物層210的能隙小於第二金屬氧化物層220的能隙，藉此於第一金屬氧化物層210以及第二金屬氧化物層220之間的界面形成二維電子氣2DEG。在一些實施例中，第二金屬氧化物層220的厚度t3為5奈米至30奈米。在一些實施例中，第二金屬氧化物層220的厚度t3小於第一金屬氧化物層210的厚度，藉此使二維電子氣2DEG更容易的形成於前述界面。
在一些實施例中，第一金屬氧化物層210的電子遷移率大於第二金屬氧化物層220的電子遷移率。在操作半導體裝置10A時，除了透過二維電子氣2DEG提升電流量以外，電流量還可以藉由薄部與厚部的厚度變化而進一步提升。舉例來說，在薄部與厚部的厚度變化區R的位置，電流可以較容易的進入第一厚部tk1以及第二厚部tk2中，因而使部分的電流得以在電子遷移率大的第一金屬氧化物層210中傳遞。
在基板100的頂面的法線方向ND上，在第一閘極G1與第一金屬氧化物層210重疊的面積中，第一閘極G1重疊於第一厚部tk1以及第二厚部tk2的面積占據40%至60%，藉此使半導體裝置10B得以在提升操作電流與降低漏電流之間取得平衡。
圖4A至圖4G是圖3的半導體裝置的製造方法的剖面示意圖。
請參考圖4A，形成第一金屬氧化物圖案212以及第二金屬氧化物圖案216於基板100以及緩衝層110之上。在一些實施例中，形成第一金屬氧化物圖案212的方法包括以下步驟：首先，在緩衝層110上形成毯覆的半導體材料層（未繪示）；接著，利用微影製程，在半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對半導體材料層進行濕式或乾式蝕刻製程，以形成第一金屬氧化物圖案212以及第二金屬氧化物圖案216；之後，移除圖案化光阻。換句話說，第一金屬氧化物圖案212以及第二金屬氧化物圖案216例如為同時形成。
在一些實施例中，第一金屬氧化物圖案212以及第二金屬氧化物圖案216的厚度t2’為5奈米至10奈米。
請參考圖4B，形成第一金屬氧化物材料層214’於第一金屬氧化物圖案212以及第二金屬氧化物圖案216上。在本實施例中，第一金屬氧化物材料層214’覆蓋第一金屬氧化物圖案212以及第二金屬氧化物圖案216的頂面以及側面，且第一金屬氧化物材料層214’延伸至緩衝層110上。第一金屬氧化物圖案212、第二金屬氧化物圖案216以及第一金屬氧化物材料層214’包括相同或不同的材料。
請參考圖4C，形成第二金屬氧化物材料層220’’於第一金屬氧化物材料214’層上。第二金屬氧化物材料層220’’重疊於第一金屬氧化物材料層214’、第一金屬氧化物圖案212以及第二金屬氧化物圖案216。
請參考圖4D，圖案化第一金屬氧化物材料層214’以及第二金屬氧化物材料層220’’，以形成包含第一金屬氧化物圖案212、第二金屬氧化物圖案216以及第一金屬氧化物材料層214’的剩餘部分（即金屬氧化物層214）的第一金屬氧化物層210以及包含第二金屬氧化物材料層220’’的剩餘部分的第二金屬氧化物層220’。第一金屬氧化物層210包括第一厚部tk1、第二厚部tk2、第一薄部th1、第二薄部th2以及第三薄部th3。在一些實施例中，圖案化第一金屬氧化物材料層214’以及第二金屬氧化物材料層220’’的方法包括微影蝕刻製程。
請參考圖4E，形成閘介電層120於第二金屬氧化物層220’上。形成第一閘極G1於閘介電層120上，且第一閘極G1在基板100的頂面的法線方向ND上重疊於第二薄部th2、部分第一厚部tk1以及部分第二厚部tk2。
以第一閘極G1為罩幕對第二金屬氧化物層220’執行摻雜製程P，以形成包括源極區sr、汲極區dr以及通道區ch的第二金屬氧化物層220。在本實施例中，在基板100的頂面的法線方向ND上，通道區ch重疊於第一閘極G1。透過摻雜製程P降低源極區sr以及汲極區dr的電阻率。在一些實施例中，摻雜製程P例如為氫電漿摻雜製程或其他合適的製程。
請參考圖4F，形成層間介電層130於閘介電層120上。層間介電層130包覆第一閘極G1。
請參考圖4G，執行一次或多次蝕刻製程以形成穿過層間介電層130以及閘介電層120的第一接觸孔V1以及第二接觸孔V2。第一接觸孔V1以及第二接觸孔V2重疊並暴露出第二金屬氧化物層220的源極區sr以及汲極區dr。
最後請參考圖4G與圖3，形成源極S以及汲極D於層間介電層130上，且形成源極S以及汲極D於第一接觸孔V1以及第二接觸孔V2中。源極S以及汲極D分別連接至第二金屬氧化物層220的源極區sr以及汲極區dr。至此，半導體裝置10B大致完成。
圖5是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖5的半導體裝置10C與圖1的半導體裝置10A的主要差異在於：半導體裝置10C的第一閘極G1位於第一金屬氧化物層210與基板100之間，且緩衝層110位於第一閘極G1與第一金屬氧化物層210之間。在本實施例中，半導體裝置10C為底部閘極型薄膜電晶體。
圖6是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖6的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖6的半導體裝置10D與圖1的半導體裝置10A的主要差異在於：半導體裝置10D更包括第二閘極G2。第二閘極G2位於第一金屬氧化物層210與基板100之間，且緩衝層110位於第二閘極G2與第一金屬氧化物層210之間。在本實施例中，第一金屬氧化物層210以及第二金屬氧化物層220位於第一閘極G1以及第二閘極G2之間，且半導體裝置10D為雙閘極型薄膜電晶體。
10A, 10B, 10C ,10D:半導體裝置
100:基板
110:緩衝層
120:閘介電層
130:層間介電層
210:第一金屬氧化物層
212:第一金屬氧化物圖案
214:金屬氧化物層
214’:第一金屬氧化物材料層
220, 220’:第二金屬氧化物層
220’’:第二金屬氧化物材料層
2DEG:二維電子氣
ch:通道區
D:汲極
dr:汲極區
G1:第一閘極
G2:第二閘極
ND:法線方向
P:摻雜製程
R:厚度變化區
S:源極
sr:源極區
t1, t2, t2’, t3:厚度
th1:第一薄部
th2:第二薄部
th3:第三薄部
tk1:第一厚部
tk2:第二厚部
V1:第一接觸孔
V2:第二接觸孔
圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖2A至圖2G是圖1的半導體裝置的製造方法的剖面示意圖。
圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖4A至圖4G是圖3的半導體裝置的製造方法的剖面示意圖。
圖5是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖6是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
10A:半導體裝置
100:基板
110:緩衝層
120:閘介電層
130:層間介電層
210:第一金屬氧化物層
212:第一金屬氧化物圖案
214:金屬氧化物層
220:第二金屬氧化物層
2DEG:二維電子氣
ch:通道區
D:汲極
dr:汲極區
G1:第一閘極
ND:法線方向
R:厚度變化區
S:源極
sr:源極區
t1,t2,t3:厚度
th1:第一薄部
th2:第二薄部
tk1:第一厚部
V1:第一接觸孔
V2:第二接觸孔
Claims (14)
- 一種半導體裝置，包括：一基板；一第一金屬氧化物層，位於該基板之上，且該第一金屬氧化物層包括至少一個薄部以及連接該至少一個薄部的至少一個厚部；一第二金屬氧化物層，在該基板的頂面的一法線方向上重疊於該至少一個薄部以及該至少一個厚部，其中該第一金屬氧化物層與該第二金屬氧化物層的界面具有二維電子氣；一閘介電層，覆蓋該第二金屬氧化物層；一第一閘極，位於該閘介電層上，且在該法線方向上重疊於至少部分的該至少一個薄部以及至少部分的該至少一個厚部，其中在該法線方向上，在該第一閘極與該第一金屬氧化物層重疊的面積中，該第一閘極與該至少一個厚部重疊的面積占據40%至60%；以及一源極以及一汲極，電性連接該第二金屬氧化物層。
- 如請求項1所述的半導體裝置，其中該第一金屬氧化物層的能隙小於該第二金屬氧化物層的能隙。
- 如請求項1所述的半導體裝置，其中該第一金屬氧化物層的氧濃度小於該第二金屬氧化物層的一通道區的氧濃度，其中該第一金屬氧化物層的氧濃度為10at%至50at%，且該第二金屬氧化物層的該通道區的氧濃度為30at%至70at%。
- 如請求項1所述的半導體裝置，其中該至少一個厚部的厚度為10奈米至30奈米，該至少一個薄部的厚度為5奈米至10奈米，且該第二金屬氧化物層的厚度為5奈米至30奈米。
- 如請求項1所述的半導體裝置，其中該第二金屬氧化物層的厚度小於該第一金屬氧化物層的厚度。
- 如請求項1所述的半導體裝置，其中該至少一個厚部為一個第一厚部，該至少一個薄部為一個第一薄部以及一個第二薄部，其中該第一厚部連接於該第一薄部以及該第二薄部之間。
- 如請求項6所述的半導體裝置，其中該第二金屬氧化物層包括一源極區、一汲極區以及位於該源極區與該汲極區之間的一通道區，其中該通道區覆蓋該第一厚部，且該源極區與該汲極區分離於該第一厚部。
- 如請求項1所述的半導體裝置，其中該第二金屬氧化物層包括一源極區、一汲極區以及位於該源極區與該汲極區之間的一通道區，其中該通道區的頂面與該基板之間的距離大於該源極區的頂面與該基板之間的距離以及該汲極區的頂面與該基板之間的距離。
- 如請求項1所述的半導體裝置，其中該至少一個厚部為一個第一厚部以及一個第二厚部，該至少一個薄部為一個第一薄部、一個第二薄部以及一個第三薄部，其中該第一厚部連接於該第一薄部以及該第二薄部之間，該第二厚部連接於該第二薄 部以及該第三薄部之間，且該第二薄部連接於該第一厚部以及該第二厚部之間。
- 如請求項9所述的半導體裝置，其中該第二金屬氧化物層包括一源極區、一汲極區以及位於該源極區與該汲極區之間的一通道區，其中該通道區覆蓋部分該第一厚部、該第二薄部以及部分該第二厚部，且該源極區與該汲極區分離於該第二薄部。
- 一種半導體裝置的製造方法，包括：形成一第一金屬氧化物圖案於一基板之上；形成一第一金屬氧化物材料層於該第一金屬氧化物圖案上；形成一第二金屬氧化物材料層於該第一金屬氧化物材料層上；圖案化該第一金屬氧化物材料層以及該第二金屬氧化物材料層，以形成包含該第一金屬氧化物圖案以及該第一金屬氧化物材料層的剩餘部分的一第一金屬氧化物層以及包含該第二金屬氧化物材料層的剩餘部分的一第二金屬氧化物層，其中該第一金屬氧化物層包括至少一個薄部以及連接該至少一個薄部的至少一個厚部；形成一閘介電層於該第二金屬氧化物層上；形成一第一閘極於該閘介電層上，且該第一閘極在該基板的頂面的一法線方向上重疊於至少部分的該至少一個薄部以及至少部分的該至少一個厚部；以及 形成一源極以及一汲極，其中該源極以及該汲極電性連接該第二金屬氧化物層。
- 如請求項11所述的半導體裝置的製造方法，其中該第一金屬氧化物材料層與該第一金屬氧化物圖案包括相同的材料。
- 如請求項11所述的半導體裝置的製造方法，更包括：以該第一閘極為罩幕，對該第二金屬氧化物層執行一摻雜製程。
- 如請求項11所述的半導體裝置的製造方法，更包括：形成該第一金屬氧化物圖案以及一第二金屬氧化物圖案於該基板之上，其中該第一金屬氧化物圖案以及該第二金屬氧化物圖案彼此分離；以及形成該第一金屬氧化物材料層於該第一金屬氧化物圖案以及該第二金屬氧化物圖案上，其中在圖案化該第一金屬氧化物材料層之後，該第一金屬氧化物層包含該第一金屬氧化物圖案、該第二金屬氧化物圖案以及該第一金屬氧化物材料層的剩餘部分。
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