KR20170119294A - 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법 - Google Patents

완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법 Download PDF

Info

Publication number
KR20170119294A
KR20170119294A KR1020170048395A KR20170048395A KR20170119294A KR 20170119294 A KR20170119294 A KR 20170119294A KR 1020170048395 A KR1020170048395 A KR 1020170048395A KR 20170048395 A KR20170048395 A KR 20170048395A KR 20170119294 A KR20170119294 A KR 20170119294A
Authority
KR
South Korea
Prior art keywords
gate
layer
region
photoresist
providing
Prior art date
Application number
KR1020170048395A
Other languages
English (en)
Inventor
마노즈 나그
Original Assignee
아이엠이씨 브이제트더블유
네덜란제 오르가니자티에 포오르 토에게파스트-나투우르베텐샤펠리즈크 온데르조에크 테엔오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아이엠이씨 브이제트더블유, 네덜란제 오르가니자티에 포오르 토에게파스트-나투우르베텐샤펠리즈크 온데르조에크 테엔오 filed Critical 아이엠이씨 브이제트더블유
Publication of KR20170119294A publication Critical patent/KR20170119294A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

본원은 완전 자기-정렬된 듀얼-게이트 금속 산화물 반도체 박막 트랜지스터(fully self-aligned dual-gate metal oxide semiconductor thin film transistor)를 제조하기 위한 방법을 제공한다. 상기 방법은, 게이트 영역을 정하는 제1 게이트 전극을 기판의 전면 상에 제공하는 단계; 제1 게이트 유전체 층을 제공하는 단계; 패터닝된 금속 산화물 반도체 층을 제공하는 단계; 제2 게이트 유전체 층을 제공하는 단계; 제2 게이트 전기 전도성 층을 제공하는 단계; 포토레지스트 층을 제공하는 단계; 상기 포토레지스트 층을 패터닝하는 단계; 상기 제2 게이트 전기 전도성 층을 패터닝하는 단계로서, 이로 인하여 제2 게이트 전극을 형성하는 것인, 단계; 및 상기 제2 게이트 유전체 층을 패터닝하는 단계;를 포함한다. 상기 포토레지스트 층을 패터닝하는 것은, 후면 일루미네이션 단계, 전면 일루미네이션 단계 및 포토레지스트 발달 단계를 포함하고, 상기 후면 일루미네이션 단계는, 마스크로서 상기 제1 게이트 전극을 사용하여 상기 기판의 후면으로부터 상기 포토레지스트 층의 일루미네이션을 포함하고, 상기 전면 일루미네이션 단계는, 가장자리 부분에서만 상기 게이트 영역에서 상기 포토레지스트 층을 노출시키는 마스크를 사용하여 전면으로부터 상기 포토레지스트 층의 일루미네이션을 포함한다.

Description

완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법{METHOD FOR FABRICATING FULLY SELF-ALIGNED DUAL-GATE THIN FILM TRANSISTORS}
분야
본 내용은, 비결정질 금속 산화물 반도체 박막 트랜지스터(amorphous metal oxide semiconductor thin film transistors)를 제조하기 위한 방법에 관한 것이다. 보다 특히, 본 내용은, 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터(fully self-aligned dual-gate thin film transistors)를 제조하기 위한 방법에 관한 것이다.
본 분야의 상태
최근에, 예를 들어, 비결정질 인듐 갈륨아연 산화물(amorphous Indium Gallium Zinc Oxide, IGZO)과 같은, 비결정질 금속 산화물 반도체는, 박막 트랜지스터(TFT) 적용을 위한 물질로서 큰 관심을 받고 있다. 이러한 물질은, 비결정질 규소(a-Si:H) 및 저온 다결정 규소(LTPS) TFTs(low temperature polycrystalline silicon (LTPS) TFTs), 예를 들어, 액티브 매트릭스 액정 디스플레이(active matrix liquid crystal displays, AMLCDs) 및 액티브 매트릭스 유기 발광 다이오드 디스플레이(active matrix organic light emitting diode displays, AMOLEDs)에 대한 대안으로서 조사되고 있다.
TFT 기초된 전자 시스템(TFT based electronic systems)의 실행을 증진시키기 위해, 고속-작동(high-speed operation)이 요구되고 있다. 속도 수행을 개선하기 위한 공통의 해결책은, 트랜지스터 채널 길이(transistor channel length, L)의 감소 및 높은 이동성 물질(high mobility materials)의 사용이다. 증진된 실행을 달성하기 위한 또 다른 해결책은 듀얼-게이트(DG) 트랜지스터 구조의 사용이다. TFT 구조, 상기 자기-정렬된(SA) 게이트-소스/드레인 TFT 구조의 내용에서, 상기 소스 및 드레인에 대해 자기-정렬된 것인 게이트는, 후면-채널-에칭(BCE) 및 에칭-저지 층(etch-stop-layer, ESL) 구조와 대조적으로, 제로 게이트-소스/드레인 중복 커패시턴스(zero gate-source/drain overlap capacitance), 및 ESL 구조와 비교했을 때보다 더 작은 풋프린트(smaller footprint)을 가진다. 듀얼-게이트(DG) 작동을 가지는 a-IGZO TFT 회로에 대한 채널의 보다 나은 조절이 성취되었고, 보다 높은 이동성, 보다 높은 온-전류(higher on-current)(ION), 보다 작은 서브-한계점 기울기(smaller sub-threshold slope, SS-1) 및 제로 볼트에 가까운 턴-온 전압(turn-on voltage, VON)과 같은 개선된 특성(improved characteristics)을 결과적으로 야기하는 것으로 보고되고 있다.
완전 자기-정렬된 듀얼-게이트 a-IGZO TFTs를 제조하기 위한 방법은, Xin He et al in "Implementation of Fully Self-Aligned Homojunction Double-Gate a-IGZO TFTs", IEEE Electron Device Letters, Vol. 35, No. 9. September 2014, pp 927-929에 의해 기재되어 있다. 완전 자기-정렬된 듀얼-게이트 TFT에서, 상기 상부 게이트(top gate) 및 하부 게이트(bottom gate)는 서로 자기-정렬된 것이고, 상기 소스 및 드레인은 상기 게이트에 자기-정렬된 것이다. Xin He et al에 의해 기재된 방법에 따라, 상기 하부 게이트 및 상부 게이트 사이의 자기-정렬은, 후면 일루미네이션(back-side illumination)으로 포토리소그래피 단계로 달성되고; 상기 소스/드레인 영역 및 두 개의 게이트 사이의 자기-정렬은 아르곤 플라즈마 처리 및 수소 도핑에 의해 수득되었다. 이러한 방법은, 6 가지의 포토리소그래픽 단계(six photolithographic (PL) steps), 즉 포토레지스트 층을 제공하고, 상기 포토레지스트 층을 일루미네이션하고(illuminating), 상기 일루미네이션된 레지스트(the illuminated resist)를 발달시키는 단계(developing)를 포함하는 6 가지의 단계를 필요로 한다. 첫 번째 단계에서, 첫 번째 게이트 금속성 층[하부 게이트 또는 후면 게이트 금속성 층(bottom gate or back gate metallic layer)]은 유리 기판 위에 증착되고, 후면 게이트 전극(back gate electrode)을 형성하도록 습식 에칭(wet etching)에 의해 패터닝된 것이다(PL#1). 그리고 난 다음에 제1 게이트 유전체 층은 증착되고, 그 다음에 DC 스퍼터링에 의해 a-IGZO 층의 증착되었다. 상기 a-IGZO 층은 그리고 난 다음에 습식 에칭(PL#2)을 사용하여 패터닝되었다. 그 후에, 제2 게이트 유전체 층은 증착되었다. 그 후에, 음성 포토레지스트 층은 전면에 제공되고, 상기 상부 게이트 패턴(top gate pattern)을 정의하기 위해, 그 다음에 웨이퍼는 후면으로부터 일루미네이션되었다(PL#3). 따라서, 상기 상부 게이트 패턴은, 후면 일루미네이션 동안에 원-위치 마스크(in-situ mask)로서 작용하는 후면 게이트 전극에 의해 정의된다. 레지스트 발달 후에, 상기 상부 게이트 전극을 형성하기 위해 제2 게이트 층(상부 게이트 층)은 증착되었고, 리프트 오프되었다(lifted off). 건식 에칭(Dry etching)은, 에칭 마스크로서 상기 상부 게이트를 사용하여 상기 제2 게이트 유전체 층을 패터닝하기 위해 사용된다. 상기 소스/드레인 영역에서 상기 노출된 a-IGZO 층은, 그리고 난 다음에 전도성을 증진시키기 위해서 Ar 플라즈마에 의해 처리된다. SiNx 층이 증착된 후에, 상기 상부 게이트 전극에 대한 자기-정렬된 n+ a-IGZO 소스/드레인 영역의 형성을 추가적으로 유도한다. 이러한 것은, 상기 소스 및 드레인 영역(PL#4)에 대한 홀(holes)을 통해 오프닝하고, 증착하고, 상기 소스/드레인 전극을 패터닝(PL#5) 한다(This is followed by opening via holes for the source and drain regions (PL#4) and deposition and patterning (PL#5) of source/drain electrodes). 최종적으로, 후면 게이트 접촉 홀(back gate contact hole)은 오프닝된다(PL#6).
요약
완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법을 제공하는 것이 본원의 목적이고, 상기 공정 단계의 수는 공지된 방법과 비교된 바와 같이 감소된다. 보다 특히, 공지된 방법과 비교된 바와 같이 감소된 수의 포토리소그래픽 단계를 가지는 완전 자기-정렬된 듀얼-게이트 비결정질 금속 산화물 반도체 박막 트랜지스터를 제조하기 위한 방법을 제공하는 것이 본원의 목적이다.
상기 목적은, 본원에 따른 방법에 의해 수행된다.
본원은, 완전 자기-정렬된 듀얼-게이트 금속 산화물 반도체 박막 트랜지스터를 제조하기 위한 방법에 관한 것이다. 상기 방법은, 게이트 영역을 정하는 제1 게이트 전극을 기판의 전면 상에 제공하는 단계; 상기 기판 및 상기 제1 게이트 전극 위에 제1 게이트 유전체 층을 제공하는 단계; 상기 제1 게이트 유전체 층 상에 패터닝된 금속 산화물 반도체 층을 제공하는 단계로서, 상기 패터닝된 금속 산화물 반도체 층은, 상기 게이트 영역의 일부와 부분적으로 겹쳐있고, 상기 게이트 영역의 두 개의 반대쪽 가장자리를 향하여 확장하는 반도체 영역을 정하는 것인, 단계(the patterned metal oxide semiconductor layer delimiting a semiconductor region partially overlapping with part of the gate region and extending beyond two opposite edges of the gate region); 상기 패터닝된 금속 산화 반도체 층 위에 제2 게이트 유전체 층을 제공하는 단계; 제2 게이트 전기 전도성 층을 제공하는 단계; 포토레지스트 층을 제공하는 단계; 상기 포토레지스트 층을 패터닝하는 단계로서, 이로 인하여 패터닝된 포토레지스트 층을 형성하는 것인, 단계; 및 상기 제2 게이트 유전체 층을 패터닝하는 단계로서, 이로 인하여 패터닝된 제2 게이트 유전체 층을 형성하는 것인, 단계;를 포함한다. 본원의 실시형태에 따른 방법에서, 상기 포토레지스트 층을 패터닝하는 것은, 후면 일루미네이션 단계, 전면 일루미네이션 단계 및 포토레지스트 발달 단계를 수행하는 것을 포함하고, 상기 후면 일루미네이션 단계는, 마스크로서 상기 제1 게이트 전극을 사용하여 기판의 후면으로부터 상기 포토레지스트 층의 일루미네이션을 포함하고, 상기 전면 일루미네이션 단계는, 가장자리 부분(edge part)에서만 상기 게이트 영역에서 상기 포토레지스트 층을 노출하는 마스크를 사용하여 상기 전면으로부터 상기 포토레지스트 층의 일루미네이션을 포함한다.
본원의 방법의 실시형태에서, 제2 게이트 전기 전도성 층을 제공하는 것은, 상기 포토레지스트 층을 제공하기 전에 수행될 수도 있다. 이러한 실시형태에서, 양성 포토레지스트 층이 사용된다. 상기 제2 게이트 전기 전도성 층을 패터닝하는 것은, 마스크로서 상기 패터닝된 포토레지스트 층을 사용하여 상기 제2 게이트 전기 전도성 층을 국소적으로 에칭하는 것을 포함하고, 상기 제2 게이트 유전체 층을 패터닝하는 것은, 마스크로서 상기 제2 게이트 전극 또는 상기 패터닝된 포토레지스트 층을 사용하여 상기 제2 게이트 유전체 층을 국소적으로 에칭하는 것을 포함한다.
본원의 방법의 다른 실시형태에서, 제2 게이트 전기 전도성 층을 제공하는 것은, 상기 포토레지스트 층을 패터닝한 후에 수행될 수도 있다. 이러한 실시형태에서, 음성 포토레지스트 층이 사용된다. 그리고 난 다음에, 리프트-오프 공정(lift-off process)을 수행하는 것을 포함하는 상기 제2 게이트 전기 전도성 층을 패터닝하는 것, 및 제2 게이트 유전체 층을 패터닝하는 것은, 마스크로서 상기 제2 게이트 전극을 사용하여 상기 제2 게이트 유전체 층을 국소적으로 에칭하는 것을 포함한다.
본원의 실시형태에서, 상기 가장자리 부분은 바람직하게, 상기 반도체 영역과 중복되지 않는 게이트 영역의 일부에 위치되어 있다. 본원의 실시형태에서, 상기 제1 게이트는 예를 들어, 보다 좁은 부분(narrower portion) 및 보다 넓은 부분을 포함할 수도 있고, 상기 가장자리 부분은 보다 넓은 부분의 일부에 상응하는 영역 내에 위치할 수도 있다. 이러한 실시형태에서, 상기 가장자리 부분만은, 상기 하부 게이트의 보다 넓은 부분의 일부와 중복된다.
본원의 실시형태에 따른 방법은, 추가적으로 상기 패터닝된 금속 산화물 반도체 층에서 소스 영역 및 드레인 영역을 제공하는 것을 포함할 수도 있고, 상기 소스 영역 및 상기 드레인 영역은 상기 제2 게이트 전극에 자기-정렬된 것이다(the source region and the drain region are self-aligned to the second gate electrode). 상기 소스 영역 및 상기 드레인 영역을 제공하는 공정에서, 상기 제2 게이트 전극은 마스크로서 사용될 수도 있다.
상기 소스 영역 및 상기 드레인 영역을 제공하는 것은, 예를 들어, 수소로 도핑하는 것을 포함할 수도 있다. 상기 소스 영역 및 상기 드레인 영역을 제공하는 것은, 예를 들어, 상기 금속 산화물 반도체 물질의 환원(reduction) 또는 플라즈마 처리 또는 도펀트의 주입을 포함할 수도 있다. 상기 소스 드레인 및 상기 드레인 영역을 제공하기 위한 상이한 방법은, 결합될 수도 있고, 연속적으로 수행될 수도 있다. 본원의 실시형태에서, 상기 소스 영역 및 상기 드레인 영역을 형성하는 것은, 수소 도핑, 도펀트의 주입, 플라즈마 처리 및/또는 상기 금속 산화물 반도체 물질의 환원(reduction)의 조합을 포함할 수도 있다.
본원의 실시형태에 따른 방법은, 유전체 층을 증착하는 것 및 상기 소스 영역, 상기 드레인 영역, 상기 제2 게이트 전극 및 상기 제1 게이트 전극을 동시에 향하여 상기 유전체 층을 통해 비아를 형성하는 것을 더 포함할 수도 있다(A method according to embodiments of the present disclosure may further comprise depositing a dielectric layer and forming vias through the dielectric layer simultaneously towards the source region, the drain region, the second gate electrode and the first gate electrode).
본원에 따른 방법의 실시형태에서, 상기 유전체 층을 증착하는 것은, 질화 규소 층을 증착시키는 것을 포함할 수도 있다. 이러한 실시형태에서, 상기 질화 규소 층을 증착하는 단계는, 상기 금속 산화물 반도체 층에 수소를 도입할 수도 있고, 이로 인하여 수소로 상기 금속 산화물 반도체 층을 도핑하고, 상기 소스 영역 및 상기 드레인 영역을 형성한다. 상기 질화 수소 층을 증착하는 것은 바람직하게, 플라즈마 증진된 화학 증기 증착에 의하여 상기 질화 규소 층을 증착하는 것을 더 포함한다.
본원의 실시형태에 따른 방법은 전기 전도성 층을 증착하고 패터닝하는 것을 더 포함할 수도 있고, 이로 인하여 소스 접촉, 드레인 접촉, 제1 게이트 접촉 및 제2 게이트 접촉을 동시에 형성한다.
본원의 실시형태에 따른 방법의 장점은, 감소된 수의 공정 단계, 보다 특히 공지된 방법과 비교된 바와 같은 감소된 수의 포토리소그래픽 단계를 가지는 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하는 것을 가능하게 하는 것이다. 이러한 것은, 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 감소된 제조 비용을 결과적으로 야기할 수 있는 장점을 가진다. 이러한 것은 공지된 방법과 비교된 바와 같은 방법의 감소된 복잡성을 결과적으로 야기하는 장점이다.
본원의 특히 및 바람직한 측면은, 수반하는 독립 및 종속 청구항에 기재되어 있다. 상기 종속 청구항으로부터의 특징은, 청구범위에 분명하게 나타내었을 뿐만 아니라, 적절한 바와 같은 독립 청구항의 특징 및 다른 종속 청구항의 특징과 조합될 수도 있다.
본원의 상기 및 다른 특성, 특징 및 장점은, 한 예로서, 본원의 원리를 설명하는, 수반하는 도면과 함께 취해진, 하기의 상세한 설명으로부터 분명하게 나타낼 것이다. 이러한 내용은 본원의 범위의 한정 없이, 오직 예로의 목적으로 제공된 것이다. 하기에 인용된 참고 도면은 첨부된 도면에 나타낸 것이다.
도 1은, 본원의 방법의 실시형태에 따른 공정 흐름도의 예를 도식적으로 설명한 것이다.
도 2는, 본원의 방법의 실시형태에 따른 공정 흐름도의 예를 도식적으로 설명한 것이다.
도 3 내지 도 8은, 본원의 실시형태에 따른 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법의 예의 공정 단계를 도시적으로 설명한 것이다. 상기 구조의 도식적인 상면도(schematic top view)는 좌측면에 나타낸 것이고, 라인 A-A' 및 라인 B-B'에 따른 도식적으로 나타낸 횡단면 각각은 오른쪽에 나타낸 것이다.
도 9는, 본원의 방법에 따른 완전 자기-정렬된 듀얼-게이트 박막 필름 트랜지스터를 제조하기 위한 공정 흐름도의 예를 도시적으로 설명한 것이다.
도 10은, 본원의 발명에 실시형태 따라 제조된 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터(원)에 대해 측정된 IDS 대 VGS 전송 특성(IDS versus VGS transfer characteristics)을 나타낸 것이다. 참고로서, 후면 게이트만을 가지는 디바이스(삼각형) 및 상부 게이트만을 가지는 디바이스(정사각형)에 대해 나타낸 것이다.
도 11은, 본원의 방법의 실시형태에 따라 제조된 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터(원)에 대해 측정된 IDS 대 VDS 출력 특성(IDS versus VDS output characteristics)을 나타낸 것이다. 참고로, 유사한 특성은, 후면 게이트만을 가지는 디바이스(삼각형) 및 상부 게이트만을 가지는 디바이스(정사각형)에 대해 나타낸 것이다.
상이한 도면에서, 상기 동일한 참고 기호는 동일하거나 유사한 요소를 나타낸다.
상세한 설명
본원은, 이로 제한되지 않지만 청구범위로만 제한되는, 특정한 도면에 관하여 및 특정한 실시형태에 관하여 기재될 것이다. 기재된 도면은 도식적으로 나타낸 것이고, 이로 제한되지 않는다. 도면에서, 몇몇 요소의 크기는 과장될 수도 있고, 설명적인 목적을 위한 규모로 그려지지 않을 수도 있다. 상기 면적 및 상대적인 면적은, 본원의 실행에 대해 실질적인 축소와 일치하지 않을 수도 있다.
게다가, 청구범위 및 서술에서 용어 상부(top), 하부(bottom), 상에(over), 하에(under) 등은, 설명적인 목적으로 사용되었고, 상대적인 위치를 기재하기 위해 필수적으로 사용되지 않을 수도 있다. 사용된 용어가 적절한 환경 하에서 교환할 수 있고, 본원에 기재된 내용의 실시형태는 본원에 설명되거나 기재된 것보다 다른 방향으로 작동할 수 있음을 이해할 것이다.
청구범위에 사용된, 용어 "포함하는(comprising)"이 그 후에 표시된 수단으로 제한하는 것으로 이해되지 않아야 하고; 다른 요소 또는 단계를 제외하지 않아야 함을 주의하여야 한다. 따라서, 상기 나타낸 특성, 정수, 단계 또는 요소의 존재를 명시하는 것으로 이해되지만, 하나 또는 그 이상의 다른 특성, 정수, 단계 또는 요소(components), 또는 이의 그룹(groups)의 존재 또는 첨가를 불가능하게 하는 것은 아니다.
이러한 명세서에 나타낸 "하나의 실시형태" 또는 "실시형태"는, 상기 실시형태와 관련되어 기재된 특정한 특성, 구조 또는 특징이 본원의 적어도 하나의 실시형태에 포함되는 것을 의미한다. 따라서, 본 명세서에 다양한 곳에서 구 "하나의 실시형태에서" 또는 "실시형태에서"의 출현은, 동일한 실시형태에 모두 필수적으로 나타내지 않았지만, 나타낼 수도 있다. 게다가, 상기 특정한 특성, 구조 또는 특징은, 하나 또는 그 이상의 실시형태에서, 이러한 본원으로부터 본 분야의 통상의 기술자에게 명확할 것과 같이, 어떠한 적절한 방식으로 결합될 수도 있다.
유사하게, 본원의 대표적인 실시형태의 기재에서 본원의 다양한 특징이, 하나 또는 그 이상의 다양한 독창적인 측면의 이해를 돕고, 본원을 간소화하는 목적으로 단일 실시형태, 도면, 또는 이의 서술과 함께 때때로 그룹화됨을 인정하여야 한다. 그러나, 본원의 이러한 방법은, 상기 청구된 내용이, 각각의 청구항에 명확하게 나열된 것보다 더 특징을 필요로 하는 의도를 반영함으로써 이해되지 않는다. 더 정확히 말하면, 하기의 청구항에 반영된 바와 같이, 창의적인 측면은 단일로 상기에 나타낸 실시형태의 모든 특징보다 더 적게 기재되어 있다. 따라서, 상기 상세한 설명 다음의 청구범위는, 이에 의하여 이러한 내용의 별도의 실시형태로서 이 자체로 기초한 각각의 청구범위와 함께, 이러한 상세한 설명 내로 명확히 포함된다.
게다가, 본원에 기재된 몇몇의 실시형태는 몇몇을 포함하지만, 본원에서 통상의 기술자에 의해 이해될 것인, 다른 실시형태에 포함된 다른 특징, 상이한 실시형태의 특징의 조합은 본원의 범위 내에 있고, 상이한 실시형태를 형성함을 의미한다. 예를 들어, 하기의 청구범위에서, 상기 청구된 실시형태의 어떠한 것은, 어떠한 조합으로 사용될 수 있다.
본원에 제공된 서술에서, 많은 특정한 상세한 설명이 제공된다. 그러나, 본원의 실시형태가 이러한 특정한 상세한 설명 없이 실행될 수도 있음을 이해한다. 다른 예에서, 공지된 방법, 구조 및 기술은, 이러한 서술의 이해를 모호하게 하지 않도록 상세하게 나타내지 않은 것이다.
하기의 용어는, 본원의 이해를 돕기 위해 단독으로 제공된다.
본원의 내용에서, '자기-정렬된(self-aligned)'은, 디바이스의 제1 요소 또는 특징이 공정을 수행함으로써 상기 디바이스의 제2 요소 또는 특징에 정렬되는 것('self-aligned' means that a first element or feature of a device is aligned to a second element or feature of the device by performing a process)을 의미하고, 상기 제2 요소 또는 특징이 상기 제1 요소 또는 특징을 정의하기 위한 마스크로서 사용된다. 상기 디바이스의 두 가지의 요소 또는 특징 사이의 배열은 따라서, 다른 요소 또는 특징을 패터닝하기 위한 마스크로서 하나의 요소 또는 특징을 사용함으로써 획득된다. 예를 들어, 트랜지스터 제조 공정의 내용에서, 금속성 게이트는, 트랜지스터의 '자기-정렬된' 소스 및 드레인 영역을 정의하기 위한 마스크로서 사용될 수도 있다. 예를 들어, 듀얼-게이트 트랜지스터 제조 공정의 내용에서, 제1 게이트는 '자기-정렬된' 제2 게이트를 정의하기 위한 마스크로서 사용될 수도 있다.
본원의 내용에서, '완전 자기-정렬된 듀얼-게이트 박막 트랜지스터(공정)(fully self-aligned dual-gate thin film transistor (process))'은 듀얼-게이트 박막 트랜지스터 및 이에 대응하는 제조 공정을 나타낸 것이고, 상기 게이트는 서로 자기-정렬된 것이고, 상기 소스 및 드레인 영역은 게이트에 자기-정렬된 것이다. 보다 특히, 본원의 내용에서, 상기 하부 게이트는 상기 상부 게이트를 정의하기 위한(패터닝하기 위한) 마스크로서 사용되고, 상기 상부 게이트는 상기 박막 트랜지스터의 소스 및 드레인 영역을 정의하기 위한 마스크로서 사용된 것이다.
본원의 몇몇의 실시형태의 상세한 설명에 의해 이제부터 기재될 것이다. 본원의 다른 실시형태가 본원의 정확한 본질 또는 기술적인 시사로부터 벗어남이 없이 본 분야의 통상의 기술자의 지식에 따라 배열될 수 있고, 상기 내용은 상기 첨부된 청구범위에 의해서만 한정되는 것임은 명백하다.
도 1은, 본원의 방법의 실시형태에 따라 공정 흐름도의 예를 도시적으로 설명한 것이다.
도 1의 공정 흐름도에 나타낸 상기 방법(200)은, 제1 단계에서(도 1, 단계 201), 기판 상에 제1 게이트 전극 또는 하부 게이트 전극(bottom gate electrode)을 제공하는 단계를 포함한다. 상기 제1 게이트 전극 또는 하부 게이트 전극을 제공하는 것은, 이로 인하여 제1 게이트 전극 또는 하부 게이트 전극을 형성하도록, 하부 게이트 금속성 층을 증착시키는 것 및 포토리소그래피를 사용하여 상기 하부 게이트 금속성 층을 패터닝하는 것을 포함한다. 상기 하부 게이트 전극은, 게이트 영역을 정한다(delimits), 즉 정의한다(defines).
그 다음 단계(도 1, 단계 202)에서, 제1 게이트 유전체 층 또는 하부 게이트 유전체 층은, 상기 기판 및 상기 제1 게이트 전극 위에 제공된다, 즉 증착된다(deposited). 다음에, 패터닝된 비결정질 금속 산화물 반도체 층은, 상기 제1 게이트 유전체 층 상에 제공된다(도 1, 단계 203). 상기 패터닝된 비결정질 금속 산화물 반도체 층을 제공하는 것은, 비결정질 금속 산화물 반도체 층을 증착하고, 포토리소그래피 및 건식 또는 습식 에칭(dry or wet etching)을 사용하여 이러한 층을 패터닝하는 것을 포함한다. 상기 패터닝된 금속 산화물 반도체 층은, 반도체 영역을 정한다, 즉, 정의한다.
그 다음에, 단계 204(도 1)에서, 제2 게이트 유전체 층 또는 상부 게이트 유전체 층은 상기 금속 산화물 반도체 층 위에 제공되고, 나중에, 단계 205(도 1)에서, 상기 제2 게이트 전기 전도성 층 또는 상부 게이트 전기 전도성 층은 상기 제2 게이트 유전체 층 상에 제공된다.
상부 게이트 전기 전도성 층 증착 후에, 양성 포토레지스트 층은 상기 제2 게이트 전기 전도성 층 상에 제공되고(도 1, 단계 206), 이러한 포토레지스트 층은 패터닝된다(도 1, 단계 207). 상기 포토레지스트 층의 패터닝은, 후면 일루미네이션 단계(rear side illumination step)(도 1, 단계 207a), 전면 일루미네이션 단계(도 1, 단계 207b) 및 포토레지스트 발달 단계(photoresist development step)(도 1, 단계 207c)를 수행함으로써 처리되고, 이로 인하여 패터닝된 포토레지스트 층을 형성한다. 상기 후면 일루미네이션 단계는, 마스크로서 상기 제1 게이트 전극을 사용하여 상기 기판의 후면으로부터 상기 포토레지스트 층의 일루미네이션을 포함한다. 이는, 하부 게이트 전극과 완전히 배열된 제2 게이트 전극 또는 상부 게이트 전극을 형성하는 것을 가능하게 하는 것인, 마스크로서 상기 제1 게이트 전극 또는 하부 게이트 전극을 사용하는 장점이다. 상기 전면 일루미네이션 단계는, 가장자리 부분에서만 게이트 영역에서 상기 포토레지스트 층을 노출하는 마스크를 사용하는 기판의 전면으로부터 상기 포토레지스트 층의 일루미네이션을 포함하고, 상기 가장자리 부분은 상기 반도체 영역과 겹쳐지지 않는다(the edge part being non-overlapping with the semiconductor region). 상기 후면 일루미네이션은, 첫 번째로 수행될 수도 있고, 그 후에, 상기 전면 일루미네이션이 수행될 수도 있거나, 또는 반대로, 첫 번째로 상기 제1 전면 일루미네이션이 수행될 수도 있고, 그 후에 후면 일루미네이션이 수행될 수도 있다.
그 다음에, 상기 상부 게이트 전기 전도성 층 또는 제2 게이트 전기 전도성 층은, 마스크로서 상기 패터닝된 포토레지스트 층을 사용하여 상기 제2 게이트 전기 전도성 층을 국소적으로 에칭함으로써 패터닝되고(도 1, 단계 208), 이로 인하여 제2 게이트 전극을 형성한다. 추가적으로, 상기 상부 게이트 유전체 층 또는 제2 게이트 유전체 층은, 마스크로서 상기 제2 게이트 전극 또는 상기 패터닝된 포토레지스트 층을 사용하여 상기 제2 게이트 유전체 층을 국소적으로 에칭함으로써 패터닝된다(도 1, 단계 209).
도 2는, 본원의 방법의 다른 실시형태에 따른 공정 흐름도의 예를 도식적으로 나타낸 것이다.
도 2의 공정 흐름도에 나타낸 상기 방법(300)은, 기판 상에 제1 게이트 전극 또는 하부 게이트 전극을 제공하는 제1 단계(도 2, 단계 301)를 포함한다. 상기 제1 게이트 전극 또는 하부 전극을 제공하는 것은, 이로 인하여, 제1 게이트 전극 또는 하부 게이트 전극을 형성하기 위해, 하부 게이트 금속성 층을 증착하는 것 및 포토리소그래피를 사용하여 상기 하부 게이트 금속성 층을 패터닝하는 것을 포함한다. 하부 게이트 전극은, 게이트 영역을 정한다, 즉 정의한다.
다음 단계에서(도 2, 단계 302), 제1 게이트 유전체 층 또는 하부 게이트 유전체 층은, 상기 기판 및 상기 제1 게이트 전극 위에 제공된다, 즉 증착된다. 그 다음에, 패터닝된 비결정질 금속 산화물 반도체 층은, 상기 제1 게이트 유전체 층 상에 제공된다(도 2, 단계 303). 상기 패터닝된 비결정질 금속 산화물 반도체 층을 제공하는 것은, 비결정질 금속 산화물 반도체 층을 증착하는 것 및 포토리소그래피 및 건식 또는 습식 에칭을 사용하여 이러한 층을 패터닝하는 것을 포함한다. 상기 패터닝된 금속 산화물 반도체 층은, 반도체 영역을 정하고, 즉 정의한다.
그 다음에, 단계 304(도 2)에서, 제2 게이트 유전체 층 또는 상부 게이트 유전체 층은 상기 금속 산화물 반도체 층 위에 제공된다.
그 후에, 음성 포토레지스트 층은 제공되고(도 2, 단계 306), 이러한 포토레지스트 층은 패터닝된다(도 2, 단계 307). 상기 포토레지스트 층의 패터닝하는 것은, 이로 인하여 패터닝된 포토레지스트 층을 형성하는, 후면 일루미네이션 단계(도 2, 단계 307a), 전면 일루미네이션 단계(도 2, 단계 307b) 및 포토레지스트 발달 단계(도 2, 단계 307c)를 수행함으로써 실행된다. 상기 후면 일루미네이션 단계는, 마스크로서 상기 제1 게이트 전극을 사용하여 상기 기판의 후면으로부터 상기 포토레지스트 층의 일루미네이션을 포함한다. 상기 하부 게이트 전극으로 완전히 정렬된 제2 게이트 전극 또는 상부 게이트 전극을 형성하는 것을 가능하게 하는 것이 마스크로서 제1 게이트 전극 또는 하부 게이트 전극을 사용하는 장점이다. 상기 전면 일루미네이션 단계는, 가장자리 부분에서 상기 게이트 영역에서만 상기 포토레지스트 층을 노출하는 마스크를 사용하여 기판의 전면으로부터 상기 포토레지스트 층의 일루미네이션을 포함하고, 상기 가장자리 부분은 상기 반도체 영역과 겹쳐지지 않는다. 상기 후면 일루미네이션은 첫 번째로 수행될 수도 있고, 그 후에 상기 전면 일루미네이션이 수행될 수도 있거나, 또는 그 반대로, 첫 번째로 상기 전면 일루미네이션이 수행될 수도 있고, 그 후에 후면이 일루미네이션될 수도 있다.
상기 형성된 패터닝된 포토레지스트 층을 가진 후에, 제2 게이트 전기 전도성 층 또는 상부 게이트 전기 전도성 층이 제공된다(도 2, 단계 305). 그 다음에, 상기 상부 전기 전도성 층 또는 제2 게이트 전기 전도성 층은, 이로 인하여 제2 게이트 전극을 형성하는, 리프트-오프 공정(lift-off process)을 수행함으로써 패터닝된다(도 2, 단계 308). 추가적으로, 상기 상부 게이트 유전체 층 또는 제2 게이트 유전체 층은, 마스크로서 상기 제2 게이트 전극을 사용하여 상기 제2 게이트 유전체 층을 국소적으로 에칭함으로써 패터닝된다(도 2, 단계 309).
도 3 내지 8은, 본원의 실시형태에 따라 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터(100)의 제조 방법의 예를 나타낸 것이다. 이러한 도면에서, 상기 제조된 구조의 도시적인 상면도는 좌측면에 나타낸 것이고, 라인 A-A'을 따라 및 라인 B-B'을 따라 각각 도시적인 횡단면은 우측면에 나타낸 것이다. 도 3 내지 8에서, 상면도는, 횡단면의 규모와 상이한 규모로 나타낸 것이다. 이에 상응하는 공정 흐름도(400)는 도 9에 도시적으로 설명된 것이다.
상기 나타낸 예에서, 상기 박막 트랜지스터는, 예를 들어, 유리 기판 또는 포일 기판과 같은, 기판(10) 상에 형성된 것이다. 그러나, 본원은, 이에 한정되지 않고, 추가적으로 기재된 바와 같이 상기 상부 게이트 전극(상기 기판을 통해 일루미네이션을 사용하는)을 정의하는 리소그래픽 단계를 위해 사용된 파장에 대해 순차적으로 투과한다면, 다른 기판이 사용될 수도 있다[the present disclosure is not limited thereto and other substrates may be used, provided they are substantially transparent to the wavelength used for the lithographic step defining the top gate electrode (using illumination through the substrate) as further described]. 제공된 상기 기판(10)을 가진 후에(도 9, 단계 401), 완충층(buffer layer) 및 임의적으로 장벽층(barrier layer)은, 도 3에 도시적으로 나타낸 바와 같이 상기 기판(10)의 전면(101) 상에 증착된다(도 9, 단계 402). 도 3에서, 상기 완충층 및 상기 장벽층은, 단일 층(11)로서 나타낸 것이다. 장벽층은 일반적으로, 포일 기판(foil substrate)과 같은 유연한 기판(flexible substrate)과 함께 사용되지만, 이는 유리 기판과 같은 다른 기판과 함께 또한 사용될 수도 있다.
본원의 실시형태에서, 상기 장벽층 및 상기 완충층은 유전체 층이다. 상기 장벽층은 예를 들어, 예를 들어, 100 nm 내지 3 마이크로미터 사이의 범위에서 두께를 가지는 중합체 층 또는 질화 규소 층일 수도 있고, 본원은 이로 제한되지 않는다. 상기 장벽층은, 상기 기판으로부터 원하지 않는 영향으로부터, 예를 들어, 상기 기판에서 상기 금속 산화물 반도체 층으로 예를 들어 수소와 같은, 성분(elements)의 원하지 않는 확산으로부터, 상기 디바이스를 보호한다. 상기 완충층은, 예를 들어, 산화 규소 층(예를 들어, PECVD(플라즈마 증진된 화학 증기 증착(Plasma Enhanced Chemical Vapour Deposition)에 의해 증착됨) 또는 산화 알루미늄 층(aluminium oxide layer)(예를 들어, ALD(원자층 증착)에 의해 증착됨)일 수도 있다. 상기 완충층은 전형적으로 50 nm 내지 200 nm 사이의 범위에서의 두께를 가지지만, 본원은 이로 제한되지 않는다. 완충층은 예를 들어, 상기 하부 층(underlying layer)(예를 들어, 완충층과 같은)의 표면보다 더 매끄러움(better smoothness)을 가지는 표면을 제공하기 위해, 개선된 매끄러움(improved smoothness)을 제공하기 위해 증착될 수도 있다. 다수의 장벽층(multiple barrier layers) 및/또는 다수의 완충층을 포함하는 층 스택(Layer stacks)이 사용될 수도 있다.
장벽 및 완충층(11)을 가지는 기판에서, 하부 게이트(BG) 금속성 층 또는 제1 게이트 금속성 층은, 이로 인하여 제1 게이트 전극 또는 하부 게이트 전극(12)을 형성하기 위해, 증착되고, 포토리소그래피를 사용하여 패터닝된다(도 9, 단계 403). 상기 제1 게이트 전극 또는 하부 게이트 전극(12)의 위치에 대응하는 구역(area) 또는 영역, 다시 말해서, 상기 제1 게이트 전극(12)에 의해 정해진 구역 또는 영역은, 상기 게이트 영역(120)(도 3)으로서 추가적으로 나타낸 것이다. 본원에 나타낸 공정 흐름도(400)에서, 상기 하부 게이트 패터닝 단계(bottom gate patterning step)는, 포토레지스트 층을 제공하는 것, 상기 포토레지스트 층을 일루미네이션하는 것 및 상기 일루미네이션된 레지스트를 발달시키는 것을 포함하는 제1 포토레지스트(PL) 단계이다(PL #1)(the bottom gate patterning step is the first photolithographic (PL) step, comprising providing a photoresist layer, illuminating the photoresist layer and developing the illuminated resist (PL#1)). 도 3은, 상기 하부 게이트 전극(12)이 상기 직사각형의 두 개의 맞은 편(two opposite sides)에서 보다 넓은 부분(wider portion)을 가지는 직사각형의 형태를 가지는 예를 나타낸 것이다. 이러한 것은 오직 예이고, 본원은 이로 제한되지 않는다. 다른 게이트 전극 형태가 사용될 수도 있다.
상기 하부 게이트 금속성 층, 즉 상기 제1 게이트 전극 또는 하부 게이트 전극(12)을 형성하기 위한 상기 금속성 층은, 예를 들어, Ti, Au, Mo, MoCr, TiN, Cu, W, AlSi 또는 TiW를 포함할 수도 있고, 본원은 이로 제한되지 않는다. 상기 두께는 예를 들어, 10 nm 내지 2 마이크로미터 사이의 범위에 있을 수도 있고, 본원은 이로 제한되지 않는다. 이는 예를 들어, PVD(물리적 증기 증착), PECVD 또는 증발에 의해 증착될 수도 있고, 본원은 이로 제한되지 않는다. 이는 단일 층 또는 적어도 두 가지의 층을 포함하는 층 스택(layer stack)일 수도 있다.
그 다음 단계에서, 도 4에 나타낸 바와 같이, 예를 들어, 산화 규소 층, 산화 알루미늄 층 또는 산화 하프늄 층과 같은, 제1 게이트 유전체 층 또는 하부 게이트 유전체 층(13)은, 예를 들어, PECVD, PVD, ALD 또는 용액 공정(solution processing)과 같이 증착된다(도 9, 단계 404). 상기 하부 게이트 유전체 층(13)의 두께는 전형적으로 25 nm 내지 500 nm 사이의 범위에 있고, 본원은 이로 제한되지 않는다. 상기 하부 게이트 유전체 층(13)의 상부에서, 예를 들어 비정질 IGZO 층과 같은, 비결정질 금속 산화물 반도체 층은, 예를 들어, PVD(예를 들어, DC 스퍼터링 또는 증발), PECVD, ALD 또는 용액 공정과 같이, 증착된다(도 9, 단계 405). 상기 비결정질 금속 산화물 반도체 층은 그리고 난 다음에, 포토리소그래피 및 습식 또는 건식 에칭을 사용하여 패터닝되고, 패터닝된 금속 산화물 반도체 층(14)을 형성하고, 결과적으로 도 4에 도시적으로 나타낸 바와 같은 구조를 결과적으로 야기한다. 상기 패터닝된 금속 산화물 반도체 층(14)의 위치에 상응하는 구역 또는 영역, 다시 말해서 상기 패터닝된 금속 산화물 반도체 층(14)에 의해 정해진 구역 또는 영역은, 상기 반도체 영역(140)으로서 추가적으로 나타낸 것이다(도 4). 상기 반도체 영역(140)은 상기 게이트 영역(120)의 일부와 부분적으로 중복되고, 상기 게이트 영역(120)의 두 개의 맞은편 가장자리를 너머 확장한다(The semiconductor region 140 is partially overlapping with part of the gate region (120) and extends beyond two opposite edges of the gate region (120))(도 6). 본원에 기재된 공정 흐름도(400)에서, 이러한 금속 산화물 반도체 층 패터닝 단계는, 포토레지스트 층을 제공하는 것, 상기 포토레지스트 층을 일루미네이션하는 것, 상기 일루미네이션된 레지스트를 발달하는 것을 포함하는, 제2 포토리소그래픽(PL) 단계이다(PL#2).
본원의 실시형태에서, 상기 비결정질 금속 산화물 반도체 층(14)은, 예를 들어, 갈륨-인듐-아연-산화물(gallium-indium-zinc-oxide)(GIZO or IGZO), 또는 예를 들어 하기의 구성(화학양론의 표시 없이)의 다른 금속 산화물 기반 반도체를 포함할 수도 있다: ZnO, ZnSnO, InO, InZnO, InZnSnO, LaInZnO, GaInO, HfInZnO, MgZnO, LaInZnO, TiO, TiInSnO, TiInZnO, ScInZnO, SiInZnO 및 ZrInZnO, ZrZnSnO. 그러나, 본원은 이로 제한되지 않고, 하나의 측면에서 상기 방법은, 본원의 통상의 기술자에게 알려진 다른 적절한 금속 산화물 반도체와 사용될 수 있다. 이러한 반도체 층은, 예를 들어, 스퍼터링(sputtering), 열 증착(thermal evaporation), 펄스 레이저 증착(pulsed laser deposition) 및 스핀-캐스팅(spin-casting), 잉크-제트 프린팅(ink-jet printing) 또는 전구체 용액의 드롭 캐스팅(drop casting)와 같은 다수의 방법에 의해 제공될 수 있다. 본원의 실시형태에서, 상기 금속 산화물 반도체 층은, 5 nm 내지 100 nm, 예를 들어 10 nm 내지 50 nm 사이의 두께를 가질 수도 있고, 본원은 이로 제한되지 되지 않는다.
다음에, 예를 들어, 산화 규소 층, 산화 알루미늄 층 또는 산화 하프늄 층과 같은, 제2 게이트 유전체 층 또는 상부 게이트(TG) 유전체 층(15)은, 예를 들어, PECVD, PVD, ALD 또는 용액 공정(solution processing)을 사용함으로써 증착된다(도 9, 단계 406). 상기 제2 게이트 유전체 층(15)의 두께는 전형적으로 25 nm 내지 500 nm 사이의 범위에 있고, 본원은 이로 제한되지 않는다. 제2 게이트 유전체 층(15)에서, 제2 게이트 전기 전도성 층 또는 상부 게이트 전기 전도성 층(16)은, 박막 트랜지스터(100)의 제2 게이트 전극 또는 상부 게이트 전극을 형성하기 위해, 증착된다(도 9, 단계 407). 본원의 실시형태에서, 상기 상부 게이트 전기 전도성 층(16)은, 이로 인하여 제2 게이트 전극 또는 상부 게이트 전극(하기에 기재된 바와 같음)을 정의하도록, 상기 상부 게이트 전기 전도성 층(16)을 패터닝하기 위한 리소그래픽 단계(lithographic step)에 사용된 파장에 대해 순차적으로 투과하는 전기 전도성 층이다[In embodiments of the present disclosure the top gate electrically conductive layer 16 is an electrically conductive layer that is substantially transparent to the wavelength used in the lithographic step for patterning the top gate electrically conductive layer 16 to thereby define a second gate electrode or top gate electrode (as described below)]. 상기 상부 게이트 전기 전도성 층(16)을 형성하기 위해 사용될 수도 있는 물질의 예는 ITO(인듐 주석 산화물), AZO(알루미늄 도핑된 아연 산화물) 및 TiN이고, 본원은 이로 제한되지 않는다. 상기 상부 게이트 전기 전도성 층(16)의 두께는, 상기 층이 그 다음의 포토리소그래픽 단계에 사용된 빛의 파장에 대해 충분하게 투과하도록 선택된다. 예를 들어, ITO 층(16)에 대해, 상기 두께는 10 nm 내지 100 nm 사이의 범위에 있을 수도 있다. 예를 들어, TiN 층(16)에 대해, 상기 두께는 바람직하게, 50 nm 보다 클 수가 없다. 도 9에서 예로서 나타낸 상기 공정 흐름도(400)에서, 그 다음 양성 포토레지스트 층(21)은, 상부 게이트 전기 전도성 층(16) 상에 제공된다(도 9, 단계 408). 이러한 것은 도 5에서 도식적으로 설명된 것이다.
그 다음에, 상기 포토레지스트 층(21)은, 이로 인하여 패터닝된 포토레지스트 층을 형성하도록, 도 5에 도시적으로 나타낸 바와 같이, 상기 양성 포토레지스트 층(21)의 두 가지의 일루미네이션 단계, 그 다음에 상기 일루미네이션된 포토레지스트 층을 발달하는 단계를 수행함으로써 패터닝된다(도 9, 단계 408). 이러한 패터닝 공정은, 후면 일루미네이션 단계(예를 들어, 도 1, 단계 207a에 설명된 바와 같이) 및 전면 일루미네이션 단계(예를 들어, 도 1, 단계 207b에 설명된 바와 같이)를 포함한다. 도 5에 나타낸 구조는, 기판(10)의 후면(102)으로부터(즉, 어떠한 전용 마스크(any dedicated mask)의 사용 없이, 상기 구조물의 상기 기판 면, 즉, 상기 층 스택 및 상기 포토레지스트 층(21)이 제공되는 면에 상반되는 면으로부터) 일루미네이션된다. 이러한 일루미네이션 단계 동안에, 상기 하부 게이트 전극(12)은, 일루미네이션을 위한 마스크의 기능을 가진다. 이는 하부 게이트 전극과 완전 정렬된 상부 게이트 전극을 형성하는 것을 가능하게 하는 것인 마스크로서 상기 하부 게이트 전극(12)을 사용하는 장점이다. 상기 동일한 포토레지스트 층(21)의 존재와 함께, 상기 구조는, 도 5에 나타낸 라인 B-B'를 따라 횡단면에 나타낸 바와 같은 마스크(22)를 사용한 전면(101)으로부터 일루미네이션된 것이다. 이러한 마스크(22)는, 상기 게이트 영역(120)에 상응하는 영역에서, 오직 가장자리 부분(162, 도 6에 나타냄)만이 마스크를 통해 일루미네이션 동안에 빛에 노출되도록 설계된 것이다. 도면에 나타낸 예에서, 상기 게이트 영역(120) 내에서, 상기 가장자리 부분(162)은, 오직 보다 넓은 부분의 상기 하부 게이트의 일부와 중복되도록, 위치되도록 선택된 것이다(the edge part 162 is selected to be located such that within the gate region 120, it only overlaps with a part of a wider portion of the bottom gate). 상기 가장자리 부분(162)과 상기 반도체 영역(140) 사이의 어떠한 중복이 없다, 즉 상기 가장자리 부분(162)은, 상기 금속 산화물 반도체 층(14)이 존재하는 영역과 상이한 영역에만 오직 존재한다. 본원의 실시형태에서, 첫 번째로 상기 후면 일루미네이션이 수행된 후에 전면 일루미네이션이 수행될 수도 있거나, 또는 정 반대로, 첫 번째로 상기 전면 일루미네이션이 수행되고 그 후에 후면 일루미네이션이 수행될 수도 있다. 수행된 둘 다의 일루미네이션 단계를 가진 후에, 상기 포토레지스트 층(21)은 패터닝된 포토레지스트 층을 형성하기 위해 발달된다(developed). 그 다음에, 상기 상부 게이트 전기 전도성 층 또는 제2 게이트 전기 전도성 층(16) 및 상기 상부 게이트 유전체 층 또는 제2 게이트 유전체 층(15)은, 에칭 마스크(etching mask)로서 남아있는 패터닝된 포토레지스트 층을 사용하여, 건식 또는 습식 에칭에 의해 패터닝된다(도 9, 단계 409). 본원에 기재된 공정 흐름도(400)에서, 이러한 상부 게이트 전기 전도성 층 및 상부 게이트 유전체 층 패터닝 단계는, 포토레지스트 층을 제공하는 것, 상기 포토레지스트 층을 일루미네이션하는 것, 상기 일루미네이션된 레지스트를 발달시키는 것을 포함하는 제3 포토리소그래픽 단계(the third photolithographic (PL) step)이다(PL#3).
상기 패터닝된 상부 게이트 유전체 층(151) 및 상기 상부 게이트 전극 또는 제2 게이트 전극(161)을 나타내는 결과적으로 생성된 구조(상기 패터닝된 상부 게이트 전기 전도성 층(16))는, 도 6에 도식적으로 나타낸 것이다. 이러한 구조에서, 상기 상부 게이트 전극(161)은, 가장자리 부분(162)을 제외하고, 상기 하부 게이트 전극(12)과 동일한 형태를 가지고, 상기 상부 게이트 전극(161)은 상기 하부 게이트 전극(12)와 겹쳐지지 않는다.
그 다음에, 도 9, 단계 410, 소스 영역 및 드레인 영역은, 상기 패터닝된 금속 산화물 반도체 층(14)에 형성된 것이다. 본원의 실시형태에서, 상기 소스 영역 및 상기 드레인 영역은, 상기 제2 게이트 전극(161)에 대해 자기-정렬된 것이다. 상기 소스 영역 및 상기 드레인 영역을 형성하는 것은, 마스크로서 상기 제2 게이트 전극을 사용하여, 예를 들어, 수소로 도핑하는 것, 도펀트의 주입, 플라즈마 처리 또는 상기 금속 산화물 반도체 물질의 환원을 포함할 수도 있다. 추가적으로 기재된 바와 같이, 본원의 유리한 실시형태에서, 소스 영역 및 드레인 영역을 형성하는 단계는, 그 다음의 공정 단계(411)와 결합될 수도 있다, 예를 들어, 그 다음 공정 단계(411)을 수행하는 것의 결과일 수도 있다(도 9).
그 다음 공정 단계에서, 유전체 층(17)은 도 7에 나타낸 바와 같이 증착된다(도 9, 단계 411). 상기 유전체 층(17)은, 예를 들어, 50 nm 내지 500 nm 사이의 범위에서 두께를 가지는 SiNx 층일 수도 있다. 이는, 예를 들어 PECVD에 의해 증착될 수도 있다. 본원의 실시형태에 따른 방법에서, 상기 이러한 층의 증착이 상기 비결정질 금속 산화물 반도체 층(14)의 상기 노출된 영역(즉, 상부 게이트 전극(161)에 의해 덮이지 않은 영역에서)의 수소 도핑을 결과적으로 나타낼 수도 있고, 이로 인하여 도 7에 도식적으로 설명된 바와 같은, 상기 금속 산화물 반도체 층(14)에서 소스 영역(141) 및 드레인 영역(142)을 형성하기 때문에, 상기 유전체 층(17)은, 유리하게 SiNx층 일 수도 있다. 이러한 노출된 영역은, 상기 상부 게이트 전극(161)이 존재하지 않는 영역에 일치한다. 따라서, 이러한 접근은, 상기 상부 게이트 전극(161)에 대해 자기-정렬된 소스 및 드레인 영역의 형성을 결과적으로 나타낸다. 본원의 실시형태에서, 다른 방법은, 예를 들어, Ar 또는 NF3 플라즈마로의 처리에 의해; 도펀트(예를 들어, B, P)의 주입에 의해; 또는 Ca, Ti, Al을 사용하여 상기 금속 산화물 반도체 물질의 환원과 같은, 비결정질 금속 산화물 반도체 충(14)의 상기 노출된 영역(즉, 상기 상부 게이트(161)에 의해 덮이지 않는 영역)을 도핑하기 위해 사용될 수도 있다. 상이한 방법의 조합이 사용될 수도 있다. 본원의 실시형태에서, 상기 상부 게이트 전극(161)은 상기 도핑 단계를 위한 마스크로서 사용된다.
공정 흐름도(400)의 단계(412)에서, 비아(vias)(18)는, 상기 소스 영역(141), 상기 드레인 영역(142), 상기 상부 게이트 전극(161) 및 상기 하부 게이트 전극(12)에 대해 동시 접촉 오프닝을 위한, 상기 유전체 층(17)을 통해 포토리소그래피 및 건식 또는 습식 에칭에 의해 정의된 것이다(At step 412 of the process flow 400 (FIG 9) vias 18 are defined by photolithography and dry or wet etching through the dielectric layer 17, for simultaneous contact opening to the source region 141, the drain region 142, the top gate electrode 161 and to the bottom gate electrode 12). 본원에 기재된 공정 흐름도(400)에서, 형성 단계를 통한 이러한 것은, 포토레지스트 층을 제공하는 것, 상기 포토레지스트 층을 일루미네이션하는 것, 상기 일루미네이션된 레지스트를 발달하는 것을 포함하는 제4 포토리소그래픽(PL) 단계이다(PL#4). 상기 가장자리 부분(162)에 상응하는 영역에서, 상기 상부 게이트 전극(161) 및 상기 하부 게이트 전극(12) 사이에 겹치지 않는 것이, 본원의 실시형태에 따른 방법의 장점이다. 도 7에 나타낸 바와 같이, 이러한 것은, 상기 소스 영역(141), 상기 드레인 영역(142), 상기 상부 게이트 전극(161) 및 상기 하부 게이트 전극(12)에 대하여, 즉, 단일 패터닝 단계를 사용하여, 오프닝(openings) 또는 비아(vias)를 동시에 형성하는 것을 가능하게 한다. 이러한 것은, 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 공지된 방법과 비교된 바와 같이 하나의 포토리소그래픽 단계를 절약하는 것을 가능하게 한다.
그 다음 단계(도 9, 단계 413)에서, 전기 전도성 층, 예를 들어 금속 층 또는 전기 전도성 산화물 층은, 이로 인하여, 도 8에 나타낸 바와 같이, 소스 접촉(191), 드레인 접촉(192), 상부 게이트 접촉 또는 제2 게이트 접촉(194) 및 하부 게이트 접촉 또는 제1 게이트 접촉(193)을 형성하도록, 증착되고, 포토리소그래피 및 에칭(예를 들어, 건식 에칭)에 의해 패터닝된다. 상기 전기 전도성 층은, 예를 들어, Mo, MoCr, Mo 합금, Al, W, Ti, TiN, Au 또는 ITO를 함유할 수도 있고, 본원은 이로 제한되지 않는다. 이러한 층의 두께는 예를 들어, 50 nm 내지 500 nm 사이의 범위일 수도 있고, 본원은 이로 제한되지 않는다. 이는 단일 층일 수도 있거나, 이는 적어도 2 가지의 층을 포함하는 층 스택(layer stack)일 수도 있다. 본원에 기재된 공정 흐름도(400)에서, 이러한 접촉 또는 전극 형성 단계는, 포토레지스트 층을 제공하는 것, 상기 포토레지스트 층을 일루미네이션하는 것, 및 상기 일루미네션된 레지스트를 발달시키는 것을 포함하는, 제5 포토리소그래픽(PL) 단계이다(PL#5). 최종적으로, 상기 샘플은, 예를 들어, 1 내지 12 시간 동안 N2, O2 또는 공기 대기에서, 예를 들어, 150 ℃ 내지 450 ℃, 예를 들어 200 ℃ 내지 300 ℃ 사이의 범위에 있는 온도에서 어닐링될 수도 있다(annealed).
도 9에 도시적으로 나타낸 상기 공정 흐름도(400)는, 단지 본원의 실시형태에 따른 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법의 예이다. 예를 들어, 본원의 다른 실시형태에 따른 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법에서, 상기 제2 게이트 전기 전도성 층은 상기 포토레지스트 층을 패터닝한 후에 제공될 수도 있고, 상기 제2 게이트 전기 전도성 층을 패터닝하는 것은, 리프트-오프 공정(lift-off process)을 수행하는 것을 포함할 수도 있다(예를 들어, 도 2에 나타낸 바와 같이).
듀얼-게이트 박막 트랜지스터 디바이스(100)는 본원의 방법(400)의 실시형태에 따라 제조되었다(도 9). 유리 캐리어 기판(glass carrier substrate)(10)의 상부 상에, PECVD SiNx 장벽 층은, 증착된 다음에, 150 ℃에서 100 nm 두꺼운 Al2O3 완충층의 원자층이 증착되었다(단계 402)[On the top of a glass carrier substrate 10, a PECVD SiNx barrier layer was deposited, followed by Atomic Layer Deposition of a 100 nm thick Al2O3 buffer layer at 150°C (step 402)]. 이는, 이로 인하여 제1 게이트 전극 또는 하부 게이트 전극(12)를 형성하도록, 10 nm TiN/50 nm AlSi/10 nm TiN 층 스택의 증착 및 일련의 건식 및 습식 에칭 단계를 사용한 스택이 패터닝되었다(단계 403). 그 다음에, 100 nm의 Al2O3으로 이루어진 제1 게이트 유전체 층(13)은, 150 ℃에서 증착된 다음에(단계 404), 24 nm 두꺼운 비결정질 IGZO 층의 스퍼터 증착(sputter deposition)되었다(단계 405). 상기 비결정질 IGZO 층은, 습식 에칭을 사용하여 패터닝되었다(단계 405). 100 nm 두꺼운 산화 규소 제2 게이트 유전체 층(15)은, 250 ℃에서 PECVD를 사용하여 증착된 다음에(단계 406), 25 nm 두꺼운 TiN 제2 게이트 전기 전도성 층(16)이 증착된다(단계 407). 그 후에, 상기 제2 게이트 전기 전도성 층(16) 및 상기 제2 게이트 유전체 층(15)을 포함하는 상기 게이트 스택은, 본원의 방법에 따른 포토레지스트 층(단계 408)의 하부 및 상부 노출에 의해 패터닝되었다(단계 409). 상기 패터닝(pattering)(단계 409)은, 일련의 건식 에칭 단계(CF4 및 SF6 화학)를 사용하여 수행되었다. 그 후에, 400 nm 두꺼운 SiNx 유전체 층(17)은, PECVD을 사용하여 150 ℃에서 증착되었다(단계 411). 접촉 오프닝(Contact opening)(단계 412)은, 일련의 건식 및 습식 에칭 단계를 사용하여 수행되었다. 이러한 접촉 오프닝 단계는, 상기 하부 게이트 전극(12) 및 상기 상부 게이트 전극(161), 뿐만 아니라 상기 소스 영역(141) 및 상기 드레인 영역(142) 둘 다를 접촉하기 위해 결합되었다. 그 다음에, 이로 인하여 소스 접촉(source contact)(191), 드레인 접촉(drain contact)(192), 하부 게이트 접촉(193) 및 상부 게이트 접촉(194)를 형성하도록, 10 nm Ti/80 nm AlSi/10 nm Ti 스택이 증착되었고, 건식 및 습식 에칭 단계를 사용하여 패터닝되었다(단계 413). 최종적으로, 상기 샘플은, 1 시간 동안 N2 대기에서 250 ℃에서 어닐링되었다(annealed).
상기 기재된 바와 같이 제조된 듀얼-게이트 박막 트랜지스터(원)에 대해 측정된 바와 같이, 도 10은 VDS = 10 V에서 IDS 대 VGS 전송 특성(IDS versus VGS transfer characteristics)을 나타낸 것이고, 도 11은, VGS = 10 V에서 IDS 대 VDS 출력 특성(IDS versus VDS output characteristics)을 나타낸 것이다. 상기 트랜지스터는, 15 마이크로미터/5 마이크로미터의 W/L 비를 가진다(The transistors had a W/L ratio of 15 micrometer / 5 micrometer). 참고로서, 유사한 특성은, 동일한 디바이스이지만, 측정 동안에 오직 후면 게이트가 사용된 것(삼각형) 및 측정 동안에 오직 상부 게이트가 사용된 것(정사각형) 각각에 대해 나타낸 것이다. 본원의 듀얼-게이트 TFTs는, 단일 게이트 TFTs와 비교한 경우에, 보다 가파른 서브-한계점 기울기 SS-1(steeper sub-threshold slope SS-1) 및 보다 높은 온-전류 ION(higher on-current ION)를 나타낸 것이다. 게다가, 제로 볼트에 가까운 턴-온 전압 VON은, 본원의 듀얼-게이트 TFT에 대해 수득된 것이다(a turn-on voltage VON close to zero Volt is obtained for the dual-gate TFT of the present disclosure). 상기 측정된 SS-1의 개요, ION 및 VON 수치는 표 1에 제공된 것이다.
측정 SS -1 [V/decade] I ON [10-6 A] V ON [V]
듀얼 게이트(dual gate) 0.24 332 -2.8
후면 게이트 만(back gate only) 0.39 158 -6.4
상부 게이트 만(top gate only) 0.29 36 -4.0
상기 서술은, 본원의 특정한 실시형태를 상세히 나타낸 것이다. 그러나 상기한 내용이 텍스트에서 상세하게 나타내었더라도, 내용은 수많은 방식으로 실시될 수 있음을 이해할 것이다. 본 명세서의 특정한 특징 또는 측면을 기재한 경우에, 특정 용어의 사용은, 해당 용어가 연관된 본원의 특징 또는 측면의 어떠한 특정한 특징을 포함하는 것으로 제한되도록 본원에서 재-정의된다는 것을 의미하지 않는다는 것임을 유의해야 한다.
비록 바람직한 실시형태, 특정한 구조 및 구성, 뿐만 아니라 물질이 본원에 따른 디바이스에 대해 기재되어 있지만, 형태 및 세부 사항에서 다양한 변경 또는 수정이 이루어질 수 있음을 이해해야 한다. 예를 들어, 단계들은 본 개시의 범위 내에서 설명된 방법들에 추가되거나 삭제될 수 있다.
본원의 상기 상세한 설명 뿐만 아니라 요약은 디바이스를 제조하는 방법에 초점을 맞추었지만, 본원은 또한, 상기 기재된 바와 같은 어떠한 실시형태에 따른 방법을 사용하여 획득된 디바이스에 관한 것이다.

Claims (11)

  1. 게이트 영역(120)을 정하는 제1 게이트 전극(12)을 기판(10)의 전면(front side)(101) 상에(on) 제공하는 단계(201, 301, 403);
    상기 기판(10) 및 상기 제1 게이트 전극(12) 위에(over) 제1 게이트 유전체 층(first gate dielectric layer)(13)을 제공하는 단계(202, 302, 404);
    상기 제1 게이트 유전체 층(13) 상에 패터닝된 금속 산화물 반도체 층(14)을 제공하는 단계(203, 303, 405)로서, 상기 패터닝된 금속 산화물 반도체 층(14)은, 상기 게이트 영역(120)의 일부와 부분적으로 겹쳐있고, 상기 게이트 영역(120)의 두 개의 반대쪽 가장자리를 향하여 확장하는 반도체 영역(140)을 정하는 것인, 단계;
    상기 패터닝된 금속 산화물 반도체 층(14) 위에 제2 게이트 유전체 층(15)을 제공하는 단계(204, 304, 406);
    제2 게이트 전기 전도성 층(16)을 제공하는 단계(205, 305, 407);
    포토레지스트 층(21)을 제공하는 단계(206, 306, 408);
    후면 일루미네이션 단계(207a, 307a), 전면 일루미네이션 단계(207b, 307b) 및 포토레지스트 발달 단계(207c, 307c)를 수행함으로써 상기 포토레지스트 층(21)을 패터닝하고, 이로 인하여 패터닝된 포토레지스트 층을 형성하는 단계(207, 307, 408)로서,
    상기 후면 일루미네이션 단계(207a, 307a)는, 마스크로서 제1 게이트 전극(12)을 사용하여 상기 기판(10)의 후면(102)으로부터 상기 포토레지스트 층(21)의 일루미네이션을 포함하고, 상기 전면 일루미네이션 단계(207b, 307b)는, 가장자리 부분(162)에서만 상기 게이트 영역(120)에서 상기 포토레지스트 층(21)을 노출시키는 마스크(22)를 사용하여 전면(101)으로부터 상기 포토레지스트 층(21)의 일루미네이션을 포함하는 것인, 단계;
    상기 제2 게이트 전기 전도성 층(16)을 패터닝하는 단계로서, 이로 인하여 제2 게이트 전극(161)을 형성하는 것인, 단계(208, 308, 409); 및
    상기 제2 게이트 유전체 층(15)을 패터닝하는 단계로서, 이로 인하여 패터닝된 제2 게이트 유전체 층(151)을 형성하는 것인, 단계(209, 309, 409);
    를 포함하는, 완전 자기-정렬된 듀얼-게이트 금속 산화물 반도체 박막 트랜지스터(100)를 제조하기 위한 방법(200, 300, 400)으로서,
    상기 포토레지스트 층(21)은 양성 포토레지스트를 포함하고, 상기 제2 게이트 전기 전도성 층(16)은 상기 제2 게이트 유전체 층(15) 상에 제공되고, 상기 포토레지스트 층(21)은 상기 제2 게이트 전기 전도성 층(16) 상에 제공되거나; 또는
    상기 포토레지스트 층(21)은 음성 포토레지스트를 포함하고, 상기 포토레지스트 층(21)은 상기 제2 게이트 유전체 층(15) 상에 제공되고, 상기 제2 게이트 전기 전도성 층(16)은 패터닝된 포토레지스트 층(21)을 가진 후에 상기 포토레지스트 층 위에 및 상기 제2 게이트 유전체 층(15) 위에 제공되는 것인, 방법.
  2. 제1항에 있어서,
    상기 포토레지스트 층(21)은 양성 포토레지스트를 포함하고, 상기 제2 게이트 전기 전도성 층(16)을 제공하는 단계(205, 407)는 상기 포토레지스트 층(12)을 제공하기 전에(206, 308) 수행되고,
    상기 제2 게이트 전기 전도성 층(16)을 패터닝하는 단계(208, 409)는, 마스크로서 상기 패터닝된 포토레지스트 층을 사용하여 상기 제2 게이트 전기 전도성 층(16)을 국소적으로 에칭하는 것으로 포함하고,
    상기 제2 게이트 유전체 층(15)을 패터닝하는 것(209, 409)은, 마스크로서 상기 제2 게이트 전극(161) 또는 상기 패터닝된 포토레지스트 층을 사용하여 상기 제2 게이트 유전체 층(15)을 국소적으로 에칭하는 것을 포함하는 것인, 방법(200, 400).
  3. 제1항에 있어서,
    상기 포토레지스트 층(21)은 음성 포토레지스트를 포함하고, 상기 제2 게이트 전기 전도성 층(16)을 제공하는 것(305)은 상기 포토레지스트 층(12)을 패터닝(307)한 후에 수행되고, 상기 제2 게이트 전기 전도성 층(16)을 패터닝하는 것(308)은 리프트-오프 공정(lift-off process)을 수행하는 것으로 포함하고, 상기 제2 게이트 유전체 층(15)을 패터닝하는 것(309)은, 마스크로서 상기 제2 게이트 전극(161)을 사용하여 상기 제2 게이트 유전체 층(15)을 국소적으로 에칭하는 것을 포함하는 것인, 방법(300).
  4. 제1항에 있어서,
    상기 가장자리 부분(162)은, 상기 반도체 영역(140)과 겹쳐지지 않는(non-overlapping) 상기 게이트 영역(120)의 부분에 위치되어 있는 것인, 방법(200, 300, 400).
  5. 제1항에 있어서,
    상기 패터닝된 금속 산화물 반도체 층(14)에서 소스 영역(source region)(141) 및 드레인 영역(142)을 제공하는 것(410)을 더 포함하고, 상기 소스 영역(141) 및 상기 드레인 영역(142)은 상기 제2 게이트 전극(161)에 자기-정렬된 것인, 방법(400).
  6. 제5항에 있어서,
    상기 소스 영역(141) 및 상기 드레인 영역(142)을 제공하는 것(410)은 수소로 도핑된 것을 포함하는 것인, 방법(400).
  7. 제5항에 있어서,
    상기 소스 영역(141) 및 상기 드레인 영역(142)을 제공하는 것(410)은, 상기 금속 산화물 반도체 물질의 환원(reduction) 또는 플라즈마 처리 또는 도펀트의 주입을 포함하는 것인, 방법(400).
  8. 제5항에 있어서,
    상기 방법은,
    유전체 층(17)을 증착시키는 것(411); 및
    상기 소스 영역(141), 상기 드레인 영역(142), 상기 제2 게이트 전극(161) 및 상기 제1 게이트 전극(12)을 동시에 향하는 상기 유전체 층(17)을 통해 비아(vias)(18)를 형성하는 것(412);
    을 더 포함하는, 방법(400).
  9. 제8항에 있어서,
    상기 유전체 층(17)을 증착시키는 것(411)은 질화 규소 층을 증착시키는 것을 포함하고, 상기 질화 규소 층을 증착시키는 단계는 상기 금속 산화물 반도체 층(14)에 수소를 도입하고, 이로 인하여 수소로 상기 금속 산화물 반도체 층(14)을 도핑하고, 상기 소스 영역(141) 및 상기 드레인 영역(142)을 형성하는 것인, 방법(400).
  10. 제9항에 있어서,
    상기 질화 규소 층을 증착시키는 것(411)은, 플라즈마 증진된 화학 증기 증착(Plasma Enhanced Chemical Vapour Deposition)에 의하여 상기 질화 규소 층을 증착시키는 것을 포함하는 것인, 방법(400).
  11. 제8항에 있어서,
    상기 전기 전도성 층을 증착시키고 패터닝하는 것(413)을 더 포함하고, 이로 인하여 소스 접촉(191), 드레인 접촉(192), 제1 게이트 접촉(193) 및 제2 게이트 접촉(194)을 동시에 형성하는 것인, 방법(400).
KR1020170048395A 2016-04-18 2017-04-14 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법 KR20170119294A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP16165832.3A EP3236503A1 (en) 2016-04-18 2016-04-18 Method for fabricating fully self-aligned dual-gate thin film transistors
EP16165832.3 2016-04-18

Publications (1)

Publication Number Publication Date
KR20170119294A true KR20170119294A (ko) 2017-10-26

Family

ID=55759542

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170048395A KR20170119294A (ko) 2016-04-18 2017-04-14 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법

Country Status (5)

Country Link
EP (1) EP3236503A1 (ko)
JP (1) JP2017208532A (ko)
KR (1) KR20170119294A (ko)
CN (1) CN107305843A (ko)
TW (1) TW201802892A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020154983A1 (zh) * 2019-01-30 2020-08-06 深圳市柔宇科技有限公司 薄膜晶体管及其制作方法、显示面板及显示装置
JP7293749B2 (ja) * 2019-03-14 2023-06-20 富士電機株式会社 炭化珪素半導体装置の選別方法
JP7326795B2 (ja) 2019-03-20 2023-08-16 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
GB2587793B (en) * 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor
US11404543B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2932609B1 (fr) * 2008-06-11 2010-12-24 Commissariat Energie Atomique Transistor soi avec plan de masse et grille auto-alignes et oxyde enterre d'epaisseur variable
CN102130009B (zh) * 2010-12-01 2012-12-05 北京大学深圳研究生院 一种晶体管的制造方法

Also Published As

Publication number Publication date
TW201802892A (zh) 2018-01-16
CN107305843A (zh) 2017-10-31
JP2017208532A (ja) 2017-11-24
EP3236503A1 (en) 2017-10-25

Similar Documents

Publication Publication Date Title
US10192992B2 (en) Display device
US12087865B2 (en) Thin film transistor and thin film transistor array panel including the same
US10692951B2 (en) Back plate and manufacturing method thereof
TWI555200B (zh) 偏移電極ｔｆｔ架構
JP5775253B2 (ja) 薄膜トランジスタ基板とその製造方法
US10707236B2 (en) Array substrate, manufacturing method therefor and display device
KR20170119294A (ko) 완전 자기-정렬된 듀얼-게이트 박막 트랜지스터를 제조하기 위한 방법
US9048163B2 (en) Transistor, electronic device including transistor, and manufacturing methods thereof
US20140183522A1 (en) Thin film transistor, thin film transistor array panel including the same and manufacturing method thereof
KR102568632B1 (ko) 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
WO2016165186A1 (zh) 双栅极氧化物半导体tft基板的制作方法及其结构
WO2016165187A1 (zh) 双栅极氧化物半导体tft基板的制作方法及其结构
WO2017219412A1 (zh) 顶栅型薄膜晶体管的制作方法
WO2020244313A1 (zh) 阵列基板及其制备方法、显示面板、显示装置
KR20240043733A (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR102586938B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
JP2010205765A (ja) 自己整合半導体トランジスタの製造方法
KR102046127B1 (ko) 수직 구조 박막 트랜지스터의 제조 방법
KR20110080118A (ko) 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법
TWI804302B (zh) 半導體裝置及其製造方法
CN107946195B (zh) 制备双栅氧化物半导体薄膜晶体管的方法
JP2009206388A (ja) 薄膜トランジスタとその製造方法
CN110808289A (zh) 一种顶栅肖特基氧化物薄膜晶体管及制备方法
US20230187454A1 (en) Semiconductor device and manufacturing method thereof
JP2011216606A (ja) 薄膜トランジスタの製造方法