TWI829183B - 半導體裝置及其製造方法 - Google Patents
半導體裝置及其製造方法 Download PDFInfo
- Publication number
- TWI829183B TWI829183B TW111120547A TW111120547A TWI829183B TW I829183 B TWI829183 B TW I829183B TW 111120547 A TW111120547 A TW 111120547A TW 111120547 A TW111120547 A TW 111120547A TW I829183 B TWI829183 B TW I829183B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate
- metal oxide
- substrate
- oxide semiconductor
- island
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 267
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 229910044991 metal oxide Inorganic materials 0.000 claims description 104
- 150000004706 metal oxides Chemical class 0.000 claims description 104
- 238000000034 method Methods 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 172
- 239000011229 interlayer Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 229920000728 polyester Polymers 0.000 description 2
- -1 polyethylene terephthalate Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- BSUHXFDAHXCSQL-UHFFFAOYSA-N [Zn+2].[W+4].[O-2].[In+3] Chemical compound [Zn+2].[W+4].[O-2].[In+3] BSUHXFDAHXCSQL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002736 metal compounds Chemical group 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Ceramic Capacitors (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
- Glass Compositions (AREA)
- External Artificial Organs (AREA)
- Confectionery (AREA)
Abstract
一種半導體裝置及其製造方法。半導體裝置包括基板、半導體結構、閘介電層以及第一閘極。半導體結構設置於基板之上。半導體結構包括兩個厚部以及位於兩個厚部之間的薄部。兩個厚部的厚度大於薄部的厚度。閘介電層設置於半導體結構上。第一閘極設置於閘介電層上。第一閘極的寬度小於或等於薄部的寬度，且第一閘極在基板的頂面的法線方向上重疊於薄部。兩個厚部的摻雜濃度大於至少部分薄部的摻雜濃度。
Description
本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種具有金屬氧化物的半導體裝置及其製造方法。
目前，常見的薄膜電晶體通常以非晶矽半導體作為通道，其中非晶矽半導體由於製程簡單且成本低廉，因此以廣泛的應用於各種薄膜電晶體中。
隨著顯示技術的進步，顯示面板的解析度逐年提升。為了使畫素電路中的薄膜電晶體縮小，許多廠商致力於研發新的半導體材料，例如金屬氧化物半導體材料。金屬氧化物半導體材料具有電子遷移率高的優點，因此有利於減小半導體裝置的尺寸。然而，當半導體裝置的閾值電壓太低時，半導體裝置容易出現漏電的問題。為了提升半導體裝置的閾值電壓(threshold voltage)，一般會將半導體裝置中的金屬氧化物半導體層的厚度減薄。然而，將金屬氧化物半導體層的厚度減薄，會使得與源極以及汲極接觸之摻雜區的電阻率增加，並導致操作電流下降。
本發明提供一種半導體裝置及其製造方法，可具有良好的操作電性及提升的閾值電壓，進而使半導體裝置的整體性能與可靠度提升。
本發明的半導體裝置包括基板、半導體結構、閘介電層以及第一閘極。半導體結構設置於基板之上。半導體結構包括兩個厚部以及位於兩個厚部之間的薄部。兩個厚部的厚度大於薄部的厚度。閘介電層設置於半導體結構上。第一閘極設置於閘介電層上。第一閘極的寬度小於或等於薄部的寬度，且第一閘極在基板的頂面的法線方向上重疊於薄部。兩個厚部的摻雜濃度大於至少部分薄部的摻雜濃度。
本發明的半導體裝置的製造方法包括以下步驟。提供基板。形成半導體結構於基板之上，其中半導體結構包括兩個厚部以及位於兩個厚部之間的薄部，兩個厚部的厚度大於薄部的厚度。形成閘介電層於半導體結構上。形成第一閘極於閘介電層上，其中第一閘極的寬度小於或等於薄部的寬度，第一閘極在基板的頂面的法線方向上重疊於薄部。以第一閘極為遮罩對半導體結構進行摻雜製程，以使兩個厚部的摻雜濃度大於至少部分薄部的摻雜濃度。
本發明的半導體裝置包括基板、半導體結構、閘介電層以及第一閘極。半導體結構設置於基板之上。半導體結構包括兩個厚部以及位於兩個厚部之間的薄部。兩個厚部的厚度大於薄部的厚度。閘介電層設置於半導體結構上。第一閘極設置於閘介電層上。第一閘極的寬度小於或等於薄部的寬度，且第一閘極在基板的頂面的法線方向上重疊於薄部。兩個厚部的氧濃度小於至少部分薄部的氧濃度。
本發明的半導體裝置包括基板、半導體結構、閘介電層以及第一閘極。半導體結構設置於基板之上。半導體結構包括兩個厚部以及位於兩個厚部之間的薄部。兩個厚部的厚度大於薄部的厚度。閘介電層設置於半導體結構上。第一閘極設置於閘介電層上。第一閘極的寬度小於或等於薄部的寬度，且第一閘極在基板的頂面的法線方向上重疊於薄部。兩個厚部的等效電阻率小於至少部分薄部的等效電阻率。
圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
請參照圖1，半導體裝置1包括基板100、半導體結構120、閘介電層130以及第一閘極140。在本實施例中，半導體裝置1還包括緩衝層110、層間介電層150以及導電層160。
基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。若使用導電材料或金屬時，則在基板100上覆蓋一層絕緣層（未繪示），以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚二甲酸乙二醇酯（polyethylene naphthalate, PEN）、聚酯（polyester, PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate, PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺(polyimide, PI）或金屬軟板（Metal Foil）或其他可撓性材質。緩衝層110位於基板100上，緩衝層110的材質可以包括氮化矽、氧化矽、氮氧化矽或其他合適的材料或上述材料的堆疊層，但本發明不以此為限。
半導體結構120設置於基板100與緩衝層110之上。半導體結構120包括兩個厚部p1以及位於兩個厚部p1之間的薄部p2，兩個厚部p1的厚度T大於薄部p2的厚度T’。在一些實施例中，厚部p1的外側亦包含薄部，使每個厚部p1夾在兩個薄部之間。半導體結構120可包括第一金屬氧化物半導體層122及第二金屬氧化物半導體層124，第一金屬氧化物半導體層122位於基板100與第二金屬氧化物半導體層124之間。第一金屬氧化物半導體層122及第二金屬氧化物半導體層124的堆疊部分可構成半導體結構120的兩個厚部p1。舉例來說，在本實施例中，第一金屬氧化物半導體層122包括互相分離的第一島狀結構122a以及第二島狀結構122b。第一島狀結構122a與第二金屬氧化物半導體層124堆疊以構成其中一個厚部p1，且第二島狀結構122b與第二金屬氧化物半導體層124堆疊以構成其中另一個厚部p1。第二金屬氧化物半導體層124位於兩個厚部p1之間的部分可構成薄部p2。換句話說，兩個厚部p1的厚度T基本上為第一金屬氧化物半導體層122的厚度與第二金屬氧化物半導體層124的厚度的總和，薄部p2的厚度T’基本上等於第二金屬氧化物半導體層124的厚度。在一些實施例中，第二金屬氧化物半導體層124位於兩個厚部p1外側的部份亦可構成薄部。半導體結構120的材料可以包括氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物或其他合適的金屬氧化物半導體材料。在一些實施例中，第一金屬氧化物半導體層122與第二金屬氧化物半導體層124可包括相同的金屬元素，但本發明不以此為限。在一些實施例中，第一金屬氧化物半導體層122及第二金屬氧化物半導體層124的厚度可以相同，例如皆在2 nm至60 nm之間，但本發明不以此為限。
在一些實施例中，兩個厚部p1的等效電阻率小於薄部p2的等效電阻率。舉例來說，兩個厚部p1的等效電阻率可以在2×10
-7至2×10
-6ohm•cm之間，薄部p2的等效電阻率可以在2×10
-6至1×10
-4ohm•cm之間。在一些實施例中，兩個厚部p1的氧濃度小於薄部p2的氧濃度，可使兩個厚部p1的等效電阻率小於薄部p2的等效電阻率。
閘介電層130設置於半導體結構120及緩衝層110上，第一閘極140設置於閘介電層130上。在本實施例中，第一閘極140的寬度w1等於薄部p2的寬度w2，且第一閘極140在基板100的頂面的法線方向ND上重疊於薄部p2，但不重疊於兩個厚部p1。也就是說，半導體結構120的通道區ch位於兩個厚部p1之間的薄部p2，半導體結構120的源極區sr與汲極區dr包括兩個厚部p1以及兩個厚部p1外側的薄部，其中源極區sr與汲極區dr的摻雜濃度可大於通道區ch的摻雜濃度。換句話說，兩個厚部p1的摻雜濃度大於薄部p2的摻雜濃度。在一些實施例中，兩個厚部p1的摻雜濃度為均勻的摻雜濃度。
在其他實施例中，第一閘極140的寬度w1小於薄部p2的寬度w2，且兩個厚部p1之間的部分薄部p2在法線方向ND上未重疊於第一閘極140。如此一來，半導體結構120的源極區sr與汲極區dr除了包括兩個厚部p1以及兩個厚部p1外側的薄部以外，還包括兩個厚部p1之間未重疊於第一閘極140的部分薄部p2。兩個厚部p1的摻雜濃度大於重疊於第一閘極140的部分薄部p2的摻雜濃度。
在一些實施例中，半導體結構120的厚度越大，其等效電阻率越小，反之，半導體結構120的厚度越小，其等效電阻率越大。在本實施例中，除了利用摻雜製程降低厚部p1的等效電阻率以外，還藉由增加厚部p1的厚度來降低厚部p1的等效電阻率，使兩個厚部p1的等效電阻率小於薄部p2的等效電阻率，也就是說，源極區sr與汲極區dr的電阻率小於通道區ch的電阻率。
層間介電層150設置於閘介電層130上，並覆蓋第一閘極140。層間介電層150與閘介電層130的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。貫孔V1、V2貫穿層間介電層150及閘介電層130，且貫孔V1、V2分別重疊於兩個厚部p1。導電層160位於層間介電層150上，且分別填入貫孔V1、V2以電性連接至半導體結構120的兩個厚部p1。導電層160可構成源極S與汲極D，源極S透過貫孔V1電性連接至源極區sr，汲極D透過貫孔V2電性連接至汲極區dr。在一些實施例中，兩個厚部p1在基板100的投影面積大於源極S及汲極D與兩個厚部p1的接觸面積，藉此減少源極S及汲極D因為製程偏移而未接觸至厚部p1的機率。
基於上述，除了能提升半導體裝置1的閾值電壓以外，還能減少半導體裝置1因為源極S與源極區sr之間的界面電阻及汲極D與汲極區dr之間的界面電阻，藉此提升半導體裝置1的操作電流，進而提升半導體裝置1的整體性能與可靠度。
圖2A至圖2D是圖1的實施例的一種製造流程的剖面示意圖。
請參照圖2A至圖2B，提供基板100，形成半導體結構120’於基板100之上。舉例來說，可先形成緩衝層110於基板100上，之後形成半導體結構120’於緩衝層110上。半導體結構120’的形成方法例如可如圖2A所示，先形成第一金屬氧化物半導體層122’於緩衝層100及基板100之上，其中第一金屬氧化物半導體層122’具有第一開口OP1，以使第一金屬氧化物半導體層122’包括互相分離的第一島狀結構122a’以及第二島狀結構122b’。然後，如圖2B所示，形成第二金屬氧化物半導體層124’於第一金屬氧化物半導體層122’上，並填入第一開口OP1中。如此一來，位於第一島狀結構122a’及第二島狀結構122b’之間的部分第二金屬氧化物半導體層124’可構成半導體結構120的薄部p2，第一島狀結構122a’與覆蓋於其上的另一部分第二金屬氧化物半導體層124’可構成半導體結構120的其中一個厚部p1，且第二島狀結構122b’與覆蓋於其上的又另一部分第二金屬氧化物半導體層124’可構成半導體結構120的另一個厚部p1。在本實施例中，位於厚部p1外側的第二金屬氧化物半導體層124’亦可構成薄部。
請參照圖2C，形成閘介電層130於半導體結構120’上。閘介電層130可覆蓋半導體結構120的頂面及側壁。。然後，形成第一閘極140於閘介電層130上。第一閘極140的形成方法例如是先沉積一閘極材料層(未繪示)於閘介電層130上，之後再透過蝕刻製程形成第一閘極140。第一閘極140的寬度w1基本上等於或小於兩個厚部p1之間的薄部p2的寬度w2，第一閘極140在基板100的頂面的法線方向ND上與兩個厚部p1之間的薄部p2重疊。
請繼續參照圖2C，以第一閘極140為遮罩對半導體結構120’進行摻雜製程P，以形成包含通道區ch、源極區sr與汲極區dr的半導體結構120，且兩個厚部p1的摻雜濃度大於兩個厚部p1之間的至少部分薄部p2的摻雜濃度。摻雜製程P例如可為氫電漿製程，但本發明不以此為限。在本實施例中，第一閘極140對齊於薄部p2，因此，通道區ch包含兩個厚部p1之間的整個薄部p2。在其他實施例中，第一閘極140的寬度w1小於兩個厚部p1之間的薄部p2的寬度w2，因此，源極區sr與汲極區dr會從厚部p1延伸進兩個厚部p1之間的薄部p2，使源極區sr與汲極區dr包含兩個厚部p1之間的部分薄部p2。
請參照圖2D，形成層間介電層150於閘介電層130上，並覆蓋第一閘極140。之後，形成貫穿層間介電層150及閘介電層120的貫孔V1、V2，且貫孔V1、V2分別在基板100的頂面的法線方向ND上重疊於兩個厚部p1。
然後，請參照圖1，形成分別電性連接至兩個厚部p1的源極S及汲極D。舉例來說，可形成導電層160於層間介電層150之上，並填入貫孔V1、V2中，以與半導體結構120電性連接。導電層160可包括源極S及汲極D，其分別透過貫孔V1、V2電性連接至兩個厚部p1。
經過上述製程後可大致上完成半導體裝置1的製作。
圖3是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參照圖3，圖3的半導體裝置2與圖1的半導體裝置1的主要差異在於：半導體裝置2的半導體結構120包括第一金屬氧化物半導體層122及第二金屬氧化物半導體層124。第二金屬氧化物半導體層124包括互相分離的第一島狀結構124a以及第二島狀結構124b。第一島狀結構124a與第一金屬氧化物半導體層122堆疊以構成其中一個厚部p1，且第二島狀結構124b與第一金屬氧化物半導體層122堆疊以構成其中另一個厚部p1。第一金屬氧化物半導體層122位於兩個厚部p1之間的區域可構成薄部p2。換句話說，兩個厚部p1的厚度T基本上為第一金屬氧化物半導體層122的厚度與第二金屬氧化物半導體層124的厚度的總和，薄部p2的厚度T’基本上等於第一金屬氧化物半導體層122的厚度。
圖4A至圖4C是圖3的實施例的一種製造流程的剖面示意圖。
請參照圖4A至圖4B，提供基板100，形成半導體結構120’於基板100之上。舉例來說，可先形成緩衝層110於基板100上，之後形成半導體結構120’於緩衝層110上。半導體結構120’的形成方法例如可如圖4A所示，先形成第一金屬氧化物半導體層122’於緩衝層100及基板100之上。然後，如圖4B所示，形成第二金屬氧化物半導體層124’於第一金屬氧化物半導體層122’上，其中第二金屬氧化物半導體層124’具有第二開口OP2，以使第二金屬氧化物半導體層124’包括互相分離的第一島狀結構124a’以及第二島狀結構124b’，並暴露出部分第一金屬氧化物半導體層122’。如此一來，被第二金屬氧化物半導體層124’暴露出的部分第一金屬氧化物半導體層122’可構成半導體結構120’的薄部p2，第一島狀結構124a’與被其覆蓋的另一部分第一金屬氧化物半導體層122’可構成半導體結構120’的其中一個厚部p1，且第二島狀結構124b’與被其覆蓋的又另一部分第一金屬氧化物半導體層122’可構成半導體結構120’的另一個厚部p1。
請參照圖4C，形成閘介電層130於半導體結構120上。閘介電層130可覆蓋半導體結構120的頂面及側壁。然後，形成第一閘極140於閘介電層130上。第一閘極140的形成方法例如是先沉積一閘極材料層(未繪示)於閘介電層130上，之後再透過蝕刻製程形成第一閘極140。第一閘極140的寬度w1基本上等於或小於薄部p2的寬度w2，第一閘極140在基板100的頂面的法線方向ND上與薄部p2重疊，但不與兩個厚部p1重疊。
請繼續參照圖4C，以第一閘極140為遮罩對半導體結構120’進行摻雜製程P，以形成包含通道區ch、源極區sr與汲極區dr的半導體結構120，且兩個厚部p1的摻雜濃度大於兩個厚部p1之間的至少部分薄部p2的摻雜濃度。摻雜製程P例如可為氫電漿製程，但本發明不以此為限。在本實施例中，第一閘極140對齊於薄部p2，因此，通道區ch包含兩個厚部p1之間的整個薄部p2。在其他實施例中，第一閘極140的寬度w1小於兩個厚部p1之間的薄部p2的寬度w2，因此，源極區sr與汲極區dr會從厚部p1延伸進兩個厚部p1之間的薄部p2，使源極區sr與汲極區dr包含兩個厚部p1之間的部分薄部p2。
然後，請參照圖3，形成層間介電層150於閘介電層130上，並覆蓋第一閘極140。之後，形成貫穿層間介電層150及閘介電層130的貫孔V1、V2，且貫孔V1、V2分別在基板100的頂面的法線方向ND上重疊於兩個厚部p1。然後，形成導電層160於層間介電層150之上，並填入貫孔V1、V2中，以與半導體結構120電性連接。導電層160可包括源極S及汲極D，其分別透過貫孔V1、V2電性連接至兩個厚部p1。
經過上述製程後可大致上完成半導體裝置2的製作。
圖5是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參照圖5，圖5的半導體裝置3與圖1的半導體裝置1的主要差異在於：半導體裝置3為雙閘極電晶體，其還包括第二閘極170。第二閘極170可設置於基板100與半導體結構120之間，舉例來說，第二閘極170設置於基板100與緩衝層110之間。第一島狀結構122a與第二島狀結構122b可分別在基板100的頂面的法線方向ND上部分重疊於第二閘極170。在一些實施例中，第一閘極140、薄部p2與第二閘極170在基板100的頂面的法線方向ND上彼此重疊，其中第二閘極170的寬度w3大於第一閘極140的寬度w1，第二閘極170的寬度w3大於薄部p2的寬度w2，且薄部p2的寬度w2大於第一閘極140的寬度w1。由於第一閘極140的寬度w1小於薄部p2的寬度w2，可使源極區sr與汲極區dr靠近通道區ch的地方具有不同的電阻率，使半導體結構120的電阻率隨遠離通道區ch的方向減少。具體地說，源極區sr與汲極區dr各自包含厚部p1以及薄部p2接近後部p1的部分，由於厚部p1的厚度大於薄部p2的厚度，源極區sr與汲極區dr在厚部p1處的電阻率小於源極區sr與汲極區dr在薄部p2處的電阻率，進而可改善半導體結構120因為橫向電場而產生的熱載子效應，並提升半導體裝置3的可靠度。
圖6A至圖6C是圖5的實施例的一種製造流程的剖面示意圖。
請參照圖6A，提供基板100，形成第二閘極170於基板100上，然後形成緩衝層110於第二閘極170及基板100之上並覆蓋第二閘極170。
請參照圖6B，形成半導體結構120’於緩衝層110上。半舉例來說，可形成第一金屬氧化物半導體層122’於緩衝層100上，其中第一金屬氧化物半導體層122’具有第一開口OP1，以使第一金屬氧化物半導體層122’包括互相分離的第一島狀結構122a’以及第二島狀結構122b’。第一島狀結構122a’與第二島狀結構122b’之間的距離d可以小於第二閘極170的寬度w3。然後，共形地形成第二金屬氧化物半導體層124’於第一金屬氧化物半導體層122’上，並填入第一開口OP1中。如此一來，位於第一島狀結構122a及第二島狀結構122b之間的部分第二金屬氧化物半導體層124可構成半導體結構120的薄部p2，第一島狀結構122a與覆蓋於其上的另一部分第二金屬氧化物半導體層124可構成半導體結構120的其中一個厚部p1，且第二島狀結構122b與覆蓋於其上的又另一部分第二金屬氧化物半導體層124可構成半導體結構120的另一個厚部p1。
請參照圖6C，形成閘介電層130於半導體結構120’上。閘介電層130可覆蓋半導體結構120’的頂面及側壁。然後，形成第一閘極140於閘介電層130上。第一閘極140的形成方法例如是先沉積一閘極材料層(未繪示)於閘介電層130上，之後再透過蝕刻製程形成第一閘極140。在本實施例中，第一閘極140的寬度w1小於薄部p2的寬度w2，第一閘極140在基板100的頂面的法線方向ND上與薄部p2重疊，但不與兩個厚部p1重疊。
請繼續參照圖6C，以第一閘極140為遮罩對半導體結構120’進行摻雜製程P，以形成包含通道區ch、源極區sr與汲極區dr的半導體結構120，且兩個厚部p1的摻雜濃度大於兩個厚部p1之間的至少部分薄部p2的摻雜濃度。摻雜製程P例如可為氫電漿製程，但本發明不以此為限。由於第一閘極140的寬度w1小於薄部p2的寬度w2，可透過摻雜製程P使源極區sr與汲極區dr靠近通道區ch的地方具有不同的電阻率。
之後，請參照圖5，形成層間介電層150於閘介電層130上，並覆蓋第一閘極140。之後，形成貫穿層間介電層150及閘介電層130的貫孔V1、V2，且貫孔V1、V2分別在基板100的頂面的法線方向ND上重疊於兩個厚部p1。然後，形成導電層160於層間介電層150之上，並填入貫孔V1、V2中，以與半導體結構120電性連接。導電層160可包括源極S及汲極D，其分別透過貫孔V1、V2電性連接至兩個厚部p1。
經過上述製程後可大致上完成半導體裝置3的製作。
圖7是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖7的實施例沿用圖5的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參照圖7，圖7的半導體裝置4與圖5的半導體裝置3的主要差異在於：半導體裝置4的第二閘極170的寬度w3小於薄部p2的寬度w2，第一島狀結構122a與第二島狀結構122b在基板100的頂面的法線方向ND上不重疊於第二閘極170。薄部p2的寬度w2大於第二閘極170的寬度w3，且薄部p2在法線方向ND上重疊於第二閘極170的邊緣，如此一來，可減少半導體結構120與第二閘極170之間的寄生電容。
圖8A至圖8B是圖7的實施例的一種製造流程的剖面示意圖。圖8A至圖8B可為接續圖6A的步驟的半導體裝置的製造方法的剖視示意圖。關於圖6A的步驟說明可參考前述實施例，在此不贅述。
請參照圖8A，形成半導體結構120’於緩衝層110上。舉例來說，可形成第一金屬氧化物半導體層122’於緩衝層100上，其中第一金屬氧化物半導體層122’包括互相分離的第一島狀結構122a’以及第二島狀結構122b’。第一島狀結構122a’與第二島狀結構122b’之間的距離d可以大於第二閘極170的寬度w3，以使第一島狀結構122a’與第二島狀結構122b’在基板100的頂面的法線方向ND上不重疊於第二閘極170。然後，共形地形成第二金屬氧化物半導體層124’於第一金屬氧化物半導體層122’及緩衝層110上。如此一來，位於第一島狀結構122a’及第二島狀結構122b’之間的部分第二金屬氧化物半導體層124’可構成半導體結構120的薄部p2。而第一島狀結構122a’與覆蓋於其上的另一部分第二金屬氧化物半導體層124’可構成半導體結構120’的其中一個厚部p1，且第二島狀結構122b’與覆蓋於其上的又另一部分第二金屬氧化物半導體層124’可構成半導體結構120’的另一個厚部p1。
請參照圖8B，形成閘介電層130於半導體結構120’上。然後，形成第一閘極140於閘介電層130上。第一閘極140的形成方法例如是先沉積一閘極材料層(未繪示)於閘介電層130上，之後再透過蝕刻製程形成第一閘極140。在本實施例中，第一閘極140的寬度w1小於薄部p2的寬度w2，第一閘極140在基板100的頂面的法線方向ND上與薄部p2重疊，但不與兩個厚部p1重疊。
請繼續參照圖8B，以第一閘極140為遮罩對半導體結構120’進行摻雜製程P，以形成包含通道區ch、源極區sr與汲極區dr的半導體結構120，且兩個厚部p1的摻雜濃度大於兩個厚部p1之間的至少部分薄部p2的摻雜濃度。摻雜製程P例如可為氫電漿製程，但本發明不以此為限。由於第一閘極140的寬度w1小於薄部p2的寬度w2，可透過摻雜製程P使源極區sr與汲極區dr靠近通道區ch的地方具有不同的電阻率。
之後，請參照圖7，形成層間介電層150於閘介電層130上，並覆蓋第一閘極140。之後，形成貫穿層間介電層150及閘介電層130的貫孔V1、V2，且貫孔V1、V2分別在基板100的頂面的法線方向ND上重疊於兩個厚部p1。然後，形成導電層160於層間介電層150之上，並填入貫孔V1、V2中，以與半導體結構120電性連接。導電層160可包括源極S及汲極D，其分別透過貫孔V1、V2電性連接至兩個厚部p1。
經過上述製程後可大致上完成半導體裝置4的製作。
1, 2, 3, 4:半導體裝置
100:基板
110:緩衝層
120, 120’:半導體結構
122:第一金屬氧化物半導體層
122a, 122a’, 124a, 124a’:第一島狀結構
122b, 122b’, 124b, 124b’:第二島狀結構
124:第二金屬氧化物半導體層
130:閘介電層
140:第一閘極
150:層間介電層
160:導電層
170:第二閘極
ch:通道區
dr:汲極區
p1:厚部
p2:薄部
sr:源極區
w1, w2, w3:寬度
D:汲極
ND:方向
OP1:第一開口
OP2:第二開口
P:摻雜製程
S:源極
T, T’:厚度
V1, V2:貫孔
圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖2A至圖2D是圖1的實施例的一種製造流程的剖面示意圖。
圖3是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。
圖4A至圖4C是圖3的實施例的一種製造流程的剖面示意圖。
圖5是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。
圖6A至圖6C是圖5的實施例的一種製造流程的剖面示意圖。
圖7是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。
圖8A至圖8B是圖7的實施例的一種製造流程的剖面示意圖。
1:半導體裝置
100:基板
110:緩衝層
120:半導體結構
122:第一金屬氧化物半導體層
122a:第一島狀結構
122b:第二島狀結構
124:第二金屬氧化物半導體層
130:閘介電層
140:第一閘極
150:層間介電層
160:導電層
ch:通道區
dr:汲極區
p1:厚部
p2:薄部
sr:源極區
w1,w2:寬度
D:汲極
ND:方向
S:源極
T,T’:厚度
V1,V2:貫孔
Claims (15)
- 一種半導體裝置，包括：一基板；一半導體結構，設置於該基板之上，該半導體結構包括兩個厚部以及位於該兩個厚部之間的一薄部，其中該兩個厚部的厚度大於該薄部的厚度；一閘介電層，設置於該半導體結構上；以及一第一閘極，設置於該閘介電層上，其中該第一閘極的寬度小於或等於該薄部的寬度，且該第一閘極在該基板的一頂面的一法線方向上重疊於該薄部，其中該第一閘極在該基板的該頂面的該法線方向上不重疊於該兩個厚部，其中該兩個厚部的摻雜濃度大於至少部分該薄部的摻雜濃度。
- 如請求項1所述的半導體裝置，其中該半導體結構包括一第一金屬氧化物半導體層及一第二金屬氧化物半導體層，其中該第一金屬氧化物半導體層位於該基板與該第二金屬氧化物半導體層之間，且該第一金屬氧化物半導體層及該第二金屬氧化物半導體層的堆疊部分構成該兩個厚部。
- 如請求項2所述的半導體裝置，其中：該第二金屬氧化物半導體層包括互相分離的一第一島狀結構以及一第二島狀結構，該第一島狀結構與該第一金屬氧化物半導體層堆疊以構成其 中一個厚部，且該第二島狀結構與該第一金屬氧化物半導體層堆疊以構成其中另一個厚部，且該薄部包括該第一金屬氧化物半導體層位於該兩個厚部之間的部分。
- 如請求項2所述的半導體裝置，其中：該第一金屬氧化物半導體層包括互相分離的一第一島狀結構以及一第二島狀結構，該第一島狀結構與該第一金屬氧化物半導體層堆疊以構成其中一個厚部，且該第二島狀結構與該第一金屬氧化物半導體層堆疊以構成其中另一個厚部，該薄部包括該第二金屬氧化物半導體層位於該兩個厚部之間的部分。
- 如請求項1所述的半導體裝置，其中該兩個厚部的等效電阻率小於該薄部的等效電阻率。
- 如請求項1所述的半導體裝置，其中該兩個厚部包括均勻的摻雜濃度。
- 如請求項1所述的半導體裝置，更包括：一源極及一汲極，分別電性連接至該兩個厚部，其中該兩個厚部在該基板的投影面積大於該源極及該汲極與該兩個厚部的接觸面積。
- 如請求項1所述的半導體裝置，更包括：一第二閘極，設置於該基板與該半導體結構之間，其中該第 二閘極的寬度大於該第一閘極的寬度，且小於該薄部的寬度。
- 一種半導體裝置的製造方法，包括：提供一基板；形成一半導體結構於該基板之上，其中該半導體結構包括兩個厚部以及位於該兩個厚部之間的一薄部，該兩個厚部的厚度大於該薄部的厚度；形成一閘介電層於該半導體結構上；形成一第一閘極於該閘介電層上，其中該第一閘極的寬度小於或等於該薄部的寬度，該第一閘極在該基板的一頂面的一法線方向上重疊於該薄部，其中該第一閘極在該基板的該頂面的該法線方向上不重疊於該兩個厚部；以及以該第一閘極為遮罩對該半導體結構進行摻雜製程，以使該兩個厚部的摻雜濃度大於至少部分該薄部的摻雜濃度。
- 如請求項9所述的半導體裝置的製造方法，其中形成該半導體結構於該基板之上的步驟包括：形成一第一金屬氧化物半導體層於該基板之上，其中該第一金屬氧化物半導體層包括互相分離的一第一島狀結構以及一第二島狀結構；以及形成一第二金屬氧化物半導體層於該第一島狀結構以及該第二島狀結構上，其中位於該第一島狀結構以及該第二島狀結構之間的部分該第二金屬氧化物半導體層構成該薄部，該第一島狀結構與覆蓋於 其上的另一部分該第二金屬氧化物半導體層構成其中一個厚部，且該第二島狀結構與覆蓋於其上的又另一部分該第二金屬氧化物半導體層構成其中另一個厚部。
- 如請求項9所述的半導體裝置的製造方法，其中形成該半導體結構於該基板之上的步驟包括：形成一第一金屬氧化物半導體層於該基板之上；以及形成一第二金屬氧化物半導體層於該第一金屬氧化物半導體層上，其中該第二金屬氧化物半導體層包括互相分離的一第一島狀結構以及一第二島狀結構，以暴露出部分該第一金屬氧化物半導體層，其中被該第二金屬氧化物半導體層暴露出的部分該第一金屬氧化物半導體層構成該薄部，該第一島狀結構與被其覆蓋的另一部分該第一金屬氧化物半導體層構成其中一個厚部，且該第二島狀結構與被其覆蓋的又另一部分該第一金屬氧化物半導體層構成其中另一個厚部。
- 如請求項9所述的半導體裝置的製造方法，更包括：在形成該半導體結構於該基板上之前，形成一第二閘極於該基板之上，其中該第二閘極的寬度大於該第一閘極的寬度，且大於該薄部的寬度。
- 如請求項9所述的半導體裝置的製造方法，更包括： 形成分別電性連接至該兩個厚部的一源極及一汲極，其中該兩個厚部在該基板的投影面積大於該源極及該汲極與該兩個厚部的接觸面積。
- 一種半導體裝置，包括：一基板；一半導體結構，設置於該基板之上，該半導體結構包括兩個厚部以及位於該兩個厚部之間的一薄部，其中該兩個厚部的厚度大於該薄部的厚度；一閘介電層，設置於該半導體結構上；以及一第一閘極，設置於該閘介電層上，其中該第一閘極的寬度小於或等於該薄部的寬度，且該第一閘極在該基板的一頂面的一法線方向上重疊於該薄部，其中該兩個厚部的氧濃度小於該薄部的氧濃度。
- 一種半導體裝置，包括：一基板；一半導體結構，設置於該基板之上，該半導體結構包括兩個厚部以及位於該兩個厚部之間的一薄部，其中該兩個厚部的厚度大於該薄部的厚度；一閘介電層，設置於該半導體結構上；以及一第一閘極，設置於該閘介電層上，其中該第一閘極的寬度小於或等於該薄部的寬度，且該第一閘極在該基板的一頂面的一法線方向上重疊於該薄部， 其中該兩個厚部的等效電阻率小於該薄部的等效電阻率。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/993,898 US20230187513A1 (en) | 2021-12-09 | 2022-11-24 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202163287695P | 2021-12-09 | 2021-12-09 | |
| US63/287,695 | 2021-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202324541A TW202324541A (zh) | 2023-06-16 |
| TWI829183B true TWI829183B (zh) | 2024-01-11 |
Family
ID=83782380
Family Applications (27)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111110923A TWI813217B (zh) | 2021-12-09 | 2022-03-23 | 半導體裝置及其製造方法 |
| TW111114109A TWI814340B (zh) | 2021-12-09 | 2022-04-13 | 半導體裝置及其製造方法 |
| TW111114336A TW202230615A (zh) | 2021-12-09 | 2022-04-14 | 半導體元件 |
| TW111114337A TW202230798A (zh) | 2021-12-09 | 2022-04-14 | 半導體元件 |
| TW111114880A TW202324758A (zh) | 2021-12-09 | 2022-04-19 | 半導體裝置及其製造方法 |
| TW111115009A TWI824495B (zh) | 2021-12-09 | 2022-04-20 | 半導體裝置及其製造方法 |
| TW111115197A TWI812181B (zh) | 2021-12-09 | 2022-04-21 | 半導體裝置及其製造方法 |
| TW111116518A TWI804300B (zh) | 2021-12-09 | 2022-04-29 | 薄膜電晶體及其製作方法 |
| TW111116869A TWI799253B (zh) | 2021-12-09 | 2022-05-04 | 半導體裝置及其製造方法 |
| TW111116754A TWI819592B (zh) | 2021-12-09 | 2022-05-04 | 半導體裝置及其製作方法 |
| TW111116874A TWI799254B (zh) | 2021-12-09 | 2022-05-04 | 半導體裝置及其製作方法 |
| TW111117040A TWI806591B (zh) | 2021-12-09 | 2022-05-05 | 主動元件基板 |
| TW111116903A TWI814369B (zh) | 2021-12-09 | 2022-05-05 | 感光元件基板及其製造方法 |
| TW111117041A TWI813276B (zh) | 2021-12-09 | 2022-05-05 | 半導體裝置及其製造方法 |
| TW111117042A TWI804302B (zh) | 2021-12-09 | 2022-05-05 | 半導體裝置及其製造方法 |
| TW111117309A TWI803311B (zh) | 2021-12-09 | 2022-05-09 | 半導體裝置及其製造方法 |
| TW111117305A TWI828142B (zh) | 2021-12-09 | 2022-05-09 | 半導體裝置 |
| TW111118368A TWI805369B (zh) | 2021-12-09 | 2022-05-17 | 半導體裝置及其製造方法 |
| TW111118369A TWI803320B (zh) | 2021-12-09 | 2022-05-17 | 逆變器以及畫素電路 |
| TW111119084A TWI829169B (zh) | 2021-12-09 | 2022-05-23 | 半導體裝置及其製造方法 |
| TW111120041A TWI793027B (zh) | 2021-12-09 | 2022-05-30 | 逆變器 |
| TW111120152A TWI816413B (zh) | 2021-12-09 | 2022-05-31 | 半導體裝置及其製造方法 |
| TW111120547A TWI829183B (zh) | 2021-12-09 | 2022-06-02 | 半導體裝置及其製造方法 |
| TW111122489A TWI798110B (zh) | 2021-12-09 | 2022-06-16 | 主動元件基板、電容裝置以及主動元件基板的製造方法 |
| TW111122796A TWI822129B (zh) | 2021-12-09 | 2022-06-20 | 半導體裝置及其製造方法 |
| TW111126381A TWI813378B (zh) | 2021-12-09 | 2022-07-14 | 記憶體裝置、記憶體電路及記憶體電路的製造方法 |
| TW111142545A TWI814636B (zh) | 2021-12-09 | 2022-11-08 | 主動元件基板 |
Family Applications Before (22)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111110923A TWI813217B (zh) | 2021-12-09 | 2022-03-23 | 半導體裝置及其製造方法 |
| TW111114109A TWI814340B (zh) | 2021-12-09 | 2022-04-13 | 半導體裝置及其製造方法 |
| TW111114336A TW202230615A (zh) | 2021-12-09 | 2022-04-14 | 半導體元件 |
| TW111114337A TW202230798A (zh) | 2021-12-09 | 2022-04-14 | 半導體元件 |
| TW111114880A TW202324758A (zh) | 2021-12-09 | 2022-04-19 | 半導體裝置及其製造方法 |
| TW111115009A TWI824495B (zh) | 2021-12-09 | 2022-04-20 | 半導體裝置及其製造方法 |
| TW111115197A TWI812181B (zh) | 2021-12-09 | 2022-04-21 | 半導體裝置及其製造方法 |
| TW111116518A TWI804300B (zh) | 2021-12-09 | 2022-04-29 | 薄膜電晶體及其製作方法 |
| TW111116869A TWI799253B (zh) | 2021-12-09 | 2022-05-04 | 半導體裝置及其製造方法 |
| TW111116754A TWI819592B (zh) | 2021-12-09 | 2022-05-04 | 半導體裝置及其製作方法 |
| TW111116874A TWI799254B (zh) | 2021-12-09 | 2022-05-04 | 半導體裝置及其製作方法 |
| TW111117040A TWI806591B (zh) | 2021-12-09 | 2022-05-05 | 主動元件基板 |
| TW111116903A TWI814369B (zh) | 2021-12-09 | 2022-05-05 | 感光元件基板及其製造方法 |
| TW111117041A TWI813276B (zh) | 2021-12-09 | 2022-05-05 | 半導體裝置及其製造方法 |
| TW111117042A TWI804302B (zh) | 2021-12-09 | 2022-05-05 | 半導體裝置及其製造方法 |
| TW111117309A TWI803311B (zh) | 2021-12-09 | 2022-05-09 | 半導體裝置及其製造方法 |
| TW111117305A TWI828142B (zh) | 2021-12-09 | 2022-05-09 | 半導體裝置 |
| TW111118368A TWI805369B (zh) | 2021-12-09 | 2022-05-17 | 半導體裝置及其製造方法 |
| TW111118369A TWI803320B (zh) | 2021-12-09 | 2022-05-17 | 逆變器以及畫素電路 |
| TW111119084A TWI829169B (zh) | 2021-12-09 | 2022-05-23 | 半導體裝置及其製造方法 |
| TW111120041A TWI793027B (zh) | 2021-12-09 | 2022-05-30 | 逆變器 |
| TW111120152A TWI816413B (zh) | 2021-12-09 | 2022-05-31 | 半導體裝置及其製造方法 |
Family Applications After (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111122489A TWI798110B (zh) | 2021-12-09 | 2022-06-16 | 主動元件基板、電容裝置以及主動元件基板的製造方法 |
| TW111122796A TWI822129B (zh) | 2021-12-09 | 2022-06-20 | 半導體裝置及其製造方法 |
| TW111126381A TWI813378B (zh) | 2021-12-09 | 2022-07-14 | 記憶體裝置、記憶體電路及記憶體電路的製造方法 |
| TW111142545A TWI814636B (zh) | 2021-12-09 | 2022-11-08 | 主動元件基板 |
Country Status (1)
| Country | Link |
|---|---|
| TW (27) | TWI813217B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
| US20160155844A1 (en) * | 2013-10-14 | 2016-06-02 | Institute of Microelectronics, Chinese Academy of Sciences | Asymmetric ultrathin soi mos transistor structure and method of manufacturing same |
Family Cites Families (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076352A (ja) * | 2000-08-31 | 2002-03-15 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| JP4802364B2 (ja) * | 2000-12-07 | 2011-10-26 | ソニー株式会社 | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法 |
| US6724012B2 (en) * | 2000-12-14 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Display matrix with pixels having sensor and light emitting portions |
| TW595005B (en) * | 2003-08-04 | 2004-06-21 | Au Optronics Corp | Thin film transistor and pixel structure with the same |
| KR100719366B1 (ko) * | 2005-06-15 | 2007-05-17 | 삼성전자주식회사 | 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법 |
| JP4220509B2 (ja) * | 2005-09-06 | 2009-02-04 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP5337380B2 (ja) * | 2007-01-26 | 2013-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| JP5294651B2 (ja) * | 2007-05-18 | 2013-09-18 | キヤノン株式会社 | インバータの作製方法及びインバータ |
| JP5480554B2 (ja) * | 2008-08-08 | 2014-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8202773B2 (en) * | 2008-08-29 | 2012-06-19 | Texas Instruments Incorporated | Engineered oxygen profile in metal gate electrode and nitrided high-k gate dielectrics structure for high performance PMOS devices |
| KR101529575B1 (ko) * | 2008-09-10 | 2015-06-29 | 삼성전자주식회사 | 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법 |
| KR101623224B1 (ko) * | 2008-09-12 | 2016-05-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제조 방법 |
| EP2172977A1 (en) * | 2008-10-03 | 2010-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR101016266B1 (ko) * | 2008-11-13 | 2011-02-25 | 한국과학기술원 | 투명 전자소자용 투명 메모리. |
| US8367486B2 (en) * | 2009-02-05 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the transistor |
| EP3236504A1 (en) * | 2009-06-30 | 2017-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR20180112107A (ko) * | 2009-07-18 | 2018-10-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치 제조 방법 |
| WO2011046048A1 (en) * | 2009-10-16 | 2011-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5727204B2 (ja) * | 2009-12-11 | 2015-06-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8842229B2 (en) * | 2010-04-16 | 2014-09-23 | Sharp Kabushiki Kaisha | Thin film transistor substrate, method for producing same, and display device |
| TWI434409B (zh) * | 2010-08-04 | 2014-04-11 | Au Optronics Corp | 有機電激發光顯示單元及其製造方法 |
| SG11201504734VA (en) * | 2011-06-17 | 2015-07-30 | Semiconductor Energy Lab | Semiconductor device and method for manufacturing the same |
| US8952377B2 (en) * | 2011-07-08 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8952379B2 (en) * | 2011-09-16 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20130053053A (ko) * | 2011-11-14 | 2013-05-23 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법 |
| KR101881895B1 (ko) * | 2011-11-30 | 2018-07-26 | 삼성디스플레이 주식회사 | 박막트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법 |
| TWI478353B (zh) * | 2011-12-14 | 2015-03-21 | E Ink Holdings Inc | 薄膜電晶體及其製造方法 |
| US8796683B2 (en) * | 2011-12-23 | 2014-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101884738B1 (ko) * | 2011-12-23 | 2018-08-31 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법 |
| US9006733B2 (en) * | 2012-01-26 | 2015-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing thereof |
| TWI498220B (zh) * | 2012-10-31 | 2015-09-01 | Au Optronics Corp | 顯示面板及其製造方法 |
| GB2511541B (en) * | 2013-03-06 | 2015-01-28 | Toshiba Res Europ Ltd | Field effect transistor device |
| TWI690085B (zh) * | 2013-05-16 | 2020-04-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| US9806198B2 (en) * | 2013-06-05 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR102281300B1 (ko) * | 2013-09-11 | 2021-07-26 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치 |
| TWI535034B (zh) * | 2014-01-29 | 2016-05-21 | 友達光電股份有限公司 | 畫素結構及其製作方法 |
| US9929279B2 (en) * | 2014-02-05 | 2018-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2016076168A1 (ja) * | 2014-11-11 | 2016-05-19 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US9859391B2 (en) * | 2015-10-27 | 2018-01-02 | Nlt Technologies, Ltd. | Thin film transistor, display device, and method for manufacturing thin film transistor |
| TWI579974B (zh) * | 2015-12-25 | 2017-04-21 | 國立交通大學 | 一種具有非晶態金屬氧化物之組成物的電阻式記憶體、電阻式記憶體單元及薄膜電晶體 |
| WO2017163146A1 (en) * | 2016-03-22 | 2017-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| TWI606283B (zh) * | 2016-04-08 | 2017-11-21 | 群創光電股份有限公司 | 顯示裝置 |
| US10468434B2 (en) * | 2016-04-08 | 2019-11-05 | Innolux Corporation | Hybrid thin film transistor structure, display device, and method of making the same |
| CN106098784A (zh) * | 2016-06-13 | 2016-11-09 | 武汉华星光电技术有限公司 | 共平面型双栅电极氧化物薄膜晶体管及其制备方法 |
| CN108022937B (zh) * | 2016-10-31 | 2021-10-01 | 乐金显示有限公司 | 具有双层氧化物半导体的薄膜晶体管基板 |
| WO2018211724A1 (ja) * | 2017-05-16 | 2018-11-22 | 住友電気工業株式会社 | 酸化物焼結体およびその製造方法、スパッタターゲット、酸化物半導体膜、ならびに半導体デバイスの製造方法 |
| KR102439133B1 (ko) * | 2017-09-05 | 2022-09-02 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치의 제조 방법 |
| KR20190062695A (ko) * | 2017-11-29 | 2019-06-07 | 엘지디스플레이 주식회사 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
| KR102482856B1 (ko) * | 2017-12-15 | 2022-12-28 | 엘지디스플레이 주식회사 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
| CN108538789A (zh) * | 2018-03-30 | 2018-09-14 | 武汉华星光电技术有限公司 | Cmos晶体管的制备方法、阵列基板的制备方法 |
| TWI703735B (zh) * | 2018-06-26 | 2020-09-01 | 鴻海精密工業股份有限公司 | 半導體基板、陣列基板、逆變器電路及開關電路 |
| TWI666767B (zh) * | 2018-08-31 | 2019-07-21 | 友達光電股份有限公司 | 主動元件基板 |
| JP6799123B2 (ja) * | 2018-09-19 | 2020-12-09 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
| TWI685696B (zh) * | 2018-10-01 | 2020-02-21 | 友達光電股份有限公司 | 主動元件基板及其製造方法 |
| KR102546780B1 (ko) * | 2018-12-28 | 2023-06-21 | 엘지디스플레이 주식회사 | 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 |
| KR20200093718A (ko) * | 2019-01-28 | 2020-08-06 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법 |
| US11183111B2 (en) * | 2019-01-29 | 2021-11-23 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Pixel unit and method for manufacturing the same, and double-sided OLED display device |
| WO2020186428A1 (zh) * | 2019-03-18 | 2020-09-24 | 京东方科技集团股份有限公司 | 显示面板及其制作方法 |
| KR20210000605A (ko) * | 2019-06-25 | 2021-01-05 | 엘지디스플레이 주식회사 | 센서를 포함하는 표시장치 |
| US11594533B2 (en) * | 2019-06-27 | 2023-02-28 | Intel Corporation | Stacked trigate transistors with dielectric isolation between first and second semiconductor fins |
| TWI712844B (zh) * | 2019-07-03 | 2020-12-11 | 友達光電股份有限公司 | 元件基板及其製造方法 |
| TWI726348B (zh) * | 2019-07-03 | 2021-05-01 | 友達光電股份有限公司 | 半導體基板 |
| TWI715344B (zh) * | 2019-12-10 | 2021-01-01 | 友達光電股份有限公司 | 主動元件基板及其製造方法 |
| KR20210085942A (ko) * | 2019-12-31 | 2021-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 이를 포함하는 표시장치 |
| US11631671B2 (en) * | 2019-12-31 | 2023-04-18 | Tokyo Electron Limited | 3D complementary metal oxide semiconductor (CMOS) device and method of forming the same |
| US11663455B2 (en) * | 2020-02-12 | 2023-05-30 | Ememory Technology Inc. | Resistive random-access memory cell and associated cell array structure |
| US11410999B2 (en) * | 2020-02-21 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Boundary design for high-voltage integration on HKMG technology |
| KR20210117389A (ko) * | 2020-03-18 | 2021-09-29 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조 방법 |
| KR20210142046A (ko) * | 2020-05-15 | 2021-11-24 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조 방법 |
| CN113257841B (zh) * | 2021-07-19 | 2021-11-16 | 深圳市柔宇科技股份有限公司 | Tft基板及其制备方法、显示器以及电子设备 |
-
2022
- 2022-03-23 TW TW111110923A patent/TWI813217B/zh active
- 2022-04-13 TW TW111114109A patent/TWI814340B/zh active
- 2022-04-14 TW TW111114336A patent/TW202230615A/zh unknown
- 2022-04-14 TW TW111114337A patent/TW202230798A/zh unknown
- 2022-04-19 TW TW111114880A patent/TW202324758A/zh unknown
- 2022-04-20 TW TW111115009A patent/TWI824495B/zh active
- 2022-04-21 TW TW111115197A patent/TWI812181B/zh active
- 2022-04-29 TW TW111116518A patent/TWI804300B/zh active
- 2022-05-04 TW TW111116869A patent/TWI799253B/zh active
- 2022-05-04 TW TW111116754A patent/TWI819592B/zh active
- 2022-05-04 TW TW111116874A patent/TWI799254B/zh active
- 2022-05-05 TW TW111117040A patent/TWI806591B/zh active
- 2022-05-05 TW TW111116903A patent/TWI814369B/zh active
- 2022-05-05 TW TW111117041A patent/TWI813276B/zh active
- 2022-05-05 TW TW111117042A patent/TWI804302B/zh active
- 2022-05-09 TW TW111117309A patent/TWI803311B/zh active
- 2022-05-09 TW TW111117305A patent/TWI828142B/zh active
- 2022-05-17 TW TW111118368A patent/TWI805369B/zh active
- 2022-05-17 TW TW111118369A patent/TWI803320B/zh active
- 2022-05-23 TW TW111119084A patent/TWI829169B/zh active
- 2022-05-30 TW TW111120041A patent/TWI793027B/zh active
- 2022-05-31 TW TW111120152A patent/TWI816413B/zh active
- 2022-06-02 TW TW111120547A patent/TWI829183B/zh active
- 2022-06-16 TW TW111122489A patent/TWI798110B/zh active
- 2022-06-20 TW TW111122796A patent/TWI822129B/zh active
- 2022-07-14 TW TW111126381A patent/TWI813378B/zh active
- 2022-11-08 TW TW111142545A patent/TWI814636B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
| US20160155844A1 (en) * | 2013-10-14 | 2016-06-02 | Institute of Microelectronics, Chinese Academy of Sciences | Asymmetric ultrathin soi mos transistor structure and method of manufacturing same |
Also Published As
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7800177B2 (en) | Thin film transistor plate and method of fabricating the same | |
| CN107658345B (zh) | 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置 | |
| KR20220151580A (ko) | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 | |
| CN111682034A (zh) | 阵列基板及其制备方法、显示装置 | |
| US10985281B2 (en) | Transistor, thin film transistor array panel, and related manufacturing method | |
| TWI829183B (zh) | 半導體裝置及其製造方法 | |
| US20230187513A1 (en) | Semiconductor device and manufacturing method thereof | |
| CN115394787A (zh) | 阵列基板及显示面板 | |
| CN112103245B (zh) | 阵列基板的制造方法、阵列基板及显示面板 | |
| CN114937701A (zh) | 阵列基板及其制作方法、显示面板 | |
| US20230187484A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20230187485A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20230187556A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20230187554A1 (en) | Active device substrate, capacitive device, and manufacturing method of active device substrate | |
| US20230187555A1 (en) | Semiconductor device and manufacturing method thereof | |
| TWI824928B (zh) | 薄膜電晶體及其製造方法 | |
| US20240136420A1 (en) | Thin film transistor | |
| WO2022133640A1 (zh) | 显示基板及其制作方法、显示装置 | |
| TWI839912B (zh) | 薄膜電晶體 | |
| US20240136360A1 (en) | Array substrate, manufacturing method thereof, and display panel | |
| WO2022193063A1 (zh) | 一种薄膜晶体管、显示基板及其制作方法和显示装置 | |
| US20230014890A1 (en) | Active device substrate | |
| CN115064561A (zh) | 半导体装置及其制造方法 | |
| CN115763481A (zh) | 主动元件基板 | |
| CN117476730A (zh) | 显示面板及其制备方法 |