TW202324737A

TW202324737A - 主動元件基板及其製造方法

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Publication number: TW202324737A
Application number: TW111115389A
Authority: TW
Inventors: 范揚順; 黃震鑠
Original assignee: 友達光電股份有限公司
Priority date: 2021-12-09
Filing date: 2022-04-22
Publication date: 2023-06-16
Also published as: TWI829183B; TW202324761A; TWI799254B; TW202324768A; TW202324608A; TWI804302B; TWI814340B; TW202230615A; TW202324743A; TWI813217B; TWI828142B; TW202324764A; TWI816413B; TW202341448A; TW202324536A; TWI822129B; TW202324762A; TWI798110B; TW202324339A; TW202324766A

Abstract

一種主動元件基板，包括基板、第一半導體元件以及第二半導體元件。第一半導體元件以及第二半導體元件設置於基板之上。第一半導體元件包括第一閘極、第一半導體層、第一源極以及第一汲極。第一閘極與第一半導體層之間夾有閘介電結構。閘介電結構包括閘介電層的一部分與鐵電材料層的一部分的堆疊。第二半導體元件電性連接至第一半導體元件，且包括第二閘極、第二半導體層、第二源極以及第二汲極。第二閘極與第二半導體層之間夾有鐵電材料層的另一部分。

Description

主動元件基板及其製造方法

本發明是有關於一種主動元件基板及其製造方法。

由於包含金屬氧化物半導體的薄膜電晶體易受到環境中的氧氣、氫氣和水的影響，使其在長時間使用之後，容易出現性能衰退，影響薄膜電晶體的電性。舉例來說，在包含薄膜電晶體陣列的顯示裝置中，若部分的薄膜電晶體的金屬氧化物半導體出現性能衰退，容易使顯示裝置所顯示的畫面產生不均勻(Mura)的問題。一般來説，為了減少這種不均勻的問題，會將畫素電路連接至外部晶片，並透過外部補償記憶體儲存大量的電流資訊。前述電流資訊經演算法演算以得到補償電流或電壓，再將補償電流或電壓回饋至畫素電路中。然而，外部晶片的電路設計複雜，且成本高。

本發明提供一種主動元件基板，能節省外部記憶體的生產成本。

本發明提供一種主動元件基板製造方法，能節省外部記憶體的生產成本。

本發明的至少一實施例提供一種主動元件基板。主動元件基板包括基板、第一半導體元件以及第二半導體元件。第一半導體元件以及第二半導體元件設置於基板之上。第一半導體元件包括第一閘極、第一半導體層、第一源極以及第一汲極。第一閘極與第一半導體層之間夾有閘介電結構。閘介電結構包括閘介電層的一部分與鐵電材料層的一部分的堆疊。第一源極以及第一汲極電性連接至第一半導體層。第二半導體元件電性連接至第一半導體元件，且包括第二閘極、第二半導體層、第二源極以及第二汲極。第二閘極與第二半導體層之間夾有鐵電材料層的另一部分。第二源極以及第二汲極電性連接至第二半導體層。

本發明的至少一實施例提供一種主動元件基板的製造方法，包括：形成第一半導體層以及第二半導體層於基板之上；形成閘介電層於第一半導體層上；形成鐵電材料層於閘介電層以及第二半導體層上；形成第一閘極以及第二閘極於鐵電材料層上，其中閘介電層位於第一閘極與第一半導體層之間，且鐵電材料層位於第一閘極與第一半導體層之間以及第二閘極與第二半導體層之間；形成電性連接至第一半導體層的第一源極以及第一汲極；形成電性連接至第二半導體層第二源極以及第二汲極。

圖1是依照本發明的一實施例的一種主動元件基板的剖面示意圖。

請參考圖1，主動元件基板10包括基板100、第一半導體元件T1以及第二半導體元件T2。在本實施例中，主動元件基板10還包括第三半導體元件T3以及緩衝層102。在一些實施例中，第二半導體元件T2透過圖式中未繪示的導電構件而電性連接至第一半導體元件T1。在一些實施例中，第二半導體元件T2透過圖式中未繪示的導電構件而電性連接至第三半導體元件T3。在一些實施例中，第三半導體元件T3透過圖式中未繪示的導電構件而電性連接至第一半導體元件T1。

基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。若使用導電材料或金屬時，則在第一基板100上覆蓋一層絕緣層（未繪示），以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚二甲酸乙二醇酯（polyethylene naphthalate, PEN）、聚酯（polyester, PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate, PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺(polyimide, PI）或金屬軟板（Metal Foil）或其他可撓性材質。緩衝層102位於基板100上，緩衝層102的材質可以包括氮化矽、氧化矽、氮氧化矽或其他合適的材料或上述材料的堆疊層，但本發明不以此為限。

第一半導體元件T1、第二半導體元件T2以及第三半導體元件T3設置於基板100以及緩衝層102之上。第一半導體元件T1包括第一閘極G1、第一半導體層112、第一源極S1以及第一汲極D1。第二半導體元件T2包括第二閘極G2、第二半導體層114、第二源極S2以及第二汲極D2。第三半導體元件T3包括第三閘極G3、第三半導體層116、第三源極S3以及第三汲極D3。

第一半導體層112、第二半導體層114以及第三半導體層116設置於基板100與緩衝層102上。第一半導體層112包括第一源極區112a、第一汲極區112c及位於第一源極區112a與第一汲極區112c之間的第一通道區112b。第二半導體層114包括第二源極區114a、第二汲極區114c及位於第二源極區114a與第二汲極區114c之間的第二通道區114b。第三半導體層116包括第三源極區116a、第三汲極區116c及位於第三源極區116a與第三汲極區116c之間的第三通道區116b。

第一閘極G1在基板100的頂面的法線方向ND上重疊於第一半導體層112的第一通道區112b，且第一閘極G1與第一半導體層112之間夾有閘介電結構GI。閘介電結構包括閘介電層120的一部分與鐵電材料層140的一部分的堆疊。閘介電層120覆蓋第一半導體層112的上表面與側壁，且鐵電材料層140位於閘介電層120的上表面。

第二閘極G2在基板100的頂面的法線方向ND上重疊於第二半導體層114的第二通道區114b，且第二閘極G2與第二半導體層114之間夾有鐵電材料層140的另一部分。閘介電層120覆蓋第二半導體層116的側壁，且鐵電材料層140接觸第二半導體層114的上表面。在一些實施例中，鐵電材料層140自第一閘極G1與閘介電層120之間連續地延伸至第二閘極G2以及第二半導體層114之間。

第三閘極G3在基板100的頂面的法線方向ND上重疊於第三半導體層116的第三通道區116b，且第三閘極G3與第三半導體層116之間夾有閘介電層120的另一部分。閘介電層120覆蓋第三半導體層116的上表面與側壁。

在一些實施例中，第一閘極G1與第一半導體層112之間的距離大於第二閘極G2與第二半導體層114之間的距離以及第三閘極G3與第三半導體層116之間的距離。

在一實施例中，第一半導體層112、第二半導體層114以及第三半導體層116的材料包括單晶矽、多晶矽、微晶矽、有機半導體材料、金屬氧化物半導體材料（例如：氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物）或其他合適的材料。在一些實施例中，第一半導體層112、第二半導體層114以及第三半導體層116包括成分相同或不同的材料。在一些實施例中，第一半導體層112、第二半導體層114以及第三半導體層116包括相同或不同的厚度。

在一實施例中，第一閘極G1、第二閘極G2以及第三閘極G3的材料可包括金屬，例如鉻（Cr）、金（Au）、銀（Ag）、銅（Cu）、錫（Sn）、鉛（Pb）、鉿（Hf）、鎢（W）、鉬（Mo）、釹（Nd）、鈦（Ti）、鉭（Ta）、鋁（Al）、鋅（Zn）或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一閘極G1、第二閘極G2以及第三閘極G3也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。在一些實施例中，第一閘極G1、第二閘極G2以及第三閘極G3包括成分相同或不同的材料。在一些實施例中，第一閘極G1、第二閘極G2以及第三閘極G3包括相同或不同的厚度。

在一些實施例中，閘介電層120的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。在一些實施例中，閘介電層120的厚度為50奈米至100奈米。

在一些實施例中，鐵電材料層140的材料包括Ni _xMg _yZn _0.98-yO或Hf _zZr _1-zO ₂，其中x為0.01至0.05，y為0.05至0.15，z為0.4至0.6。在一些實施例中，鐵電材料層140的厚度為5奈米至50奈米。

層間介電層150設置於第一閘極G1、第二閘極G2、第三閘極G3、鐵電材料層140以及閘介電層120之上，且覆蓋第一閘極G1、第二閘極G2、第三閘極G3、鐵電材料層140以及閘介電層120。層間介電層150的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。

層間介電層150、鐵電材料層140以及閘介電層120中的開口O1、O2分別重疊於第一源極區112a及第一汲極區112c。第一源極S1與第一汲極D1位於層間介電層150上，且分別填入開口O1、O2以電性連接至第一半導體層112的第一源極區112a及第一汲極區112c。

層間介電層150、鐵電材料層140以及閘介電層120中的開口O3、O4分別重疊於第二源極區114a及第二汲極區114c。第二源極S2與第二汲極D2位於層間介電層150上，且分別填入開口O3、O4以電性連接至第二半導體層114的第二源極區114a及第二汲極區114c。

需注意的是，雖然在圖1中，鐵電材料層140被第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2分隔成多個區塊，但鐵電材料層140實際上為連續的結構。換句話說，鐵電材料層140環繞第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2，且第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2穿過鐵電材料層140。

層間介電層150以及閘介電層120中的開口O5、O6分別重疊於第三源極區116a及第三汲極區116c。第三源極S3與第三汲極D3位於層間介電層150上，且分別填入開口O5、O6以電性連接至第三半導體層116的第三源極區116a及第三汲極區116c。

在一實施例中，第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3與第三汲極D3的材料可包括金屬，例如鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3與第三汲極D3也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。在一些實施例中，第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3與第三汲極D3包括成分相同或不同的材料。在一些實施例中，第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3與第三汲極D3包括相同或不同的厚度。

基於上述，第一半導體元件T1的第一閘極G1與第一半導體層112之間的閘介電結構GI包括閘介電層120與鐵電材料層140，因此，可以藉由負電容效應（negative capacitor effect）讓第一半導體元件T1的次臨界擺幅（sub-threshold swing）小於60mV/dec，且使得第一閘極G1與第一半導體層112之間的鐵電材料層140的遲滯效應減小。此外，由於第二半導體元件T2的第二閘極G2與第二半導體層116之間夾有鐵電材料層140，因此，第二半導體元件T2除了可以作為驅動元件以外，還具有儲存電流資訊或電壓資訊的功能。最後，第三半導體元件T3的第一閘極G1與第一半導體層112之間夾有閘介電層120，可以提供穩定的正向或反向電流。

圖2A至圖2F是圖1的主動元件基板10的製造方法的剖面示意圖。

請參考圖2A，形成第一半導體層112’、第二半導體層114’以及第三半導體層116’於基板100之上。在本實施例中，第一半導體層112’、第二半導體層114’以及第三半導體層116’形成於緩衝層102上。在一些實施例中，形成第一半導體層112’、第二半導體層114’以及第三半導體層116’的方法包括以下步驟：首先，在基板110及緩衝層102上形成毯覆的半導體材料層（未繪示）；接著，利用微影製程，在半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對半導體材料層進行濕式或乾式蝕刻製程，以形成第一半導體層112’、第二半導體層114’以及第三半導體層116’；之後，移除圖案化光阻。換句話說，第一半導體層112’、第二半導體層114’以及第三半導體層116’例如為同時形成。

請參考圖2B，形成閘介電層120於第一半導體層112’以及第三半導體層116’上。在一些實施例中，形成閘介電層120的方法包括以下步驟：首先，在第一半導體層112’、第二半導體層114’、第三半導體層116’以及緩衝層102上形成毯覆的介電材料層（未繪示）；接著，利用微影製程，在介電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對介電材料層進行濕式或乾式蝕刻製程，以形成包括開口OP的閘介電層120，其中開口OP暴露出第二半導體層114’；之後，移除圖案化光阻。在一些實施例中，開口OP的長度小於第二半導體層114’的長度，且閘介電層120覆蓋第二半導體層114’的側壁以及部分表面。在一些實施例中，開口OP的長度大於第二半導體層114’的長度，且閘介電層120不接觸第二半導體層114’。在一些實施例中，閘介電層120的材料可為不含氫的氧化物，藉此避免閘介電層120中的氫原子在製程中擴散至第一半導體層112’、第二半導體層114’以及第三半導體層116’中。

請參考圖2C，形成鐵電材料層140於閘介電層120以及第二半導體層114’上。鐵電材料層140填入閘介電層120的開口OP中以接觸第二半導體層114’。在一些實施例中，形成鐵電材料層140的方法包括以下步驟：首先，在閘介電層120以及第二半導體層114’上形成毯覆的鐵電材料層（未繪示）；接著，利用微影製程，在鐵電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對鐵電材料層進行濕式或乾式蝕刻製程，以形成不重疊於第三半導體層116’的鐵電材料層140；之後，移除圖案化光阻。

請參考圖2D，形成第一閘極G1以及第二閘極G2於鐵電材料層140上，且形成第三閘極G3於閘介電層120上。閘介電層120位於第一閘極G1與第一半導體層112之間以及第三閘極G3與第三半導體層116之間，鐵電材料層140位於第一閘極G1與第一半導體層112之間以及第二閘極G2與第二半導體層114之間。在一些實施例中，形成第一閘極G1、第二閘極G2以及第三閘極G3的方法包括以下步驟：首先，在閘介電層120以及鐵電材料層140上形成毯覆的導電材料層（未繪示）；接著，利用微影製程，在導電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對導電材料層進行濕式或乾式蝕刻製程，以形成第一閘極G1、第二閘極G2以及第三閘極G3；之後，移除圖案化光阻。換句話說，第一閘極G1、第二閘極G2以及第三閘極G3例如為同時形成。

接著，以第一閘極G1、第二閘極G2以及第三閘極G3為遮罩，對第一半導體層112’、第二半導體層114’以及第三半導體層116’進行摻雜製程P，以形成包括第一源極區112a、第一通道區112b與第一汲極區112c的第一半導體層112、包括第二源極區114a、第二通道區114b與第二汲極區114c的第二半導體層114’以及包括第三源極區116a、第三通道區116b與第三汲極區116c的第三半導體層116。在一些實施例中，摻雜製程P包括氫電漿製程或離子植入製程。

請參考圖2E，形成層間介電層150於閘介電層120以及鐵電材料層140之上。在一些實施例中，層間介電層150為不含氫的絕緣層，藉此避免層間介電層150中的氫原子擴散至第一半導體層112、第二半導體層114以及第三半導體層116，但本發明不以此為限。在一些實施例中，層間介電層150中含有氫原子，因此，可以藉由熱處理使氫原子擴散至第一半導體層112、第二半導體層114以及第三半導體層116中，以調整第一半導體層112、第二半導體層114以及第三半導體層116的電阻率。在一些實施例中，當使用層間介電層150中的氫原子進行第一半導體層112、第二半導體層114以及第三半導體層116的摻雜時，可以省略圖2D的摻雜製程P。

請參考圖2F，形成開口O1、O2、O3、O4、O5、O6，方法包括以下步驟：首先，利用微影製程，在層間介電層150上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來進行濕式或乾式蝕刻製程，以於層間介電層150、鐵電材料層140以及閘介電層120中形成開口O1、O2、O3、O4、O5、O6；之後，移除圖案化光阻。

開口O1、O2貫穿層間介電層150、鐵電材料層140以及閘介電層120，以分別暴露出第一半導體層112的第一源極區112a與第一汲極區112c。開口O3、O4貫穿層間介電層150、鐵電材料層140以及閘介電層120，以分別暴露出第二半導體層114的第二源極區114a與第二汲極區114c。開口O5、O6貫穿層間介電層150以及閘介電層120，以分別暴露出第三半導體層116的第三源極區116a與第三汲極區116c。

最後請回到圖1，形成第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3於層間介電層150上。第一源極S1以及第一汲極D1分別填入開口O1、O2。第二源極S2以及第二汲極D2分別填入開口O3、O4。第三源極S3以及第三汲極D3分別填入開口O5、O6。在一些實施例中，形成第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3的方法包括以下步驟：首先，在層間介電層150上形成毯覆的導電材料層（未繪示）；接著，利用微影製程，在導電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對導電材料層進行濕式或乾式蝕刻製程，以形成第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3；之後，移除圖案化光阻。換句話說，第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3例如為同時形成。

經過上述製程後可大致上完成主動元件基板10的製作。

圖3是依照本發明的一實施例的一種主動元件基板20的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖3的主動元件基板20與圖1的主動元件基板10的主要差異在於：主動元件基板20的閘介電層120對齊第一通道區112b以及第三通道區116b，且鐵電材料層140對齊第一通道區112b以及第二通道區114b。

請參考圖3，閘介電層120包括第一閘介電圖案122以及第二閘介電圖案124，其中第一閘介電圖案122以及第二閘介電圖案124彼此分離。鐵電材料層140包括第一鐵電材料圖案142以及第二鐵電材料圖案144，其中第一鐵電材料圖案142以及第二鐵電材料圖案144彼此分離。

第一閘介電圖案122以及第一鐵電材料圖案142在基板100的頂面的法線方向ND上重疊於第一閘極G1以及第一通道區112b，且第一閘介電圖案122以及第一鐵電材料圖案142位於第一閘極G1以及第一通道區112b之間，並構成閘介電結構GI。第一閘介電圖案122的側壁以及第一鐵電材料圖案142的側壁對齊於第一閘極G1的側壁。

第二鐵電材料圖案144在基板100的頂面的法線方向ND上重疊於第二閘極G2以及第二通道區114b，且第二鐵電材料圖案144位於第二閘極G2以及第二通道區114b之間。第二鐵電材料圖案144的側壁對齊於第二閘極G2的側壁。

第二閘介電圖案124在基板100的頂面的法線方向ND上重疊於第三閘極G3以及第三通道區116b，且第二閘介電圖案124位於第三閘極G3以及第三通道區116b之間。第二閘介電圖案124的側壁對齊於第三閘極G3的側壁。

在本實施例中，閘介電層120以及鐵電材料層140不重疊於第一源極區112a、第一汲極區112c、第二源極區114a、第二汲極區114c、第三源極區116a以及第三汲極區116c，因此，可以避免閘介電層120以及鐵電材料層140影響第一源極區112a、第一汲極區112c、第二源極區114a、第二汲極區114c、第三源極區116a以及第三汲極區116c的摻雜濃度，也可以避免摻雜製程對閘介電層120以及鐵電材料層140造成的負面影響。

圖4A至圖4D是圖3的主動元件基板的製造方法的剖面示意圖。

請參考圖4A，接續圖2C的步驟，形成第一閘極G1以及第二閘極G2於鐵電材料層140上，且形成第三閘極G3於閘介電層120上。接著以第一閘極G1、第二閘極G2以及第三閘極G3為遮罩，圖案化閘介電層120以及鐵電材料層140，以形成第一閘介電圖案122、第二閘介電圖案124、第一鐵電材料圖案142以及第二鐵電材料圖案144。

接著請參考圖4B，以第一閘極G1、第二閘極G2以及第三閘極G3為遮罩，對第一半導體層112’、第二半導體層114’以及第三半導體層116’進行摻雜製程P，以形成包括第一源極區112a、第一通道區112b與第一汲極區112c的第一半導體層112、包括第二源極區114a、第二通道區114b與第二汲極區114c的第二半導體層114’以及包括第三源極區116a、第三通道區116b與第三汲極區116c的第三半導體層116。在一些實施例中，摻雜製程P包括氫電漿製程或離子植入製程。

請參考圖4C，形成層間介電層150於閘介電層120以及鐵電材料層140之上。層間介電層150接觸第一源極區112a、第一汲極區112c、第二源極區114a、第二汲極區114c、第三源極區116a以及第三汲極區116c。在一些實施例中，層間介電層150中含有氫原子，因此，可以藉由熱處理使氫原子擴散至第一半導體層112、第二半導體層114以及第三半導體層116中，以調整第一半導體層112、第二半導體層114以及第三半導體層116的電阻率。在一些實施例中，藉由層間介電層150中的氫原子進行摻雜製程，因此可以省略圖4B的摻雜製程P。

請參考圖4D，形成開口O1、O2、O3、O4、O5、O6於層間介電層150中。

最後請回到圖3，形成第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3於層間介電層150上。第一源極S1以及第一汲極D1分別填入開口O1、O2，以電性連接至第一半導體層112的第一源極區112a與第一汲極區112c。第二源極S2以及第二汲極D2分別填入開口O3、O4，以電性連接至第二半導體層114的第二源極區114a與第二汲極區114c。第三源極S3以及第三汲極D3分別填入開口O5、O6，以電性連接至第三半導體層116的第三源極區116a與第三汲極區116c。

經過上述製程後可大致上完成主動元件基板20的製作。

圖5是依照本發明的一實施例的一種畫素電路PX的等效電路示意圖。圖5的畫素電路PX例如是前述任一實施例中的主動元件基板上的畫素電路PX。

請參考圖5，畫素電路PX包括第一半導體元件T1、第二半導體元件T2、第三半導體元件T3、儲存電容Cst及發光元件EL。

第一半導體元件T1可作為開關電晶體使用。第一半導體元件T1的第一閘極電性連接於電壓V _S1(例如為掃描線電壓)，第一半導體元件T1的第一汲極（或第一源極）電性連接於電壓V _data(例如為資料線電壓)，第一半導體元件T1的第一源極（或第一汲極）電性連接於第一節點a。

第二半導體元件T2具有驅動電晶體以及記憶體的功能。第二半導體元件T2的第二閘極電性連接於第一節點a。第二半導體元件T2的第二汲極電性連接於電壓V _DD，第二半導體元件T2的第二源極電性連接於第二節點b。

第三半導體元件T3例如可作為感測電晶體使用。第三半導體元件T3的第三閘極電性連接於電壓V _S2，第三半導體元件T3的第三汲極電性連接於第三節點c，第三半導體元件T3的第三源極電性連接於電壓V _sus。電壓V _S2用於控制第三半導體元件T3的開關，以透過第三半導體元件T3將驅動電流的資訊傳送給外部晶片。

儲存電容Cst的一端電性連接於第一節點a，儲存電容Cst的另一端電性連接於第三節點c。第二節點b與第三節點c電性相連。由於第二半導體元件T2的第二閘極電性連接至儲存電容Cst，即使關閉第一半導體元件T1，第二半導體元件T2仍可持續導通一小段時間。

發光元件EL的一端電性連接於第二節點b，發光元件EL的另一端電性連接於電壓V _SS。發光元件EL的亮度會因為通過第二半導體元件T2之驅動電流的大小不同而改變。發光元件EL例如是微型發光二極體、有機發光二極體或其他發光元件。

在本實施例中，在第一節點a處，第一半導體元件T1的第一源極（或第一汲極）、第二半導體元件T2的第二閘極以及儲存電容Cst的一端彼此電性連接。在第二節點b處，第二半導體元件T2的第二源極以及發光元件EL的一端彼此電性連接。在第三節點c處，第三半導體元件T3的第三汲極以及儲存電容Cst的另一端彼此電性連接。第三半導體元件T3的第三汲極透過第三節點c以及第二節點b而電性連接至第二半導體元件T2的第二源極。

圖6是依照本發明的一實施例的一種顯示裝置在圖5的畫素電路設置下的畫素補償操作流程圖。

以下簡述顯示裝置在畫素電路PX的設置下，畫素補償的操作方式，請同時參考圖5及圖6。首先，顯示裝置為關閉狀態，使畫素電路PX在背景執行灰階(grey level)感測。灰階感測的方式例如是將第一半導體元件T1、第二半導體元件T2及第三半導體元件T3開啟，以使通過第一半導體元件T1的驅動電壓和第二半導體元件T2的驅動電流可以透過第三半導體元件T3傳送給外部晶片。

接著，外部晶片透過訊號處理及演算，建立出對應模型，進而計算出對應的補償資訊。之後，再將補償資訊寫入畫素電路PX中。舉例來說，開啟第一半導體元件T1以及第二半導體元件T2以及第三半導體元件T3，以將外部晶片計算出的補償資訊寫入第二半導體元件T2中的鐵電材料層。具體地說，透過極化第二半導體元件T2中的鐵電材料層，使訊息記載於第二半導體元件T2中。在一些實施例中，打開第三半導體元件T3以減少第二半導體元件T2的源極與汲極之間的電壓差，或進一步使第二半導體元件T2的源極與汲極之間不具電壓差。

接著，開啟顯示裝置。由於補償資訊已經寫入第二半導體元件T2，通過第二半導體元件T2的驅動電流的大小可以被調整，進而達成畫素補償的功能。在一些實施例中，在開啟顯示裝置時，第三半導體元件T3為關斷狀態。

綜上所述，本發明的第二半導體元件T2具有記憶體的功能，因而不需要在外部晶片中設置補償記憶體，使整體系統簡化、成本降低。

10, 20:主動元件基板 100:基板 102:緩衝層 112, 112’:第一半導體層 112a:第一源極區 112b:第一通道區 112c:第一汲極區 114, 114’:第二半導體層 114a:第二源極區 114b:第二通道區 114c:第二汲極區 116, 116’:第三半導體層 116a:第三源極區 116b:第三通道區 116c:第三汲極區 120:閘介電層 122:第一閘介電圖案 124:第二閘介電圖案 140:鐵電材料層 142:第一鐵電材料圖案 144:第二鐵電材料圖案 150:層間介電層 a:第一節點 b:第二節點 c:第三節點 Cst:儲存電容 D1:第一汲極 D2:第二汲極 D3:第三汲極 EL:發光元件 G1:第一閘極 G2:第二閘極 G3:第三閘極 GI:閘介電結構 ND:法線方向 O1, O2, O3, O4, O5, O6, OP:開口 PX:畫素電路 S1:第一源極 S2:第二源極 S3:第三源極 T1:第一半導體元件 T2:第二半導體元件 T3:第三半導體元件 V _S1, V _data, V _DD, V _S2, V _sus, V _SS:電壓

圖1是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖2A至圖2F是圖1的主動元件基板的製造方法的剖面示意圖。圖3是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖4A至圖4D是圖3的主動元件基板的製造方法的剖面示意圖。圖5是依照本發明的一實施例的一種畫素電路的等效電路示意圖。圖6是依照本發明的一實施例的一種顯示裝置在圖5的畫素電路設置下的畫素補償操作流程圖。

10:主動元件基板

100:基板

102:緩衝層

112:第一半導體層

112a:第一源極區

112b:第一通道區

112c:第一汲極區

114:第二半導體層

114a:第二源極區

114b:第二通道區

114c:第二汲極區

116:第三半導體層

116a:第三源極區

116b:第三通道區

116c:第三汲極區

120:閘介電層

140:鐵電材料層

150:層間介電層

D1:第一汲極

D2:第二汲極

D3:第三汲極

G1:第一閘極

G2:第二閘極

G3:第三閘極

GI:閘介電結構

ND:法線方向

O1,O2,O3,O4,O5,O6:開口

S1:第一源極

S2:第二源極

S3:第三源極

T1:第一半導體元件

T2:第二半導體元件

T3:第三半導體元件

Claims

一種主動元件基板，包括：一基板；一第一半導體元件，設置於該基板之上，其中該第一半導體元件包括：一第一閘極以及一第一半導體層，其中該第一閘極與該第一半導體層之間夾有一閘介電結構，其中該閘介電結構包括一閘介電層的一部分與一鐵電材料層的一部分的堆疊；一第一源極以及一第一汲極，電性連接至該第一半導體層；以及一第二半導體元件，設置於該基板之上，且電性連接至該第一半導體元件，其中該第二半導體元件包括：一第二閘極以及一第二半導體層，其中該第二閘極與該第二半導體層之間夾有該鐵電材料層的另一部分；一第二源極以及一第二汲極，電性連接至該第二半導體層。
如請求項1所述的主動元件基板，其中該第一閘極與該第一半導體層之間的距離大於該第二閘極與該第二半導體層之間的距離。
如請求項1所述的主動元件基板，其中該鐵電材料層自該第一閘極與該閘介電層之間延伸至該第二閘極以及該第二半導體層之間。
如請求項1所述的主動元件基板，其中該鐵電材料層環繞該第一源極、該第一汲極、該第二源極以及該第二汲極。
如請求項1所述的主動元件基板，其中該第一源極、該第一汲極、該第二源極以及該第二汲極穿過該鐵電材料層。
如請求項1所述的主動元件基板，其中該鐵電材料層包括：一第一鐵電材料圖案，重疊於該第一閘極；以及一第二鐵電材料圖案，重疊於該第二閘極，其中該第一鐵電材料圖案分離於該第二鐵電材料圖案。
如請求項6所述的主動元件基板，其中該第一鐵電材料圖案的側壁與該第一閘極的側壁對齊，且該第二鐵電材料圖案的側壁與該第二閘極的側壁對齊。
如請求項1所述的主動元件基板，其中該第一半導體元件的次臨界擺幅小於60mV/dec。
如請求項1所述的主動元件基板，其中該鐵電材料層的材料包括Ni _xMg _yZn _0.98-yO或Hf _zZr _1-zO ₂，其中x為0.01至0.05，y為0.05至0.15，z為0.4至0.6。
如請求項1所述的主動元件基板，其中該鐵電材料層的厚度為5奈米至50奈米，且該閘介電層的厚度為50奈米至100奈米。
如請求項1所述的主動元件基板，更包括：一第三半導體元件，設置於該基板之上，且電性連接至該第二半導體元件，其中該第三半導體元件包括：一第三閘極以及一第三半導體層，其中該第三閘極與該第三半導體層之間夾有該閘介電層的另一部分；一第三源極以及一第三汲極，電性連接至該第三半導體層。
如請求項11所述的主動元件基板，其中該第一汲極電性連接至該第二閘極，且該第三汲極電性連接至該第二源極。
一種主動元件基板的製造方法，包括：形成一第一半導體層以及一第二半導體層於一基板之上；形成一閘介電層於該第一半導體層上；形成一鐵電材料層於該閘介電層以及該第二半導體層上；形成一第一閘極以及一第二閘極於該鐵電材料層上，其中該閘介電層位於該第一閘極與該第一半導體層之間，且該鐵電材料層位於該第一閘極與該第一半導體層之間以及該第二閘極與該第二半導體層之間；形成電性連接至該第一半導體層的一第一源極以及一第一汲極；以及形成電性連接至該第二半導體層一第二源極以及一第二汲極。
如請求項13所述的主動元件基板的製造方法，更包括：以該第一閘極以及該第二閘極為遮罩，對該第一半導體層以及該第二半導體層執行一摻雜製程。
如請求項13所述的主動元件基板的製造方法，更包括：以該第一閘極以及該第二閘極為遮罩，圖案化該閘介電層以及該鐵電材料層。
如請求項13所述的主動元件基板的製造方法，其中該閘介電層包括暴露出該第二半導體層的一開口，且該鐵電材料層填入該開口中以接觸該第二半導體層。
如請求項13所述的主動元件基板的製造方法，更包括：形成一第三半導體層於該基板之上，其中該第一半導體層、該第二半導體層以及該第三半導體層同時形成；形成該閘介電層於該第三半導體層上；形成一第三閘極於該閘介電層上，其中該第一閘極、該第二閘極以及該第三閘極同時形成；以及形成電性連接至該第三半導體層一第三源極以及一第三汲極，其中該第一源極、該第一汲極、該第二源極、該第二汲極、該第三源極以及該第三汲極同時形成。