TWI805369B

TWI805369B - 半導體裝置及其製造方法

Info

Publication number: TWI805369B
Application number: TW111118368A
Authority: TW
Inventors: 吳尚霖
Original assignee: 友達光電股份有限公司
Priority date: 2021-12-09
Filing date: 2022-05-17
Publication date: 2023-06-11
Also published as: TWI829183B; TW202324761A; TWI799254B; TW202324768A; TW202324608A; TWI804302B; TWI814340B; TW202230615A; TW202324743A; TWI813217B; TWI828142B; TW202324764A; TWI816413B; TW202341448A; TW202324536A; TWI822129B; TW202324762A; TWI798110B; TW202324339A; TW202324766A

Abstract

一種半導體裝置及其製造方法。半導體裝置包括基板、第一氮化矽層、第二氮化矽層、氧化物絕緣層以及第一金屬氧化物層。第一氮化矽層位於基板之上。第二氮化矽層位於第一氮化矽層之上。第一氮化矽層與第二氮化矽層皆包含氫元素。第二氮化矽層的氫濃度低於第一氮化矽層的氫濃度。第二氮化矽層的厚度小於第一氮化矽層的厚度。氧化物絕緣層位於第二氮化矽層上。第一金屬氧化物層位於氧化物絕緣層上。第二氮化矽層位於第一金屬氧化物層與基板之間。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法。

目前，常見的薄膜電晶體通常以非晶矽半導體作為通道，其中非晶矽半導體由於製程簡單且成本低廉，因此以廣泛的應用於各種薄膜電晶體中。

隨著顯示技術的進步，顯示面板的解析度逐年提升。為了使畫素電路中的薄膜電晶體縮小，許多廠商致力於研發新的半導體材料，例如金屬氧化物半導體材料。金屬氧化物半導體材料具有電子遷移率高的優點，因此有利於減小半導體裝置的尺寸。然而，金屬氧化物半導體易受到環境中的氫的影響。舉例來說，金屬氧化物半導體通常會沉積於氮化矽絕緣層或氮氧化矽絕緣層上，然而，由於氮化矽絕緣層或氮氧化矽絕緣層中容易含有氫元素，因此，氮化矽絕緣層或氮氧化矽絕緣層中的氫元素會擴散至金屬氧化物半導體中，並影響金屬氧化物半導體的電性。

本發明提供一種半導體裝置以及半導體裝置的製造方法，能減輕氮化矽層中的氫元素對金屬氧化物層所造成的負面影響。

本發明的至少一實施例提供一種半導體裝置。半導體裝置包括基板、第一氮化矽層、第二氮化矽層、氧化物絕緣層以及第一金屬氧化物層。第一氮化矽層位於基板之上。第二氮化矽層位於第一氮化矽層之上。第一氮化矽層與第二氮化矽層皆包含氫元素。第二氮化矽層的氫濃度低於第一氮化矽層的氫濃度。第二氮化矽層的厚度小於第一氮化矽層的厚度。氧化物絕緣層位於第二氮化矽層上。第一金屬氧化物層位於氧化物絕緣層上。第二氮化矽層位於第一金屬氧化物層與基板之間。

本發明的至少一實施例提供一種半導體裝置的製造方法，包括：形成第一氮化矽層於基板之上；形成第二氮化矽層於第一氮化矽層之上，其中第一氮化矽層與第二氮化矽層皆包含氫元素，且第二氮化矽層的氫濃度低於第一氮化矽層的氫濃度，第二氮化矽層的厚度小於第一氮化矽層的厚度；形成氧化物絕緣層於第二氮化矽層上；形成第一金屬氧化物層於氧化物絕緣層上，其中第二氮化矽層位於第一金屬氧化物層與基板之間。

圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。

請參考圖1，半導體裝置10A包括基板100、第一氮化矽層110、第二氮化矽層120、氧化物絕緣層130以及第一金屬氧化物層OS1。在本實施例中，半導體裝置10A還包括第二金屬氧化物層OS2、第三金屬氧化物層OS3、閘介電層140、層間介電層150、第一閘極G1、第二閘極G2、第三閘極G3、第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3。

基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。若使用導電材料或金屬時，則在基板100上覆蓋一層絕緣層（未繪示），以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚二甲酸乙二醇酯（polyethylene naphthalate, PEN）、聚酯（polyester, PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate, PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺(polyimide, PI）或金屬軟板（Metal Foil）或其他可撓性材質。

第一氮化矽層110位於基板100之上。在一些實施例中，第一氮化矽層110與基板100之間還包括其他絕緣層、導電層或半導體層，但本發明不以此為限。在本實施例中，第一氮化矽層110直接形成於基板100上。第一氮化矽層110適用於阻擋基板100中的金屬離子在製程中向上擴散，藉此避免金屬氧化物層被基板100中的金屬離子所影響。

第二氮化矽層120位於第一氮化矽層110之上。在本實施例中，氧化物層111位於第一氮化矽層110的上表面，且第一氮化矽層110與氧化物層111位於第二氮化矽層120與基板100之間。第二氮化矽層120的下表面直接接觸氧化物層111的上表面。在一些實施例中，氧化物層111的材料包括氧化矽或其他合適的材料。

第一氮化矽層110與第二氮化矽層120皆包含氫元素。舉例來說，沉積第一氮化矽層110與第二氮化矽層120時所使用的氣體包含氫元素，導致第一氮化矽層110與第二氮化矽層120皆包含氫元素。第一氮化矽層110與第二氮化矽層120是利用不同的製程參數所形成，且第二氮化矽層120的氫濃度低於第一氮化矽層110的氫濃度。在一些實施例中，第一氮化矽層110的氫濃度大於或等於20 at%且小於或等於35 at%，且第二氮化矽層120的氫濃度大於或等於5 at%且小於20 at%。在一些實施例中，第二氮化矽層120的密度大於第一氮化矽層110的密度，也可以說第二氮化矽層120較第一氮化矽層110更致密。在一些實施例中，第二氮化矽層120的密度大於或等於2.75g/cm ³。

在一些實施例中，沉積第二氮化矽層120時對下層構件（例如基板100）所造成的殘留應力大於沉積第一氮化矽層110時對下層構件（例如基板100）所造成的殘留應力，因此，為了減少沉積第二氮化矽層120時對下層構件所造成的損傷，第二氮化矽層120的厚度t2低於第一氮化矽層110的厚度t1。在一些實施例中，第一氮化矽層110的厚度t1與第二氮化矽層120的厚度t2為100埃至3000埃。

氧化物絕緣層130位於第一氮化矽層110以及第二氮化矽層120上。在本實施例中，氧化物絕緣層130直接接觸氧化物層111的上表面以及第二氮化矽層120的上表面。氧化物絕緣層130的材料例如為氧化矽、氮氧化矽或其他合適的絕緣材料。在一些實施例中，氧化物絕緣層130的厚度t3為200埃至3000埃。

第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3位於氧化物絕緣層130上。在本實施例中，第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3直接接觸氧化物絕緣層130的上表面。

在一些實施例中，第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3的材料包括銦鎵錫鋅氧化物（IGTZO）或氧化銦鎵鋅（IGZO）、氧化銦錫鋅（ITZO）、氧化鋁鋅錫（AZTO）、氧化銦鎢鋅（IWZO）等四元金屬化合物或包含鎵（Ga）、鋅（Zn）、銦（In）、錫（Sn）、鋁（Al）、鎢（W）中之任三者的三元金屬構成的氧化物或鑭系稀土摻雜金屬氧化物（例如Ln-IZO）。第一金屬氧化物層OS1包括源極區sr1、汲極區dr1以及位於源極區sr1與汲極區dr1之間的通道區ch1，第二金屬氧化物層OS2包括源極區sr2、汲極區dr2以及位於源極區sr2與汲極區dr2之間的通道區ch2，第三金屬氧化物層OS3包括源極區sr3、汲極區dr3以及位於源極區sr3與汲極區dr3之間的通道區ch3。在一些實施例中，源極區sr1~sr3以及汲極區dr1~dr3經摻雜而具有低於通道區ch1~ch3的電阻率。舉例來說，源極區sr1~sr3以及汲極區dr1~dr3的氫濃度高於通道區ch1~ch3的氫濃度。

第二氮化矽層120位於第一金屬氧化物層OS1與基板100之間。第一氮化矽層110位於第一金屬氧化物層OS1與基板100之間、第二金屬氧化物層OS2與基板100之間以及第三金屬氧化物層OS3與基板100之間。第二氮化矽層120於基板100的上表面的法線方向ND上不重疊於第二金屬氧化物層OS2以及第三金屬氧化物層OS3。在本實施例中，由於氫元素不容易在第二氮化矽層120中擴散，因此第二氮化矽層120可以阻擋第一氮化矽層110中的氫元素，避免氫元素擴散至第一金屬氧化物層OS1中。此外，相較於擴散至第一金屬氧化物層OS1中，第一氮化矽層110中的氫元素較容易擴散至第二金屬氧化物層OS2以及第三金屬氧化物層OS3中。基於上述，第一金屬氧化物層OS1的通道區ch1的氫濃度低於第二金屬氧化物層OS2的通道區ch2的氫濃度以及第三金屬氧化物層OS3的通道區ch3的氫濃度。

閘介電層140位於第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3上。在一些實施例中，閘介電層140的材料包括氧化矽、氮氧化矽、氧化鉿、氧化鋁或其他合適的材料。

第一閘極G1、第二閘極G2以及第三閘極G3位於閘介電層140上，且於基板100的上表面的法線方向ND上分別重疊於第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3。在一些實施例中，第一閘極G1、第二閘極G2以及第三閘極G3的材料可包括金屬，例如鉻（Cr）、金（Au）、銀（Ag）、銅（Cu）、錫（Sn）、鉛（Pb）、鉿（Hf）、鎢（W）、鉬（Mo）、釹（Nd）、鈦（Ti）、鉭（Ta）、鋁（Al）、鋅（Zn）或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一閘極G1、第二閘極G2以及第三閘極G3也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。

層間介電層150位於閘介電層140上。層間介電層150覆蓋第一閘極G1、第二閘極G2以及第三閘極G3。在一些實施例中，層間介電層150的材料包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁或其他絕緣材料。

第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3位於層間介電層150上。第一源極S1以及第一汲極D1電性連接至第一金屬氧化物層OS1的源極區sr1與汲極區dr1。第二源極S2以及第二汲極D2電性連接至第二金屬氧化物層OS2的源極區sr2與汲極區dr2。第三源極S3以及第三汲極D3電性連接至第三金屬氧化物層OS3的源極區sr3與汲極區dr3。在一些實施例中，第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3的材料可包括金屬，例如鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。

在本實施例中，第一薄膜電晶體TFT1包括第一金屬氧化物層OS1、第一閘極G1、第一源極S1以及第一汲極D1，第二薄膜電晶體TFT2包括第二金屬氧化物層OS2、第二閘極G2、第二源極S2以及第二汲極D2，第三薄膜電晶體TFT3包括第三金屬氧化物層OS3、第三閘極G3、第三源極S3以及第三汲極D3。第一薄膜電晶體TFT1、第二薄膜電晶體TFT2以及第三薄膜電晶體TFT3可依照需求而設置於基板100上的不同區域。

基於上述，第二氮化矽層120可以減少氫元素對第一金屬氧化物層OS1所造成的影響，藉此減少第一金屬氧化物層OS1的氫濃度。此外，在本實施例中，可以形成氫濃度較低的第一金屬氧化物層OS1以及氫濃度較高的第二金屬氧化物層OS2以及第三金屬氧化物層OS3，藉此獲得特性不同的薄膜電晶體。

圖2A至圖2F是圖1的半導體裝置10A的製造方法的剖面示意圖。

請參考圖2A，形成第一氮化矽層110於基板100之上。舉例來說，藉由化學氣相沉積（Chemical vapor deposition, CVD）或電漿增強化學氣相沉積（Plasma-enhanced chemical vapor deposition, PECVD）形成毯覆於基板100之上的第一氮化矽層110。在一些實施例中，沉積第一氮化矽層110的方法包括：於基板100之上提供矽甲烷（SiH ₄）、氮氣（N ₂）以及氨氣（NH ₃），並使其反應生成氫化氮化矽（hydrogenated silicon nitride, SiN:H）。在一些實施例中，沉積第一氮化矽層110所使用的矽甲烷的流量為150 sccm至300 sccm，氮氣的流量為5000 sccm至12000 sccm，氨氣的流量為100 sccm至650 sccm。在一些實施例中，沉積第一氮化矽層110時的壓力為120 Pa至230 Pa（或150 Pa至230 Pa），沉積第一氮化矽層110時的溫度為260 ℃至380 ℃，沉積第一氮化矽層110時所用的功率為1000 W至2000 W。接著，形成氧化物層111於第一氮化矽層110上。

請參考圖2B以及圖2C，形成第二氮化矽層120於第一氮化矽層110之上。首先請參考圖2B，形成氮化矽材料層120’於氧化物層111上。舉例來說，藉由化學氣相沉積或電漿增強化學氣相沉積形成毯覆於氧化物層111上的氮化矽材料層120’。在一些實施例中，沉積氮化矽材料層120’的方法包括：於基板100之上提供矽甲烷（SiH ₄）、氮氣（N ₂）以及氨氣（NH ₃），並使其反應生成氮化矽（silicon nitride, SiN）。在一些實施例中，沉積氮化矽材料層120’所使用的矽甲烷的流量為150 sccm至300 sccm，氮氣的流量為9000 sccm至12000 sccm，氨氣的流量為60 sccm至150 sccm。在一些實施例中，沉積氮化矽材料層120’時的壓力為70 Pa至110 Pa，沉積氮化矽材料層120’時的溫度為260 ℃至380 ℃，沉積氮化矽材料層120’時所用的功率為2000 W至3000 W。

接著請參考圖2C，在大於或等於20℃且小於或等於25℃下使用濃度為0.5 wt%的氫氟酸蝕刻氮化矽材料層120’以獲得第二氮化矽層120，其中第二氮化矽層120的蝕刻速率小於或等於2 奈米/分鐘。第二氮化矽層120覆蓋氧化物層111的部分上表面，且暴露出氧化物層111的另一部分上表面。氧化物層111可以作為前述蝕刻製程的蝕刻停止層。

請參考圖2D，形成氧化物絕緣層130於第一氮化矽層110以及第二氮化矽層120上。形成第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’於氧化物絕緣層130上。形成第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’的方法包括以下步驟：首先，在氧化物絕緣層130上形成毯覆的半導體材料層（未繪示）；接著，利用微影製程，在半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對半導體材料層進行濕式或乾式蝕刻製程，以形成第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’；之後，移除圖案化光阻。換句話說，第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’屬於同一圖案化膜層。

第二氮化矽層120位於第一金屬氧化物層OS1’與基板100之間。第一氮化矽層110位於第一金屬氧化物層OS1’與基板100之間、第二金屬氧化物層OS2’與基板100之間以及第三金屬氧化物層OS3’與基板100之間。

請參考圖2E，形成閘介電層140於第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’上。形成第一閘極G1、第二閘極G2以及第三閘極G3於閘介電層140上。在一些實施例中，形成第一閘極G1、第二閘極G2以及第三閘極G3的方法包括微影蝕刻製程。在一些實施例中，第一閘極G1、第二閘極G2以及第三閘極G3屬於同一圖案化膜層，且第一閘極G1、第二閘極G2以及第三閘極G3具有相同的材料與相同的厚度。

第一閘極G1、第二閘極G2以及第三閘極G3在基板100的上表面的法線方向ND上分別重疊於第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’。

以第一閘極G1、第二閘極G2以及第三閘極G3為罩幕，對第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’執行摻雜製程P，以形成包括源極區sr1、汲極區dr1以及通道區ch1的第一金屬氧化物層OS1、包括源極區sr2、汲極區dr2以及通道區ch2的第二金屬氧化物層OS2以及包括源極區sr3、汲極區dr3以及通道區ch3的第三金屬氧化物層OS3。透過摻雜製程P降低源極區sr1~sr3以及汲極區dr1~dr3的電阻率。在本實施例中，在基板100的上表面的法線方向ND上，通道區ch1、通道區ch2以及通道區ch3分別重疊於第一閘極G1、第二閘極G2以及第三閘極G3。在一些實施例中，摻雜製程P例如為氫電漿製程或其他合適的製程。

請參考圖2F，形成層間介電層150於閘介電層140上。層間介電層150包覆第一閘極G1、第二閘極G2以及第三閘極G3。執行一次或多次蝕刻製程以形成穿過層間介電層150以及閘介電層140的第一接觸孔V1、第二接觸孔V2、第三接觸孔V3、第四接觸孔V4、第五接觸孔V5以及第六接觸孔V6。第一接觸孔V1以及第二接觸孔V2重疊並暴露出第一金屬氧化物層OS1的汲極區dr1以及源極區sr1。第三接觸孔V3以及第四接觸孔V4重疊並暴露出第二金屬氧化物層OS2的汲極區dr2以及源極區sr2。第五接觸孔V5以及第六接觸孔V6重疊並暴露出第三金屬氧化物層OS3的汲極區dr3以及源極區sr3。

最後請回到圖1，形成第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3於層間介電層150上。第一汲極D1以及第一源極S1分別位於第一接觸孔V1以及第二接觸孔V2中。第二汲極D2以及第二源極S2分別位於第三接觸孔V3以及第四接觸孔V4中。第三汲極D3以及第三源極S3分別位於第五接觸孔V5以及第六接觸孔V6中。至此，半導體裝置10A大致完成。

圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖3的半導體裝置10B與圖1的半導體裝置10A的主要差異在於：半導體裝置10B的氧化物絕緣層130與基板100之間還包括第四薄膜電晶體TFT4。

請參考圖3，半導體裝置10B包括基板100、第一氮化矽層110、薄膜電晶體元件層FL、第二氮化矽層120、第三氮化矽層112、氧化物絕緣層130、第一金屬氧化物層OS1、第二金屬氧化物層OS2、第三金屬氧化物層OS3、閘介電層140、層間介電層150、第一閘極G1、第二閘極G2、第三閘極G3、第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3、第三汲極D3、第一接觸端TM1、第二接觸端TM2以及第三接觸端TM3。薄膜電晶體元件層FL包括氧化物絕緣層132、矽半導體層PS、閘介電層142、第四閘極G4、介電層144、第四源極S4、第四汲極D4、第一電容電極E1、第二電容電極E2、第三電容電極E3、第四電容電極E4、遮蔽金屬層SM以及保護層152。

請參考圖3，第一氮化矽層110位於基板100之上。在一些實施例中，第一氮化矽層110與基板100之間還包括其他絕緣層、導電層或半導體層，但本發明不以此為限。在本實施例中，第一氮化矽層110直接形成於基板100上。第一氮化矽層110適用於阻擋基板100中的金屬離子在製程中向上擴散，藉此避免矽半導體層及金屬氧化物層被基板100中的金屬離子所影響。

氧化物絕緣層132位於第一氮化矽層110上。在本實施例中，氧化物絕緣層132直接接觸第一氮化矽層110的上表面。氧化物絕緣層132的材料例如為氧化矽、氮氧化矽或其他合適的絕緣材料。

矽半導體層PS以及第一電容電極E1位於氧化物絕緣層132上。矽半導體層PS以及第一電容電極E1屬於同一圖案化膜層，且包括相同的材料。矽半導體層PS包括源極區sr4、汲極區dr4以及位於源極區sr4與汲極區dr4之間的通道區ch4。在一些實施例中，源極區sr4、汲極區dr4以及第一電容電極E1經摻雜而具有低於通道區ch4的電阻率。

閘介電層142位於矽半導體層PS以及第一電容電極E1上。在一些實施例中，閘介電層142的材料包括氧化矽、氮氧化矽、氧化鉿、氧化鋁或其他合適的材料。

第四閘極G4、第二電容電極E2以及遮蔽金屬層SM位於閘介電層142上。第四閘極G4以及第二電容電極E2在基板100的上表面的法線方向ND上分別重疊於矽半導體層PS以及第一電容電極E1。遮蔽金屬層SM位於第三金屬氧化物層OS3與基板100之間，且適用於避免穿過基板100的光線照射至第三金屬氧化物層OS3。在一些實施例中，第四閘極G4、第二電容電極E2以及遮蔽金屬層SM屬於同一圖案化膜層，且包括相同的材料（例如金屬）。在本實施例中，遮蔽金屬層SM的寬度大於第三金屬氧化物層OS3的寬度，但本發明不以此為限。在其他實施例中，遮蔽金屬層SM的寬度小於或等於第三金屬氧化物層OS3的寬度。

介電層144位於第四閘極G4、第二電容電極E2以及遮蔽金屬層SM上。在一些實施例中，介電層144的材料包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁或其他合適的材料。

第四源極S4、第四汲極D4、第三電容電極E3以及第四電容電極E4位於介電層144上。第四汲極D4以及第四源極S4分別電性連接至矽半導體層PS的汲極區dr4以及源極區sr4。第三電容電極E3以及第四電容電極E4分別電性連接至第一電容電極E1以及第二電容電極E2。在一些實施例中，第四源極S4、第四汲極D4、第三電容電極E3以及第四電容電極E4屬於同一圖案化膜層，且包括相同的材料（例如金屬）。

在本實施例中，第四薄膜電晶體TFT4包括矽半導體層PS、第四閘極G4、第四源極S4以及第四汲極D4。第四薄膜電晶體TFT4位於氧化物絕緣層130與第一氮化矽層110之間。

保護層152位於基板100之上。在本實施例中，保護層152位於第四源極S4、第四汲極D4、第三電容電極E3以及第四電容電極E4上。保護層152覆蓋第四源極S4、第四汲極D4、第三電容電極E3以及第四電容電極E4。在一些實施例中，保護層152的材料包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁或其他絕緣材料。

第二氮化矽層120以及第三氮化矽層112位於保護層152上。在一些實施例中，第三氮化矽層112的下表面與第二氮化矽層120的下表面直接接觸保護層152的上表面。在本實施例中，第一氮化矽層110、第二氮化矽層120以及第三氮化矽層112皆包含氫元素。舉例來說，沉積第一氮化矽層110、第二氮化矽層120以及第三氮化矽層112時所使用的氣體包含氫元素，導致第一氮化矽層110、第二氮化矽層120以及第三氮化矽層112皆包含氫元素。沉積第二氮化矽層120時所用的製程參數不同於沉積第一氮化矽層110與第三氮化矽層112時所用的製程參數，且第二氮化矽層120的氫濃度低於第一氮化矽層110的氫濃度以及第三氮化矽層112的氫濃度。在一些實施例中，第一氮化矽層110的氫濃度以及第三氮化矽層112的氫濃度大於或等於20 at%且小於或等於35 at%，且第二氮化矽層120的氫濃度大於或等於5 at%且小於20 at%。在一些實施例中，第二氮化矽層120的密度大於第一氮化矽層110的密度以及第三氮化矽層112的密度，也可以說第二氮化矽層120較第一氮化矽層110以及第三氮化矽層112更致密。在一些實施例中，第二氮化矽層120的密度大於或等於2.75g/cm ³。

第三氮化矽層112適用於阻擋薄膜電晶體元件層FL中的金屬在製程中向上擴散，藉此避免金屬氧化物層被薄膜電晶體元件層FL中的金屬所影響。

在一些實施例中，沉積第二氮化矽層120時對下層構件（例如保護層152）所造成的殘留應力大於第三氮化矽層112時對下層構件（例如保護層152）所造成的殘留應力，因此，為了減少沉積第二氮化矽層120時對下層構件所造成的損傷，第二氮化矽層120的厚度t2低於第三氮化矽層112的厚度t4。另外，第二氮化矽層120的厚度t2也低於第一氮化矽層110的厚度t1。在一些實施例中，第一氮化矽層110的厚度t1、第二氮化矽層120的厚度t2與第三氮化矽層112的厚度t4為100埃至3000埃。

氧化物絕緣層130位於第三氮化矽層112以及第二氮化矽層120上。在本實施例中，氧化物絕緣層130直接接觸第三氮化矽層112的上表面以及第二氮化矽層120的上表面。

第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3位於氧化物絕緣層130上。第二氮化矽層120位於第一金屬氧化物層OS1與基板100之間。第三氮化矽層112位於第二金屬氧化物層OS2與基板100之間以及第三金屬氧化物層OS3與基板100之間。第三氮化矽層112於基板100的上表面的法線方向ND上不重疊於第一金屬氧化物層OS1。第二氮化矽層120於基板100的上表面的法線方向ND上不重疊於第二金屬氧化物層OS2以及第三金屬氧化物層OS3。

閘介電層140位於第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3上。

第一閘極G1、第二閘極G2以及第三閘極G3位於閘介電層140上，且於基板100的上表面的法線方向ND上分別重疊於第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3。

層間介電層150位於閘介電層140上。層間介電層150覆蓋第一閘極G1、第二閘極G2以及第三閘極G3。

第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3、第三汲極D3、第一接觸端TM1、第二接觸端TM2以及第三接觸端TM3位於層間介電層150上。第一源極S1以及第一汲極D1電性連接至第一金屬氧化物層OS1的源極區sr1與汲極區dr1。第二源極S2以及第二汲極D2電性連接至第二金屬氧化物層OS2的源極區sr2與汲極區dr2。第三源極S3以及第三汲極D3電性連接至第三金屬氧化物層OS3的源極區sr3與汲極區dr3。第三源極S3還進一步電性連接至第四電容電極E4。第一接觸端TM1電性連接至第三電容電極E3。第二接觸端TM2以及第三接觸端TM3分別電性連接至第四汲極D4以及第四源極S4。

圖4A至圖4F是圖3的半導體裝置10B的製造方法的剖面示意圖。

請參考圖4A與圖4B，形成保護層152於基板100之上。形成第三氮化矽層112於保護層152之上。

請參考圖4A，形成氮化矽材料層112’於保護層152上。舉例來說，藉由化學氣相沉積或電漿增強化學氣相沉積形成毯覆於保護層152之上的氮化矽材料層112’。在一些實施例中，沉積氮化矽材料層112’的方法包括：於基板100之上提供矽甲烷、氮氣以及氨氣，並使其反應生成氮化矽。在一些實施例中，沉積氮化矽材料層112’所使用的矽甲烷的流量為150 sccm至300 sccm，氮氣的流量為5000 sccm至12000 sccm，氨氣的流量為100 sccm至650 sccm。在一些實施例中，沉積氮化矽材料層112’時的壓力為120 Pa至230 Pa（或150 Pa至230 Pa），沉積氮化矽材料層112’時的溫度為260 ℃至380 ℃，沉積氮化矽材料層112’時所用的功率為1000 W至2000 W。

接著請參考圖4B，在大於或等於20 ℃且小於或等於40 ℃下使用濃度為0.5 wt%的氫氟酸蝕刻氮化矽材料層112’以獲得第三氮化矽層112，其中第三氮化矽層112的蝕刻速率小於或等於2.5 奈米/分鐘。第三氮化矽層112覆蓋保護層152的部分上表面，且暴露出保護層152另一部分上表面。

請參考圖4C與圖4D，形成第二氮化矽層120於第一氮化矽層110之上。

首先請參考圖4C，形成氮化矽材料層120’於保護層152上。舉例來說，藉由化學氣相沉積或電漿增強化學氣相沉積形成毯覆於保護層152以及第三氮化矽層112之上的氮化矽材料層120’。在一些實施例中，沉積氮化矽材料層120’的方法包括：於基板100之上提供矽甲烷、氮氣以及氨氣，並使其反應生成氮化矽。在一些實施例中，沉積氮化矽材料層120’所使用的矽甲烷的流量為150 sccm至300 sccm，氮氣的流量為9000 sccm至12000 sccm，氨氣的流量為60 sccm至150 sccm。在一些實施例中，沉積氮化矽材料層120’時的壓力為70 Pa至110 Pa，沉積氮化矽材料層120’時的溫度為260 ℃至380 ℃，沉積氮化矽材料層120’時所用的功率為2000 W至3000 W。

接著請參考圖4D，在大於或等於20℃且小於或等於25℃下使用濃度為0.5 wt%的氫氟酸蝕刻氮化矽材料層120’以獲得第二氮化矽層120，其中第二氮化矽層120的蝕刻速率小於或等於2 奈米/分鐘。第二氮化矽層120覆蓋保護層152的部分上表面。第三氮化矽層112的下表面與第二氮化矽層120的下表面直接接觸保護層152的上表面。在本實施例中，第二氮化矽層120的側壁與第三氮化矽層112的側壁互相接觸，但本發明不以此為限。在其他實施例中，第二氮化矽層120的側壁與第三氮化矽層112的側壁互相分離。

在本實施例中，蝕刻氮化矽材料層120’以使第三氮化矽層112被暴露出來，但本發明不以此為限。在其他實施例中，可以省略蝕刻氮化矽材料層120’的步驟。換句話說，第二氮化矽層120可以覆蓋第三氮化矽層112的上表面。

請參考圖4E，形成氧化物絕緣層130於第三氮化矽層112以及第二氮化矽層120上。形成第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’於氧化物絕緣層130上。在一些實施例中，第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’屬於同一圖案化膜層。

第二氮化矽層120位於第一金屬氧化物層OS1’與基板100之間。第三氮化矽層112位於第二金屬氧化物層OS2’與基板100之間以及第三金屬氧化物層OS3’與基板100之間。

請參考圖4F，形成閘介電層140於第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’上。形成第一閘極G1、第二閘極G2以及第三閘極G3於閘介電層140上。在一些實施例中，第一閘極G1、第二閘極G2以及第三閘極G3屬於同一圖案化膜層。

以第一閘極G1、第二閘極G2以及第三閘極G3為罩幕，對第一金屬氧化物層OS1’、第二金屬氧化物層OS2’以及第三金屬氧化物層OS3’執行摻雜製程P，以形成第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3。

請參考圖4G，形成層間介電層150於閘介電層140上。層間介電層150包覆第一閘極G1、第二閘極G2以及第三閘極G3。執行一次或多次蝕刻製程以形成穿過層間介電層150以及閘介電層140的第一接觸孔V1、第二接觸孔V2、第三接觸孔V3、第四接觸孔V4、第五接觸孔V5、第六接觸孔V6、第七接觸孔V7、第八接觸孔V8、第九接觸孔V9以及第十接觸孔V10。第一接觸孔V1以及第二接觸孔V2重疊並暴露出第一金屬氧化物層OS1的汲極區dr1以及源極區sr1。第三接觸孔V3以及第四接觸孔V4重疊並暴露出第二金屬氧化物層OS2的汲極區dr2以及源極區sr2。第五接觸孔V5以及第六接觸孔V6重疊並暴露出第三金屬氧化物層OS3的汲極區dr3以及源極區sr3。第七接觸孔V7重疊並暴露出第四電容電極E4。第八接觸孔V8重疊並暴露出第三電容電極E3。第九接觸孔V9以及第十接觸孔V10重疊並暴露出第四汲極D4以及第四源極S4。

最後請回到圖3，形成第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3、第三汲極D3、第一接觸端TM1、第二接觸端TM2以及第三接觸端TM3於層間介電層150上。第一汲極D1以及第一源極S1分別位於第一接觸孔V1以及第二接觸孔V2中。第二汲極D2以及第二源極S2分別位於第三接觸孔V3以及第四接觸孔V4中。第三汲極D3以及第三源極S3分別位於第五接觸孔V5以及第六接觸孔V6中，且第三源極S3還位於第七接觸孔V7中。第一接觸端TM1位於第八接觸孔V8中。第二接觸端TM2位於第九接觸孔V9中。第三接觸端TM3位於第十接觸孔V10中。至此，半導體裝置10B大致完成。

圖5是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖3的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖5的半導體裝置10C與圖3的半導體裝置10B的主要差異在於：半導體裝置10C的第二氮化矽層120覆蓋第三氮化矽層112的上表面。

請參考圖5，在本實施例中，在沉積氮化矽材料層於第三氮化矽層112之後，並未蝕刻氮化矽材料層120’以暴露出第三氮化矽層112。換句話說，本實施例並未執行如圖4D所述的製程，藉此節省製造成本。

在本實施例中，第三氮化矽層112位於第二金屬氧化物層OS2與基板100之間以及第三金屬氧化物層OS3與基板100之間。第三氮化矽層112於基板100的上表面的法線方向ND上不重疊於第一金屬氧化物層OS1。第二氮化矽層120位於第一金屬氧化物層OS1與基板100之間、第二金屬氧化物層OS2與基板100之間以及第三金屬氧化物層OS3與基板100之間。

基於上述，第二氮化矽層120可以減少氫元素對第一金屬氧化物層OS1所造成的影響，藉此減少第一金屬氧化物層OS1的氫濃度。

圖6是依照本發明的一實施例的一種半導體裝置的上視示意圖。在此必須說明的是，圖6的實施例沿用圖1、圖3以及圖5的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖6，在本實施例中，半導體裝置包括顯示區AA以及周邊區BA。

請參考圖1與圖6，在一些實施例中，第一薄膜電晶體TFT1以及第二薄膜電晶體TFT2設置於顯示區AA，而第三薄膜電晶體TFT3設置於周邊區BA。在其他實施例中，第二薄膜電晶體TFT2設置於顯示區AA，而第一薄膜電晶體TFT1以及第三薄膜電晶體TFT3設置於周邊區BA。

請參考圖3、圖5與圖6，在一些實施例中，第一薄膜電晶體TFT1、第三薄膜電晶體TFT3以及第四薄膜電晶體TFT4設置於顯示區AA，而第二薄膜電晶體TFT2設置於周邊區BA。在其他實施例中，第二薄膜電晶體TFT2、第三薄膜電晶體TFT3以及第四薄膜電晶體TFT4設置於顯示區AA，而第一薄膜電晶體TFT1設置於周邊區BA。

第一薄膜電晶體TFT1、第二薄膜電晶體TFT2、第三薄膜電晶體TFT3以及第四薄膜電晶體TFT4的位置可以依照實際需求而進行調整。

圖7A是氮氧化矽（SiON）層的氫的熱脫附譜（Thermal desorption spectroscopy, TDS）。圖7B是氮氧化矽層與氫化氮化矽的氫的熱脫附譜。

請參考圖7A，以電漿增強化學氣相沉積於基底上形成厚度為100奈米的氮氧化矽（SiON）層。沉積氮氧化矽層所使用的矽甲烷的流量為290 sccm，一氧化二氮的流量為4000 sccm。沉積氮氧化矽層時的壓力為133Pa，沉積氮氧化矽層時的溫度為350 ℃，沉積氮氧化矽層時所用的功率為1000 W。基底上只有氮氧化矽層的試片在圖7A中以Only SiON表示。

請參考圖7B，以電漿增強化學氣相沉積於基底上形成厚度為300奈米的氫化氮化矽（SiN:H）。沉積氫化氮化矽所使用的矽甲烷的流量為200 sccm，氮氣的流量為2000 sccm，氨氣的流量為2000 sccm。沉積氫化氮化矽時的壓力為200Pa，沉積氮氧化矽層時的溫度為220 ℃，沉積氮氧化矽層時所用的功率為1000 W。接著，於氫化氮化矽上沉積100奈米的氮氧化矽層，沉積氮氧化矽層的方式如前段所述。基底上只有氫化氮化矽層的試片在圖7B中以Only SiN:H表示，基底上依序堆疊有氫化氮化矽層以及氮氧化矽層的試片在圖7B中以SiN:H/SiON表示。

結合圖7A與圖7B可以得知，雖然氮氧化矽層本身的氫的逸散量不高，但利用氮氧化矽層做為覆蓋層並不能明顯的降低氫化氮化矽層的氫的逸散量。具體地說，如圖7B所示，隨著溫度上升，被氮氧化矽層覆蓋之氫化氮化矽層（SiN:H/SiON）與未被氮氧化矽層覆蓋之氫化氮化矽層（Only SiN:H）的氫的逸散量沒有明顯差異。

圖8A是氧氮化矽（SiNO）層的氫的熱脫附譜。圖8B是氧氮化矽層與氫化氮化矽的氫的熱脫附譜。相較於圖8A與圖8B中的氮氧化矽（SiON）層，氧氮化矽（SiNO）層的氮濃度較高。

請參考圖8A，以電漿增強化學氣相沉積於基底上形成厚度為100奈米的氧氮化矽（SiNO）層。沉積氧氮化矽層所使用的矽甲烷的流量為150 sccm，氮氣的流量為5000 sccm，氨氣的流量為100 sccm，一氧化二氮的流量為500 sccm。沉積氧氮化矽層時的壓力為300 Pa，沉積氧氮化矽層時的溫度為350 ℃，沉積氧氮化矽層時所用的功率為2500 W。基底上只有氧氮化矽層的試片在圖8A中以Only SiNO表示。

請參考圖8B，以電漿增強化學氣相沉積於基底上形成厚度為300奈米的氫化氮化矽（SiN:H）。沉積氫化氮化矽所使用的製程參數如圖7B的相關描述所述。接著，於氫化氮化矽上沉積100奈米的氧氮化矽層，沉積氧氮化矽層的方式如前段所述。基底上只有氫化氮化矽層的試片在圖8B中以Only SiN:H表示，基底上依序堆疊有氫化氮化矽層以及氧氮化矽層的試片在圖8B中以SiN:H/SiNO表示。

結合圖8A與圖8B可以得知，雖然氧氮化矽層本身的氫的逸散量不高，但利用氧氮化矽層做為覆蓋層並不能明顯的降低氫化氮化矽層的氫的逸散量。具體地說，如圖8B所示，隨著溫度上升，被氧氮化矽層覆蓋之氫化氮化矽層（SiN:H/SiON）與未被氧氮化矽層覆蓋之氫化氮化矽層（Only SiN:H）的氫的逸散量沒有明顯差異。

圖9A是氮化矽層（SiN）的氫的熱脫附譜。圖9B是氮化矽層與氫化氮化矽的氫的熱脫附譜。在圖9A與圖9B中，氮化矽層的氫濃度低於氫化氮化矽的氫濃度。舉例來說，氮化矽層的相關特徵可以參考前述實施例中的第二氮化矽層，而氫化氮化矽的相關特徵可以參考前述實施例中的第一氮化矽層。

請參考圖9A，以電漿增強化學氣相沉積於基底上形成厚度為100奈米的氮化矽層。沉積氮化矽層所使用的矽甲烷的流量為150 sccm，氮氣的流量為5000 sccm，氨氣的流量為100 sccm。沉積氮化矽層時的壓力為200 Pa，沉積氮化矽層時的溫度為350 ℃，沉積氮化矽層時所用的功率為2000 W。基底上只有氮化矽層的試片在圖9A中以Only SiN表示。

請參考圖9B，以電漿增強化學氣相沉積於基底上形成厚度為300奈米的氫化氮化矽（SiN:H）。沉積氫化氮化矽所使用的製程參數如圖7B的相關描述所述。接著，於氫化氮化矽上沉積100奈米的氮化矽層，沉積氮化矽層的方式如前段所述。基底上只有氫化氮化矽層的試片在圖9B中以Only SiN:H表示，基底上依序堆疊有氫化氮化矽層以及氮化矽層的試片在圖9B中以SiN:H/SiN表示。

結合圖9A與圖9B可以得知，氮化矽層本身的氫的逸散量不高，且利用氮化矽層做為覆蓋層可以明顯的降低氫化氮化矽層的氫的逸散量。具體地說，如圖9B所示，隨著溫度上升，被氮化矽層覆蓋之氫化氮化矽層（SiN:H/SiON）的氫的逸散量明顯低於未被氧氮化矽層覆蓋之氫化氮化矽層（Only SiN:H）的氫的逸散量。

基於圖7A至圖9B，可以知道使用氫濃度較低的氮化矽層覆蓋於氫濃度較高的氮化矽層，可以有效的減少氫元素的溢散。

綜上所述，本發明的半導體裝置中的第二氮化矽層可以有效的避免第一氮化矽層中的氫元素擴散至第一金屬氧化物層中，進而提升半導體裝置的可靠度。

10A,10B,10C:半導體裝置 100:基板 110:第一氮化矽層 111:氧化物層 112:第三氮化矽層 112’,120’:氮化矽材料層 120:第二氮化矽層 130,132:氧化物絕緣層 140,142:閘介電層 144:介電層 150:層間介電層 152:保護層 AA:顯示區 BA:周邊區 ch1~ch4:通道區 D1:第一汲極 D2:第二汲極 D3:第三汲極 D4:第四汲極 dr1~dr4:汲極區 E1:第一電容電極 E2:第二電容電極 E3:第三電容電極 E4:第四電容電極 FL薄膜電晶體元件層 G1:第一閘極 G2:第二閘極 G3:第三閘極 G4:第四閘極 ND:法線方向 OS1,OS1’:第一金屬氧化物層 OS2,OS2’:第二金屬氧化物層 OS3,OS3’:第三金屬氧化物層 P:摻雜製程 PS:矽半導體層 S1:第一源極 S2第二源極 S3:第三源極 S4:第四源極 SM:遮蔽金屬層 sr1~ sr4:源極區 TM1:第一接觸端 TM2:第二接觸端 TM3:第三接觸端 TFT1:第一薄膜電晶體 TFT2:第二薄膜電晶體 TFT3:第三薄膜電晶體 TFT4:第四薄膜電晶體 t1,t2,t3,t4:厚度 V1:第一接觸孔 V2:第二接觸孔 V3:第三接觸孔 V4:第四接觸孔 V5:第五接觸孔 V6:第六接觸孔 V7:第七接觸孔 V8:第八接觸孔 V9:第九接觸孔 V10:第十接觸孔

圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖2A至圖2F是圖1的半導體裝置的製造方法的剖面示意圖。圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖4A至圖4G是圖3的半導體裝置的製造方法的剖面示意圖。圖5是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖6是依照本發明的一實施例的一種半導體裝置的上視示意圖。圖7A是氮氧化矽層（SiNO）的氫的熱脫附譜（Thermal desorption spectroscopy, TDS）。圖7B是氮氧化矽層與氫化氮化矽的氫的熱脫附譜。圖8A是氧氮化矽層（SiON）的氫的熱脫附譜。圖8B是氧氮化矽層與氫化氮化矽的氫的熱脫附譜。圖9A是氮化矽層的氫的熱脫附譜。圖9B是氮化矽層與氫化氮化矽的氫的熱脫附譜。

10A:半導體裝置

100:基板

110:第一氮化矽層

111:氧化物層

120:第二氮化矽層

130:氧化物絕緣層

140:閘介電層

150:層間介電層

ch1~ch3:通道區

D1:第一汲極

D2:第二汲極

D3:第三汲極

dr1~dr3:汲極區

G1:第一閘極

G2:第二閘極

G3:第三閘極

ND:法線方向

OS1:第一金屬氧化物層

OS2:第二金屬氧化物層

OS3:第三金屬氧化物層

S1:第一源極

S2:第二源極

S3:第三源極

sr1~sr3:源極區

TFT1:第一薄膜電晶體

TFT2:第二薄膜電晶體

TFT3:第三薄膜電晶體

t1,t2,t3:厚度

Claims

一種半導體裝置，包括：一基板；一第一氮化矽層，位於該基板之上；一第二氮化矽層，位於該第一氮化矽層之上，其中該第一氮化矽層與該第二氮化矽層皆包含氫元素，且該第二氮化矽層的氫濃度低於該第一氮化矽層的氫濃度，該第二氮化矽層的厚度小於該第一氮化矽層的厚度；一氧化物絕緣層，位於該第二氮化矽層上；以及一第一金屬氧化物層，位於該氧化物絕緣層上，其中該第二氮化矽層位於該第一金屬氧化物層與該基板之間。
如請求項1所述的半導體裝置，更包括：一氧化物層，位於該第一氮化矽層的上表面，其中該第一氮化矽層以及該氧化物層位於該第二氮化矽層與該基板之間，且該第二氮化矽層的下表面直接接觸該氧化物層的上表面，且該氧化物絕緣層直接接觸該氧化物層的該上表面以及該第二氮化矽層的上表面。
如請求項2所述的半導體裝置，更包括：一第二金屬氧化物層，位於該氧化物絕緣層上，其中該第一氮化矽層以及該第二氮化矽層位於該第一金屬氧化物層與該基板之間，該第一氮化矽層位於該第二金屬氧化物層與該基板之間，且該第二氮化矽層於該基板的上表面的一法線方向上不重疊於該第二金屬氧化物層。
如請求項3所述的半導體裝置，更包括：一閘介電層，位於該第一金屬氧化物層以及該第二金屬氧化物層上；一第一閘極以及一第二閘極，位於該閘介電層上，且於該基板的該上表面的該法線方向上分別重疊於該第一金屬氧化物層以及該第二金屬氧化物層；一第一源極以及一第一汲極，電性連接至該第一金屬氧化物層；以及一第二源極以及一第二汲極，電性連接至該第二金屬氧化物層。
如請求項2所述的半導體裝置，其中該第一氮化矽層的氫濃度大於或等於20 at%且小於或等於35 at%，該第二氮化矽層的氫濃度大於或等於5 at%且小於20 at%。
如請求項2所述的半導體裝置，其中該第一氮化矽層的厚度與該第二氮化矽層的厚度為100埃至3000埃。
如請求項1所述的半導體裝置，更包括：一保護層，位於該基板之上；以及一第三氮化矽層，其中該第三氮化矽層的下表面與該第二氮化矽層的下表面直接接觸該保護層的上表面，其中該第二氮化矽層與該第三氮化矽層皆包含氫元素，且該第二氮化矽層的氫濃度低於該第三氮化矽層的氫濃度，該第二氮化矽層的厚度小於該第三氮化矽層的厚度。
如請求項7所述的半導體裝置，更包括：一第二金屬氧化物層，位於該氧化物絕緣層上，其中該第三氮化矽層位於該第二金屬氧化物層與該基板之間，該第三氮化矽層於該基板的上表面的一法線方向上不重疊於該第一金屬氧化物層。
如請求項8所述的半導體裝置，更包括：一閘介電層，位於該第一金屬氧化物層以及該第二金屬氧化物層上；一第一閘極以及一第二閘極，位於該閘介電層上，且於該基板的該上表面的該法線方向上分別重疊於該第一金屬氧化物層以及該第二金屬氧化物層；一第一源極以及一第一汲極，電性連接至該第一金屬氧化物層；以及一第二源極以及一第二汲極，電性連接至該第二金屬氧化物層。
如請求項7所述的半導體裝置，其中該第三氮化矽層的氫濃度大於或等於20 at%且小於或等於35 at%，該第二氮化矽層的氫濃度大於或等於5 at%且小於20 at%。
如請求項7所述的半導體裝置，其中該第三氮化矽層的厚度與該第二氮化矽層的厚度為100埃至3000埃。
如請求項1所述的半導體裝置，其中該第二氮化矽層的密度大於或等於2.75g/cm ³。
如請求項1所述的半導體裝置，更包括：一薄膜電晶體，位於該氧化物絕緣層與該基板之間。
如請求項13所述的半導體裝置，其中該薄膜電晶體位於該氧化物絕緣層與該第一氮化矽層之間。
如請求項1所述的半導體裝置，更包括：一第二金屬氧化物層，位於該氧化物絕緣層上，其中該第一金屬氧化物層的一第一通道區的氫濃度低於該第二金屬氧化物層的一第二通道區的氫濃度。
一種半導體裝置的製造方法，包括：形成一第一氮化矽層於一基板之上；形成一第二氮化矽層於該第一氮化矽層之上，其中該第一氮化矽層與該第二氮化矽層皆包含氫元素，且該第二氮化矽層的氫濃度低於該第一氮化矽層的氫濃度，該第二氮化矽層的厚度小於該第一氮化矽層的厚度；形成一氧化物絕緣層於該第二氮化矽層上；以及形成一第一金屬氧化物層於該氧化物絕緣層上，其中該第二氮化矽層位於該第一金屬氧化物層與該基板之間。
如請求項16所述的半導體裝置的製造方法，更包括：形成一氧化物層於該第一氮化矽層上，其中形成該第二氮化矽層的方法包括：形成一氮化矽材料層於該氧化物層上；以及在大於或等於20℃且小於或等於25℃下使用濃度為0.5 wt%的氫氟酸蝕刻該氮化矽材料層以獲得該第二氮化矽層，其中該第二氮化矽層的蝕刻速率小於或等於2 奈米/分鐘。
如請求項16所述的半導體裝置的製造方法，更包括：形成一保護層於該基板之上；形成一氮化矽材料層於該保護層之上；以及蝕刻該氮化矽材料層以獲得一第三氮化矽層，其中該第三氮化矽層的下表面與該第二氮化矽層的下表面直接接觸該保護層的上表面。
如請求項18所述的半導體裝置的製造方法，其中該第二氮化矽層的厚度小於該第三氮化矽層的厚度。
如請求項16所述的半導體裝置的製造方法，更包括：形成一第二金屬氧化物層於該氧化物絕緣層上；形成一閘介電層於該第一金屬氧化物層以及該第二金屬氧化物層上；形成一第一閘極以及一第二閘極於該閘介電層上，且該第一閘極以及該第二閘極於該基板的該上表面的該法線方向上分別重疊於該第一金屬氧化物層以及該第二金屬氧化物層；以該第一閘極以及該第二閘極為罩幕，對該第一金屬氧化物層以及該第二金屬氧化物層執行摻雜製程；形成一第一源極以及一第一汲極，電性連接至該第一金屬氧化物層；以及形成一第二源極以及一第二汲極，電性連接至該第二金屬氧化物層。