TW202324682A

TW202324682A - 主動元件基板

Info

Publication number: TW202324682A
Application number: TW111117040A
Authority: TW
Inventors: 范揚順; 李奎佑
Original assignee: 友達光電股份有限公司
Priority date: 2021-12-09
Filing date: 2022-05-05
Publication date: 2023-06-16
Also published as: TWI829183B; TW202324761A; TWI799254B; TW202324768A; TW202324608A; TWI804302B; TWI814340B; TW202230615A; TW202324743A; TWI813217B; TWI828142B; TW202324764A; TWI816413B; TW202341448A; TW202324536A; TWI822129B; TW202324762A; TWI798110B; TW202324339A; TW202324766A

Abstract

一種主動元件基板，包括基板、開關元件以及可變電阻式記憶體。開關元件包括第一金屬氧化物層、第二金屬氧化物層、第一閘極、源極以及汲極。第二金屬氧化物層接觸第一金屬氧化物層。第一閘極重疊於第一金屬氧化物層以及第二金屬氧化物層。可變電阻式記憶體包括第一電極、第三金屬氧化物層、第四金屬氧化物層以及第二電極。第三金屬氧化物層電性連接該第一電極。第四金屬氧化物層接觸第三金屬氧化物層。第二電極電性連接開關元件以及第四金屬氧化物層。

Description

主動元件基板

本發明是有關於一種主動元件基板。

由於包含金屬氧化物半導體的薄膜電晶體易受到環境中的氧氣、氫氣和水的影響，使其在長時間使用之後，容易出現性能衰退，影響薄膜電晶體的電性。舉例來說，在包含薄膜電晶體陣列的顯示裝置中，若部分的薄膜電晶體的金屬氧化物半導體出現性能衰退，容易使顯示裝置所顯示的畫面產生不均勻(Mura)的問題。一般來説，為了減少這種不均勻的問題，會將畫素電路連接至外部晶片，並透過外部補償記憶體儲存大量的電流資訊。前述電流資訊經演算法演算以得到補償電流或電壓，再將補償電流或電壓回饋至回畫素電路中。然而，外部晶片的電路設計複雜，且成本高。

本發明提供一種主動元件基板，其可變電阻式記憶體具有優異的電阻切換性能。

本發明提供一種主動元件基板，可以節省設置可變電阻式記憶體所需的面積。

本發明的至少一實施例提供一種主動元件基板。主動元件基板包括基板、開關元件以及可變電阻式記憶體。開關元件設置於基板之上，且包括第一金屬氧化物層、第二金屬氧化物層、第一閘極、源極以及汲極。第二金屬氧化物層接觸第一金屬氧化物層。第一閘極在基板的頂面的法線方向上重疊於第一金屬氧化物層以及第二金屬氧化物層。源極以及汲極電性連接第二金屬氧化物層。可變電阻式記憶體設置於基板之上，且包括第一電極、第三金屬氧化物層、第四金屬氧化物層以及第二電極。第三金屬氧化物層電性連接該第一電極。第四金屬氧化物層接觸第三金屬氧化物層。第二電極電性連接開關元件以及第四金屬氧化物層，且第一電極、第三金屬氧化物層、第四金屬氧化物層以及第二電極在基板的頂面的法線方向上彼此重疊。

本發明的至少一實施例提供一種主動元件基板。主動元件基板包括基板、第一金屬氧化物層、第一閘極、層間介電層、第二金屬氧化物層、第一電極以及第二電極。第一金屬氧化物層具有源極區、汲極區以及位於源極區與汲極區之間的通道區。第一閘極在基板的頂面的法線方向上重疊於第一金屬氧化物層的通道區。層間介電層位於第一閘極之上。第一開口以及第二開口位於層間介電層中，且第一開口以及第二開口在基板的頂面的法線方向上分別重疊於源極區以及汲極區。第二金屬氧化物層位於第一開口中，且接觸第一金屬氧化物層的源極區。第一電極位於第二金屬氧化物層上，且第一電極、第二金屬氧化物層以及第一金屬氧化物層的源極區在基板的頂面的法線方向上彼此重疊。第二電極位於第二開口中，且電性連接汲極區。

圖1是依照本發明的一實施例的一種主動元件基板的剖面示意圖。

主動元件基板10A包括基板100、開關元件T1以及可變電阻式記憶體R1。

基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。若使用導電材料或金屬時，則在基板100上覆蓋一層絕緣層（未繪示），以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚二甲酸乙二醇酯（polyethylene naphthalate, PEN）、聚酯（polyester, PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate, PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺(polyimide, PI）或金屬軟板（Metal Foil）或其他可撓性材質。

開關元件T1以及可變電阻式記憶體R1設置於基板100之上。在一些實施例中，開關元件T1與基板100之間以及可變電阻式記憶體R1與基板100之間還設置有一層或多層緩衝層（未繪示），但本發明不以此為限。開關元件T1包括第一閘極202、第一堆疊結構ST1、第二閘極232、源極242以及汲極244。可變電阻式記憶體R1包括第一電極204、第二堆疊結構ST2以及第二電極234。

第一閘極202以及第一電極204設置於基板100之上。在一實施例中，第一閘極202以及第一電極204可以為不易氧化且具有較高功函數(work function)的非活性金屬，例如包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。在一些實施例中，第一閘極202以及第一電極204包括成分相同或不同的材料。在一些實施例中，第一閘極202以及第一電極204包括相同或不同的厚度。在一些實施例中，第一閘極202以及第一電極204屬於同一圖案化層，且第一閘極202以及第一電極204彼此分離。

第一閘介電層110位於第一閘極202以及第一電極204上。第一閘介電層110覆蓋第一閘極202以及第一電極204，且第一閘介電層110具有重疊於第一電極204的第一開口。第一閘介電層110的材料例如為氧化矽、氮化矽、氮氧化矽、氧化鉿或其他合適的材料。

第一堆疊結構ST1以及第二堆疊結構ST2位於第一閘介電層110上。第一堆疊結構ST1包括互相重疊的第一金屬氧化物層212以及第二金屬氧化物層222，其中第二金屬氧化物層222接觸第一金屬氧化物層212的上表面。第二堆疊結構ST2包括互相重疊的第三金屬氧化物層214以及第四金屬氧化物層224，其中第四金屬氧化物層224接觸第三金屬氧化物層214的上表面。

第一金屬氧化物層212在基板100的頂面的法線方向ND上重疊於第一閘極202，且第三金屬氧化物層214在基板100的頂面的法線方向ND上重疊於第一電極204。第三金屬氧化物層214填入第一閘介電層110中的第一開口並電性連接至第一電極204。在一些實施例中，第三金屬氧化物層214與第一電極204之間具有肖特基接觸。在一些實施例中，第一金屬氧化物層212以及第三金屬氧化物層214屬於同一圖案化層。

第二金屬氧化物層222與第四金屬氧化物層224在基板100的頂面的法線方向ND上分別重疊並接觸於第一金屬氧化物層212以及第三金屬氧化物層214。第二金屬氧化物層222包括源極區222a、汲極區222c及位於源極區222a與汲極區222c之間的通道區222b，其中通道區222b在法線方向ND上重疊於第一閘極202。在一些實施例中，源極區222a與汲極區222c經摻雜而具有低於通道區222b的電阻率。在一些實施例中，第四金屬氧化物層224與第二金屬氧化物層222的通道區222b具有實質上相同的電阻率。在一些實施例中，第二金屬氧化物層222與第四金屬氧化物層224屬於同一圖案化層。

第一金屬氧化物層212的載子濃度大於第二金屬氧化物層222的通道區222b的載子濃度。第一金屬氧化物層212的氧濃度小於第二金屬氧化物層222的通道區222b的氧濃度。在一些實施例中，第一金屬氧化物層212的氧濃度為10at%至50at%，且第二金屬氧化物層222的通道區222b的氧濃度為30at%至70at%。在一些實施例中，藉由調整氧濃度，使第一金屬氧化物層212的能隙（Band Gap）小於第二金屬氧化物層222的能隙，藉此於第一金屬氧化物層212以及第二金屬氧化物層222之間的界面形成二維電子氣2DEG。第二金屬氧化物層222的厚度t2小於或等於第一金屬氧化物層212的厚度t1，藉此使二維電子氣2DEG更容易的形成於前述界面。在一些實施例中，第一金屬氧化物層212的厚度t1為10奈米至50奈米，第二金屬氧化物層222的厚度t2為5奈米至50奈米。在一些實施例中，第一金屬氧化物層212以及第二金屬氧化物層222的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物、銦鎢鋅氧化物等四元化合物或包含前述四元化合物中的其中兩種金屬元素以及氧元素的三元化合物。

第三金屬氧化物層214的載子濃度大於第四金屬氧化物層224的載子濃度。第三金屬氧化物層214的氧濃度小於第四金屬氧化物層224的氧濃度。在一些實施例中，第三金屬氧化物層214的氧濃度為10at%至50at%，且第四金屬氧化物層224的氧濃度為30at%至70at%。在一些實施例中，對第二堆疊結構ST2施加電壓可以使第二堆疊結構ST2在不同電阻率的狀態之間進行切換，換句話說，第二堆疊結構ST2具有多個不同電阻率的狀態。由於第三金屬氧化物層214的載子濃度不同於第四金屬氧化物層224的載子濃度，第二堆疊結構ST2的不同狀態的電阻率為漸變的，換句話說，可變電阻式記憶體R1可以儲存單級單元、多級單元、三級單元、四級單元甚至為類比資訊。第四金屬氧化物層224的厚度t2小於或等於第三金屬氧化物層214的厚度t1。在一些實施例中，第三金屬氧化物層214的厚度t1為10奈米至50奈米，第四金屬氧化物層224的厚度t2為5奈米至50奈米。在一些實施例中，第三金屬氧化物層214以及第四金屬氧化物層224的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物、銦鎢鋅氧化物等四元化合物或包含前述四元化合物中的其中兩種金屬元素以及氧元素的三元化合物。在一些實施例中，第三金屬氧化物層214以及第四金屬氧化物層224包括非晶質。

第二閘介電層120設置於第一堆疊結構ST1以及第二堆疊結構ST2之上，且覆蓋第一堆疊結構ST1以及第二堆疊結構ST2，且第二閘介電層120具有重疊於第二堆疊結構ST2的第二開口。第二閘介電層120的材料例如為氧化矽、氮化矽、氮氧化矽、氧化鉿或其他合適的材料。

第二閘極232以及第二電極234設置於第二閘介電層120之上。第二閘極232在基板100的頂面的法線方向ND上重疊於第三金屬氧化物層222的通道區222b。在本實施例中，開關元件T1為雙閘極型薄膜電晶體，且第一金屬氧化物層212以及第二金屬氧化物層222位於第一閘極202與第二閘極232之間。第一閘極202在圖式未繪出的區域中電性連接至第二閘極232。舉例來說，第二閘極232填入貫穿第二閘介電層120以及第一閘介電層110的開口（未繪出）而連接至第一閘極202。第二電極234在基板100的頂面的法線方向ND上重疊於第四金屬氧化物層224。第二電極234填入第二閘介電層120的第二開口並電性連接至第四金屬氧化物層224，其中第一電極204、第三金屬氧化物層214、第四金屬氧化物層224以及第二電極234在基板100的頂面的法線方向ND上彼此重疊。在一些實施例中，第二電極234與第四金屬氧化物層224之間具有肖特基接觸。第二堆疊結構ST2位於第一電極204與第二電極234之間，且連接第一電極204與第二電極234。

在一實施例中，第二閘極232以及第二電極234可以為不易氧化且具有較高功函數的非活性金屬，例如包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。在一些實施例中，第二閘極232以及第二電極234包括成分相同或不同的材料。在一些實施例中，第二閘極232以及第二電極234包括相同或不同的厚度。在一些實施例中，第二閘極232以及第二電極234屬於同一圖案化層，第二閘極232以及第二電極234彼此分離。

層間介電層130設置於第二閘極232以及第二電極234之上，且覆蓋第二閘極232以及第二電極234。層間介電層130的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。

源極242以及汲極244位於層間介電層130上，且分別填入貫穿層間介電層130以及第二閘介電層120的開口而電性連接至第一堆疊結構ST1。在一些實施例中，源極242以及汲極244分別電性連接至第二金屬氧化物層222的源極區222a及汲極區222c。另外，開關元件T1的源極242還填入貫穿層間介電層130的開口而電性連接至第二電極234。

基於上述，主動元件基板10A的開關元件T1中具有二維電子氣2DEG，因此可以提升開關元件T1的輸出電流大小。另外，可變電阻式記憶體R1包括載子濃度不同的第三金屬氧化物層214以及第四金屬氧化物層224，因此可變電阻式記憶體R1可以儲存類比資訊。

圖2A至圖2H是圖1的主動元件基板的製造方法的剖面示意圖。

請參考圖2A，形成第一閘極202以及第一電極204於基板100之上。在一些實施例中，形成第一閘極202以及第一電極204的方法包括以下步驟：首先，在基板100上形成毯覆的導電材料層（未繪示）；接著，利用微影製程，在導電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對導電材料層進行濕式或乾式蝕刻製程，以形成第一閘極202以及第一電極204；之後，移除圖案化光阻。換句話說，第一閘極202以及第一電極204例如為同時形成。

請參考圖2B，形成第一閘介電層110於第一閘極202以及第一電極204之上。第一閘介電層110具有暴露出第一電極204的第一開口O1。

請參考圖2C，形成第一堆疊結構ST1’以及第二堆疊結構ST2於第一閘介電層110之上。第一堆疊結構ST1’包括互相重疊的第一金屬氧化物層212以及第二金屬氧化物層222’，且第二堆疊結構ST2包括互相重疊的第三金屬氧化物層214以及第四金屬氧化物層224。

形成第一堆疊結構ST1’以及第二堆疊結構ST2的方法包括：首先，在第一閘介電層110上形成毯覆的兩層半導體材料層（未繪示）；接著，利用微影製程，在上層半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對兩層半導體材料層進行濕式或乾式蝕刻製程，以形成第一堆疊結構ST1’以及第二堆疊結構ST2；之後，移除圖案化光阻。換句話說，第一金屬氧化物層212以及第三金屬氧化物層214例如為同時形成，且第二金屬氧化物層222’以及第四金屬氧化物層224例如為同時形成。

在本實施例中，第一堆疊結構ST1’以及第二堆疊結構ST2是透過一次微影蝕刻製程形成，其中第一金屬氧化物層212的側壁對齊第二金屬氧化物層222’的側壁，且第三金屬氧化物層214的側壁對齊第四金屬氧化物層224的側壁。在其他實施例中，第一堆疊結構ST1’以及第二堆疊結構ST2是透過兩次微影蝕刻製程形成，其中第一金屬氧化物層212以及第三金屬氧化物層214透過同一次微影蝕刻製程形成，且第二金屬氧化物層222’以及第四金屬氧化物層224透過另一次微影蝕刻製程形成。換句話說，第一金屬氧化物層212的側壁可以不對齊第二金屬氧化物層222’的側壁，且第三金屬氧化物層214的側壁可以不對齊第四金屬氧化物層224的側壁

請參考圖2D，形成第二閘介電層120於第一堆疊結構ST1’以及第二堆疊結構ST2之上，第二閘介電層120具有暴露出第四金屬氧化物層224的第二開口O2。

請參考圖2E，形成第二閘極232以及第二電極234於第二閘介電層120上。第二電極234填入第二閘介電層120的第二開口O2中，以接觸第四金屬氧化物層224。

接著，以第二閘極232以及第二電極234為遮罩，對第二金屬氧化物層222’進行摻雜製程P，以形成包括源極區222a、通道區222b與汲極區222c的第二金屬氧化物層222。在一些實施例中，摻雜製程P包括氫電漿製程或離子植入製程。在本實施例中，由於第四金屬氧化物層224被第二電極234所覆蓋，摻雜製程P不會對第四金屬氧化物層224進行摻雜。

請參考圖2F，形成層間介電層130於第二閘介電層120、第二閘極232以及第二電極234之上。在一些實施例中，層間介電層130為不含氫的絕緣層，藉此避免層間介電層130中的氫原子擴散至第一堆疊結構ST1以及第二堆疊結構ST2，但本發明不以此為限。在一些實施例中，層間介電層130中含有氫原子，因此，可以藉由熱處理使氫原子擴散至第一堆疊結構ST1中，以調整第一堆疊結構ST1的電阻率。在一些實施例中，當使用層間介電層130中的氫原子進行第一堆疊結構ST1的摻雜時，可以省略圖2F的摻雜製程P。

請參考圖2G，形成開口V1、V2、V3，方法包括以下步驟：首先，利用微影製程，在層間介電層130上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來進行濕式或乾式蝕刻製程，以於層間介電層130以及第二閘介電層120中形成開口V1、V2，同時於層間介電層130中形成開口V3；之後，移除圖案化光阻。開口V1、V2分別暴露出第二金屬氧化物層222的汲極區222c以及源極區222a，開口V3暴露出第二電極234。

最後請回到圖1，形成汲極244以及源極242於層間介電層130上。汲極244以及源極242分別填入開口V1、V2以電性連接汲極區222c以及源極區222a。此外，源極242還填入開口V3中以電性連接第二電極234。在一些實施例中，形成汲極244以及源極242的方法包括以下步驟：首先，在層間介電層130上形成毯覆的導電材料層（未繪示）；接著，利用微影製程，在導電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對導電材料層進行濕式或乾式蝕刻製程，以形成汲極244以及源極242；之後，移除圖案化光阻。換句話說，汲極244以及源極242例如為同時形成。

經過上述製程後可大致上完成主動元件基板10A的製作。

圖3是依照本發明的一實施例的一種主動元件基板的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖3的主動元件基板10B與圖1的主動元件基板10A的主要差異在於：主動元件基板10B的汲極244與源極242延伸穿過第二金屬氧化物層222。

請參考圖3，汲極244與源極242延伸穿過第二金屬氧化物層222，並接觸第一金屬氧化物層212以及第二金屬氧化物層222的界面。換句話說，汲極244與源極242直接接觸二維電子氣2DEG，藉此提升開關元件T1的輸出電流大小。

圖4是依照本發明的一實施例的一種主動元件基板的剖面示意圖。在此必須說明的是，圖4的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖4的主動元件基板10C與圖1的主動元件基板10A的主要差異在於：主動元件基板10C的第一金屬氧化物層212包括第一摻雜區212a以及第二摻雜區212c。

在本實施例中，執行摻雜製程以於第二金屬氧化物層222中形成源極區222a以及汲極區222c，且摻雜製程於第一金屬氧化物層212中形成第一摻雜區212a以及第二摻雜區212c。換句話說，摻雜製程中的摻子（例如氫原子）穿過第二金屬氧化物層222後抵達第一金屬氧化物層212，並於第一金屬氧化物層212中形成第一摻雜區212a以及第二摻雜區212c。第一摻雜區212a以及第二摻雜區212c分別接觸源極區222c以及汲極區222a的底部。

在一些實施例中，第一摻雜區212a的厚度以及第二摻雜區212c的厚度小於第一金屬氧化物層212的厚度。

在一些實施例中，源極區222a、汲極區222c、第一摻雜區212a以及第二摻雜區212c的寬度隨著靠近基板100而逐漸縮小。源極區222a以及汲極區222c朝向通道區222b的面為弧面。

圖5是依照本發明的一實施例的一種畫素電路PX的等效電路示意圖。圖5的畫素電路PX例如是前述任一實施例中的主動元件基板10A~10C上的畫素電路PX。

請參考圖5，畫素電路PX可包括開關電晶體Tsw、補償記憶體Rc、寫入電晶體Twr、儲存電容Cst、驅動電晶體Tdr、感測電晶體Tse及發光元件EL，其中開關電晶體Tsw例如為圖1至圖4中任一實施例中的開關元件T1，且補償記憶體Rc例如為圖1至圖4中任一實施例中的可變電阻式記憶體R1。

開關電晶體Tsw的閘極(例如為圖1至圖4中的第一閘極202以及第二閘極232)電性連接於電壓V _S1(例如為掃描線電壓)，開關電晶體Tsw的汲極(例如為圖1至圖4中的汲極244)電性連接於電壓V _data(例如為資料線電壓)，開關電晶體Tsw的源極(例如為圖1至圖4中的源極242電性連接於補償記憶體Rc的一端(例如圖1至圖4中的第二電極234)，補償記憶體Rc的另一端(例如圖1至圖4中的第一電極204)可電性連接於第一節點a。電壓V _S1用於控制開關電晶體Tsw的開關，補償記憶體Rc用於補償驅動電晶體Tdr在長時間的操作下產生的電壓偏移。

寫入電晶體Twr的閘極電性連接於電壓V _R，寫入電晶體Twr的汲極電性連接於第一節點a，寫入電晶體Twr的源極連接於電壓V _com。寫入電晶體Twr可用於畫素補償資訊的寫入，電壓V _R用於控制寫入電晶體Twr的開關。

儲存電容Cst的一端電性連接於第二節點b，儲存電容Cst的另一端電性連接於第三節點c。第一節點a與第二節點b電性相連。

驅動電晶體Tdr的閘極電性連接於第二節點b，驅動電晶體Tdr的汲極電性連接於電壓V _DD，驅動電晶體Tdr的源極電性連接於第三節點c。由於驅動電晶體Tdr的閘極電性連接至儲存電容Cst，即使關閉開關電晶體Tsw，驅動電晶體Tdr仍可持續導通一小段時間。

感測電晶體Tse的閘極電性連接於電壓V _S2，感測電晶體Tse的汲極電性連接於第三節點c，感測電晶體Tse的源極電性連接於電壓V _sus。電壓V _S2用於控制感測電晶體Tse的開關，以透過感測電晶體Tse將驅動電流的資訊傳送給外部晶片(未繪示)。

發光元件EL的一端電性連接於第三節點c，發光元件EL的另一端電性連接於電壓V _SS。發光元件EL的亮度會因為通過驅動電晶體Tdr之驅動電流的大小不同而改變。發光元件EL例如是微型發光二極體、有機發光二極體或其他發光元件。

圖6是依照本發明的一實施例的一種顯示裝置在圖5的畫素電路設置下的畫素補償操作流程圖。

以下簡述顯示裝置在畫素電路PX的設置下，畫素補償的操作方式，請同時參考圖5及圖6。首先，顯示裝置為關閉狀態，使畫素電路PX在背景執行灰階(grey level)感測。灰階感測的方式例如是將驅動電晶體Tdr及感測電晶體Tse開啟，以使通過驅動電晶體Tdr的驅動電流可以透過感測電晶體Tse傳送給外部晶片。在一些實施例中，在灰階感測的過程中，寫入電晶體Twr為關斷狀態。

接著，外部晶片透過訊號處理及演算，建立出對應模型，進而計算出對應的補償資訊。之後，再將補償資訊寫入畫素電路PX中。舉例來說，開啟寫入電晶體Twr及開關電晶體Tsw，以將外部晶片計算出的補償資訊透過控制開關電晶體Tsw與寫入電晶體Twr寫入畫素電路PX中的補償記憶體Rc。具體地說，補償記憶體Rc的電阻會因為第一電極與第二電極之間的電壓差而改變。當第一電極與第二電極之間的電壓差很大時，第一電極與第二電極之間的第一金屬氧化物層以及第二金屬氧化物層中會產生較多的載子通道，使補償記憶體Rc處於低電阻狀態。補償記憶體Rc的第一電極與第二電極之間的電壓差很小時，第一電極與第二電極之間的第一金屬氧化物層以及第二金屬氧化物層中會產生較少的載子通道，使補償記憶體Rc處於高電阻狀態。在一些實施例中，補償記憶體Rc中包括載子濃度不同的第一金屬氧化物層以及第二金屬氧化物層的堆疊，因此，補償記憶體Rc可以包括漸變的電阻狀態。透過調整補償記憶體Rc的第一電極與第二電極之間的電壓差來改變補償記憶體Rc的電阻。在一些實施例中，在將補償資訊寫入畫素電路PX時，感測電晶體Tse為關斷狀態。

接著，開啟顯示裝置。由於補償資料已經寫入補償記憶體Rc，通過補償記憶體Rc而抵達驅動電晶體Tdr的閘極的電流得以被改變，進而調整了通過驅動電晶體Tdr的驅動電流的大小，達成畫素補償的功能。在一些實施例中，在開啟顯示裝置時，寫入電晶體Twr以及感測電晶體Tse為關斷狀態。本發明透過將補償記憶體Rc設置於畫素電路PX中，因而不需要在外部晶片中設置補償記憶體，使整體系統簡化、成本降低。

圖7是依照本發明的一實施例的一種主動元件基板的剖面示意圖。

主動元件基板10D包括基板100、第一金屬氧化物層216、第一閘極236、層間介電層130、第二金屬氧化物層226、第一電極243以及第二電極245。

第一金屬氧化物層216位於基板100之上。在本實施例中，第一金屬氧化物層216與基板100之間還包括緩衝層102。緩衝層102的材料例如為氧化矽、氮化矽、氮氧化矽或上述材料的組合。

第一金屬氧化物層216包括源極區216a、汲極區216c及位於源極區216a與汲極區216c之間的通道區216b。在一些實施例中，源極區216a與汲極區216c經摻雜而具有低於通道區216b的電阻率。

在一些實施例中，第一金屬氧化物層216的厚度t1為10奈米至50奈米。在一些實施例中，第一金屬氧化物層216的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物、銦鎢鋅氧化物等四元化合物或包含前述四元化合物中的其中兩種金屬元素以及氧元素的三元化合物。閘介電層122設置於之上，且閘介電層122覆蓋第一金屬氧化物層216。

第一閘極236設置於閘介電層122之上。第一閘極236在基板100的頂面的法線方向ND上重疊於第一金屬氧化物層216的通道區216b。

在一實施例中，第一閘極236可以為不易氧化且具有較高功函數的非活性金屬，例如包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。層間介電層130設置於第一閘極236之上，且覆蓋第一閘極236。

層間介電層130位於第一閘極236之上，且覆蓋第一閘極236。層間介電層130的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。開口V1以及開口V2位於層間介電層130以及閘介電層122中，且開口V1以及開口V2在基板100的頂面的法線方向ND上分別重疊於第一金屬氧化物層216的汲極區216c及源極區216a。

第二金屬氧化物層226位於層間介電層130上，且位於開口V2中。第二金屬氧化物層226接觸第一金屬氧化物層216的源極區216a。

在一些實施例中，第二金屬氧化物層226的厚度t2為5奈米至50奈米。在一些實施例中，第二金屬氧化物層226的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物、銦鎢鋅氧化物等四元化合物或包含前述四元化合物中的其中兩種金屬元素以及氧元素的三元化合物。在一些實施例中，第二金屬氧化物層226包括非晶質。

在一些實施例中，第一金屬氧化物層216的通道區216b載子濃度大於第二金屬氧化物層226的的載子濃度。第一金屬氧化物層216的通道區216b的氧濃度小於第二金屬氧化物層226的氧濃度。在一些實施例中，第一金屬氧化物層212的氧濃度為10at%至50at%，且第二金屬氧化物層222的氧濃度為30at%至70at%。

第一電極243位於層間介電層130以及第二金屬氧化物層226上，且第一電極243、第二金屬氧化物層226以及第一金屬氧化物層216的源極區216a在基板100的頂面的法線方向ND上彼此重疊，使第一電極243、第二金屬氧化物層226以及第一金屬氧化物層216的源極區216a具有可變電阻式記憶體的功能。

第二電極245位於層間介電層130上以及開口V1中，且電性連接第一金屬氧化物層216的汲極區216c。

在一些實施例中，第一電極243以及第二電極245的材料可以為不易氧化且具有較高功函數的非活性金屬，例如包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。

基於上述，主動元件基板10D的第一電極243、第二金屬氧化物層226以及第一金屬氧化物層216的源極區216a彼此重疊，因此可以將薄膜電晶體與可變電阻式記憶體整合在一起，藉此節省設置可變電阻式記憶體所需的面積。

圖8A至圖8F是圖7的主動元件基板的製造方法的剖面示意圖。

請參考圖8A，形成第一金屬氧化物層216’於基板100以及緩衝層102之上。在一些實施例中，形成第一金屬氧化物層216’的方法包括以下步驟：首先，在緩衝層102上形成毯覆的半導體材料層（未繪示）；接著，利用微影製程，在半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對半導體材料層進行濕式或乾式蝕刻製程，以形成第一金屬氧化物層216’；之後，移除圖案化光阻。

請參考圖8B，形成閘介電層122於第一金屬氧化物層216’之上。

請參考圖8C，形成第一閘極236於閘介電層122上。

接著，以第一閘極236為遮罩，對第一金屬氧化物層216’進行摻雜製程P，以形成包括源極區216a、通道區216b與汲極區216c的第一金屬氧化物層216。在一些實施例中，摻雜製程P包括氫電漿製程或離子植入製程。

請參考圖8D，形成層間介電層130於閘介電層122、第一閘極236之上。在一些實施例中，層間介電層130為不含氫的絕緣層，藉此避免層間介電層130中的氫原子擴散至第一金屬氧化物層216，但本發明不以此為限。在一些實施例中，層間介電層130中含有氫原子，因此，可以藉由熱處理使氫原子擴散至第一金屬氧化物層216中，以調整第一金屬氧化物層216的電阻率。在一些實施例中，當使用層間介電層130中的氫原子進行第一金屬氧化物層216的摻雜時，可以省略圖8C的摻雜製程P。

請參考圖8E，形成開口V1、V2，方法包括以下步驟：首先，利用微影製程，在層間介電層130上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來進行濕式或乾式蝕刻製程，以於層間介電層130以及閘介電層122中形成開口V1、V2；之後，移除圖案化光阻。開口V1、V2分別暴露出第一金屬氧化物層216的汲極區216c以及源極區216a。

請參考圖8F，形成第二金屬氧化物層226於層間介電層130上以及開口V2中。第二金屬氧化物層226透過開口V2而接觸源極區216a。在一些實施例中，源極區216a與第二金屬氧化物層226接觸，並出現氧的擴散轉移，使源極區216a的氧濃度上升。

最後請回到圖7，形成第一電極243以及第二電極245。於層間介電層130上。第一電極243覆蓋第二金屬氧化物層226。第二電極245填入開口V1以電性連接汲極區222c。在一些實施例中，形成第一電極243以及第二電極245的方法包括以下步驟：首先，在層間介電層130以及第二金屬氧化物層226上形成毯覆的導電材料層（未繪示）；接著，利用微影製程，在導電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對導電材料層進行濕式或乾式蝕刻製程，以形成第一電極243以及第二電極245；之後，移除圖案化光阻。換句話說，第一電極243以及第二電極245例如為同時形成。

經過上述製程後可大致上完成主動元件基板10D的製作。

圖9是依照本發明的一實施例的一種主動元件基板的剖面示意圖。在此必須說明的是，圖9的實施例沿用圖7的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖9的主動元件基板10E與圖7的主動元件基板10A的主要差異在於：主動元件基板10E的第一閘極236位於基板100與第一金屬氧化物層216之間。

圖10是依照本發明的一實施例的一種主動元件基板的剖面示意圖。在此必須說明的是，圖10的實施例沿用圖7的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖10的主動元件基板10F與圖7的主動元件基板10A的主要差異在於：主動元件基板10F更包括第二閘極206，其中第一金屬氧化物層216位於第一閘極236與第二閘極206之間。

圖11是依照本發明的一實施例的一種畫素電路PX的等效電路示意圖。圖11的畫素電路PX例如是前述任一實施例中的主動元件基板10D~10F上的畫素電路PX。

請參考圖11，畫素電路PX可包括開關電晶體Tsw、補償記憶體Rc、儲存電容Cst、驅動電晶體Tdr、感測電晶體Tse及發光元件EL，其中開關電晶體Tsw與補償記憶體Rc的結構為圖7所示的整合了薄膜電晶體與可變電阻式記憶體的半導體裝置。

開關電晶體Tsw的閘極電性連接於電壓V _S1(例如為掃描線電壓)，開關電晶體Tsw的汲極電性連接於電壓V _data(例如為資料線電壓)，開關電晶體Tsw的源極電性連接於第一節點a。

驅動電晶體Tdr的閘極（例如為圖7至圖10的第一閘極236）電性連接於第一節點a。驅動電晶體Tdr的汲極（例如為圖7至圖10的第二電極245）電性連接於電壓V _DD，驅動電晶體Tdr的源極電性連接於補償記憶體Rc的一端。舉例來說，驅動電晶體Tdr的源極與補償記憶體Rc的一端共用相同的導電結構，例如圖7至圖10的第一金屬氧化物層216的源極區216a。

感測電晶體Tse的閘極電性連接於電壓V _S2，感測電晶體Tse的汲極電性連接於第三節點c，感測電晶體Tse的源極電性連接於電壓V _sus。電壓V _S2用於控制感測電晶體Tse的開關，以透過感測電晶體Tse將驅動電流的資訊傳送給外部晶片。

儲存電容Cst的一端電性連接於第一節點a，儲存電容Cst的另一端電性連接於第三節點c。第二節點b與第三節點c電性相連。由於驅動電晶體Tdr的閘極電性連接至儲存電容Cst，即使關閉開關電晶體Tsw，驅動電晶體Tdr仍可持續導通一小段時間。

發光元件EL的一端電性連接於第二節點b，發光元件EL的另一端電性連接於電壓V _SS。發光元件EL的亮度會因為通過驅動電晶體Tdr以及補償記憶體Rc之驅動電流的大小不同而改變。發光元件EL例如是微型發光二極體、有機發光二極體或其他發光元件。

在本實施例中，在第一節點a處，開關電晶體Tsw的源極、驅動電晶體Tdr的閘極以及儲存電容Cst的一端彼此電性連接。在第二節點b處，補償記憶體Rc的另一端（例如為圖7至圖10的第一電極243）以及發光元件EL的一端彼此電性連接。在第三節點c處，感測電晶體Tse的汲極以及儲存電容Cst的另一端彼此電性連接。感測電晶體Tse的汲極透過第三節點c以及第二節點b而電性連接至補償記憶體Rc的另一端。

以下簡述顯示裝置在畫素電路PX的設置下，畫素補償的操作方式，請同時參考圖9及圖6。首先，顯示裝置為關閉狀態，使畫素電路PX在背景執行灰階(grey level)感測。灰階感測的方式例如是將開關電晶體Tsw、驅動電晶體Tdr及感測電晶體Tse開啟，以使通過開關電晶體Tsw的驅動電壓和通過驅動電晶體Tdr以及補償記憶體Rc的驅動電流可以透過感測電晶體Tse傳送給外部晶片。

接著，外部晶片透過訊號處理及演算，建立出對應模型，進而計算出對應的補償資訊。之後，再將補償資訊寫入畫素電路PX中。舉例來說，開啟開關電晶體Tsw、驅動電晶體Tdr及感測電晶體Tse，以將外部晶片計算出的補償資訊寫入補償記憶體Rc。具體地說，補償記憶體Rc的電阻會因為兩端之間的電壓差（例如為圖7至圖10所示的第一電極243與源極區216a之間的電壓差）而改變。當補償記憶體Rc兩端之間的電壓差很大時，補償記憶體Rc兩端之間的第二金屬氧化物層中會產生較多的載子通道，使補償記憶體Rc處於低電阻狀態。補償記憶體Rc兩端之間的電壓差很小時，補償記憶體Rc兩端之間的第二金屬氧化物層中會產生較少的載子通道，使補償記憶體Rc處於高電阻狀態。在一些實施例中，補償記憶體Rc具有多種不同電阻的狀態（例如電阻為10E2 ohm的狀態、電阻為10E3 ohm的狀態、電阻為10E4 ohm的狀態、電阻為10E5 ohm的狀態），因此，可以透過調整補償記憶體Rc兩端之間的電壓差來改變補償記憶體Rc的電阻。在一些實施例中，在將補償資訊寫入畫素電路PX時，感測電晶體Tse為關斷狀態。

接著，開啟顯示裝置。由於補償資訊已經寫入補償記憶體Rc，通過驅動電晶體Tdr以及補償記憶體Rc的驅動電流的大小可以被調整，進而達成畫素補償的功能。在一些實施例中，在開啟顯示裝置時，感測電晶體Tse為關斷狀態。

綜上所述，本發明不需要在外部晶片中設置補償記憶體，使整體系統簡化、成本降低。

10A, 10B, 10C, 10D:主動元件基板 100:基板 110:第一閘介電層 120:第二閘介電層 122:閘介電層 130:層間介電層 2DEG:二維電子氣 202, 236:第一閘極 204, 243:第一電極 212, 216, 216’:第一金屬氧化物層 212a:第一摻雜區 212c:第二摻雜區 214:第三金屬氧化物層 222, 222’, 226:第二金屬氧化物層 222a, 216a:源極區 222b, 216b:通道區 222c, 216c:汲極區 224:第四金屬氧化物層 232, 206:第二閘極 234, 245:第二電極 242:源極 244:汲極 a:第一節點 b:第二節點 c:第三節點 Cst:儲存電容 EL:發光元件 ND:法線方向 P:摻雜製程 PX:畫素電路 O1:第一開口 O2:第二開口 R1:可變電阻式記憶體 Rc:補償記憶體 ST1, ST1’:第一堆疊結構 ST2:第二堆疊結構 T1:開關元件 Tsw:開關電晶體 Twr:寫入電晶體 Tdr:驅動電晶體 Tse:感測電晶體 t1, t2:厚度 V1, V2, V3:開口 V _S1, V _data, V _DD, V _S2, V _sus, V _SS:電壓

圖1是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖2A至圖2G是圖1的主動元件基板的製造方法的剖面示意圖。圖3是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖4是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖5是依照本發明的一實施例的一種畫素電路的等效電路示意圖。圖6是依照本發明的一實施例的一種顯示裝置在圖5的畫素電路設置下的畫素補償操作流程圖。圖7是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖8A至圖8F是圖7的主動元件基板的製造方法的剖面示意圖。圖9是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖10是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖11是依照本發明的一實施例的一種畫素電路的等效電路示意圖。

PX:畫素電路

Claims

一種主動元件基板，包括：一基板；一開關元件，設置於該基板之上，且包括：一第一金屬氧化物層；一第二金屬氧化物層，接觸該第一金屬氧化物層；一第一閘極，在該基板的頂面的一法線方向上重疊於該第一金屬氧化物層以及該第二金屬氧化物層；以及一源極以及一汲極，電性連接該第二金屬氧化物層；以及一可變電阻式記憶體，設置於該基板之上，且包括：一第一電極；一第三金屬氧化物層，電性連接該第一電極；一第四金屬氧化物層，接觸該第三金屬氧化物層；以及一第二電極，電性連接該開關元件以及該第四金屬氧化物層，且該第一電極、該第三金屬氧化物層、該第四金屬氧化物層以及該第二電極在該基板的該頂面的該法線方向上彼此重疊。
如請求項1所述的主動元件基板，其中該開關元件更包括一第二閘極，該第一金屬氧化物層以及該第二金屬氧化物層位於該第一閘極以及該第二閘極之間，且該第一閘極電性連接至該第二閘極。
如請求項2所述的主動元件基板，其中該第一電極、該第二電極、該第一閘極以及該第二閘極的材料包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。
如請求項1所述的主動元件基板，其中該第二電極與該第四金屬氧化物層之間具有肖特基接觸。
如請求項1所述的主動元件基板，其中該第一金屬氧化物層的載子濃度大於該第二金屬氧化物層的一通道區的載子濃度。
如請求項5所述的主動元件基板，其中一二維電子氣位於該第一金屬氧化物層以及該第二金屬氧化物層之間的界面。
如請求項5所述的主動元件基板，其中該第一金屬氧化物層的氧濃度小於該第二金屬氧化物層的該通道區的氧濃度，該第二金屬氧化物層的厚度小於或等於該第一金屬氧化物層的厚度。
如請求項1所述的主動元件基板，其中該第三金屬氧化物層的載子濃度大於該第四金屬氧化物層的載子濃度。
如請求項8所述的主動元件基板，其中該第三金屬氧化物層的氧濃度小於該第四金屬氧化物層的氧濃度，該第四金屬氧化物層的厚度小於或等於該第三金屬氧化物層的厚度。
如請求項8所述的主動元件基板，其中該第一金屬氧化物層與該第三金屬氧化物層屬於同一圖案化層，且該第二金屬氧化物層與該第四金屬氧化物層屬於另外同一圖案化層。
如請求項1所述的主動元件基板，更包括：一驅動元件，該驅動元件的閘極電性連接該第一電極；以及一發光元件，電性連接該驅動元件的源極。
如請求項1所述的主動元件基板，其中該第三金屬氧化物層以及該第四金屬氧化物層包括非晶質。
一種主動元件基板，包括：一基板；一第一金屬氧化物層，具有一源極區、一汲極區以及位於該源極區與該汲極區之間的一通道區；一第一閘極，在該基板的頂面的一法線方向上重疊於該第一金屬氧化物層的該通道區；一層間介電層，位於該第一閘極之上，其中一第一開口以及一第二開口位於該層間介電層中，且該第一開口以及該第二開口在該基板的該頂面的該法線方向上分別重疊於該源極區以及該汲極區；一第二金屬氧化物層，位於該第一開口中，且接觸該第一金屬氧化物層的該源極區；一第一電極，位於該第二金屬氧化物層上，且該第一電極、該第二金屬氧化物層以及該第一金屬氧化物層的該源極區在該基板的該頂面的該法線方向上彼此重疊；以及一第二電極，位於該第二開口中，且電性連接該汲極區。
如請求項13所述的主動元件基板，其中該第一電極以及該第二電極的材料包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。
如請求項13所述的主動元件基板，其中該第一電極與該第二金屬氧化物層之間具有肖特基接觸。
如請求項13所述的主動元件基板，其中該第一金屬氧化物層的該通道區的載子濃度大於該第二金屬氧化物層的載子濃度。
如請求項16所述的主動元件基板，其中該第一金屬氧化物層的該通道區的氧濃度小於該第二金屬氧化物層的氧濃度。
如請求項13所述的主動元件基板，更包括：一開關元件，電性連接該第一閘極；以及一發光元件，電性連接該第一電極。
如請求項13所述的主動元件基板，其中該第二金屬氧化物層包括非晶質。