TW202324614A

TW202324614A - 半導體裝置及其製造方法

Info

Publication number: TW202324614A
Application number: TW111115197A
Authority: TW
Inventors: 范揚順; 李奎佑
Original assignee: 友達光電股份有限公司
Priority date: 2021-12-09
Filing date: 2022-04-21
Publication date: 2023-06-16
Also published as: TWI829183B; TW202324761A; TWI799254B; TW202324768A; TW202324608A; TWI804302B; TWI814340B; TW202230615A; TW202324743A; TWI813217B; TWI828142B; TW202324764A; TWI816413B; TW202341448A; TW202324536A; TWI822129B; TW202324762A; TWI798110B; TW202324339A; TW202324766A

Abstract

一種半導體裝置及其製造方法。半導體裝置包括基板、薄膜電晶體以及可變電阻式記憶體。薄膜電晶體設置於基板之上，其包括第一金屬氧化物層。可變電阻式記憶體設置於基板之上，並與薄膜電晶體電性連接。可變電阻式記憶體包括第二金屬氧化物層。第一金屬氧化物層的載子濃度大於第二金屬氧化物層的載子濃度。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種包括金屬氧化物層的半導體裝置及其製造方法。

由於包含金屬氧化物半導體的薄膜電晶體易受到環境中的氧氣、氫氣和水的影響，使其在長時間使用之後，容易出現性能衰退，影響薄膜電晶體的電性。舉例來說，在包含薄膜電晶體陣列的顯示裝置中，若部分的薄膜電晶體的金屬氧化物半導體出現性能衰退，容易使顯示裝置所顯示的畫面產生不均勻(Mura)的問題。一般來説，為了減少這種不均勻的問題，會將畫素電路連接至外部晶片，透過外部補償記憶體儲存大量的電流資訊，供演算法演算以得補償電流或電壓，再回饋回畫素電路中。然而，外部晶片的電路設計複雜，且成本高。

本發明提供一種半導體裝置，其可變電阻式記憶體具有優異的電阻切換性能。

本發明提供一種半導體裝置的製造方法，其可變電阻式記憶體具有優異的電阻切換性能。

本發明的至少一實施例提供一種半導體裝置。半導體裝置包括基板、薄膜電晶體以及可變電阻式記憶體。薄膜電晶體設置於基板之上，其包括第一金屬氧化物層。可變電阻式記憶體設置於基板之上，並與薄膜電晶體電性連接，其中可變電阻式記憶體包括第二金屬氧化物層。第一金屬氧化物層的載子濃度大於第二金屬氧化物層的載子濃度。

本發明的至少一實施例提供一種半導體裝置的製造方法。半導體裝置的製造方法包括提供基板，然後形成薄膜電晶體以及可變電阻式記憶體於基板之上。薄膜電晶體包括第一金屬氧化物層，且可變電阻式記憶體包括第二金屬氧化物層。薄膜電晶體與可變電阻式記憶體電性連接。第一金屬氧化物層的載子濃度大於第二金屬氧化物層的載子濃度。

圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。

請參考圖1，半導體裝置10A包括基板100、薄膜電晶體T1以及可變電阻式記憶體R1，可變電阻式記憶體R1與薄膜電晶體T1電性連接。在本實施例中，半導體裝置10A還包括緩衝層102。

基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。若使用導電材料或金屬時，則在第一基板100上覆蓋一層絕緣層（未繪示），以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚二甲酸乙二醇酯（polyethylene naphthalate, PEN）、聚酯（polyester, PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate, PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺(polyimide, PI）或金屬軟板（Metal Foil）或其他可撓性材質。緩衝層102位於基板100上，緩衝層102的材質可以包括氮化矽、氧化矽、氮氧化矽或其他合適的材料或上述材料的堆疊層，但本發明不以此為限。

薄膜電晶體T1設置於基板100之上。薄膜電晶體T1包括第一金屬氧化物層110、閘極G、源極S與汲極D。第一金屬氧化物層110設置於基板100與緩衝層102上，第一金屬氧化物層110包括源極區110b、汲極區110a及位於源極區110b與汲極區110a之間的通道區110c。閘極G在基板100的頂面的法線方向ND上重疊於第一金屬氧化物層110，且閘極G與第一金屬氧化物層110之間夾有閘介電層120，其中閘介電層120覆蓋第一金屬氧化物層110。層間介電層150設置於閘介電層120之上，且覆蓋閘極G。層間介電層150與閘介電層120的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。在一些實施例中，層間介電層150與閘介電層120的材料可為不含氫的氧化物，藉此避免層間介電層150與閘介電層120中的氫原子在製程中擴散至第一金屬氧化物層110中。開口O1、O2貫穿層間介電層150及閘介電層120，且分別重疊於源極區110b及汲極區110a。源極S與汲極D位於層間介電層150上，且分別填入開口O1、O2以電性連接至源極區110b、汲極區110a。

雖然在本實施例中，薄膜電晶體T1是以頂部閘極型的薄膜電晶體為例，但本發明不以此為限。在其他實施例中，薄膜電晶體T1也可以是底部閘極型或其他類型的薄膜電晶體。

可變電阻式記憶體R1包括第一電極BE、第二金屬氧化物層140a以及第二電極TE。第一電極BE設置於閘介電層120上，第二金屬氧化物層140a設置於第一電極BE上，第二電極TE設置於第二金屬氧化物層140a上。換句話說，第二金屬氧化物層140a位於第一電極BE與第二電極TE之間，第一電極BE較第二電極TE更靠近基板100。層間介電層150覆蓋第二金屬氧化物層140a與第一電極BE。開口O3貫穿層間介電層150，且重疊於部分第二金屬氧化物層140a。第二電極TE填入開口O3以電性連接至第二金屬氧化物層140a。第二電極TE可以與薄膜電晶體T1的源極S直接連接。

在本實施例中，第一金屬氧化物層110的載子濃度大於第二金屬氧化物層140a的載子濃度，以使可變電阻式記憶體R1具有優異的電阻切換性能，例如反覆讀寫能力(endurance)及資料保持力(retention)。在一些實施例中，透過調整第一金屬氧化物層110與第二金屬氧化物層140a中的氧含量（氧空缺）濃度來調整第一金屬氧化物層110與第二金屬氧化物層140a的載子濃度。在本實施例中，第一金屬氧化物層110的氧含量小於第二金屬氧化物層140a的氧含量。舉例來說，第一金屬氧化物層110的氧含量可在10%至50%之間，第二金屬氧化物層140a的氧含量可在30%至70%之間。在一些實施例中，第一金屬氧化物層110的厚度可在10nm至50nm之間，第二金屬氧化物層140a的厚度可在5nm至50nm之間。在一些實施例中，第一金屬氧化物層110的厚度大於第二金屬氧化物層140a的厚度。

在一實施例中，第一金屬氧化物層110與第二金屬氧化物層140a的材料包括氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物。在一些實施例中，第一金屬氧化物層110與第二金屬氧化物層140a包括成分相同或不同的材料。

在本實施例中，第一電極BE的材料可以為不易氧化且具有較高功函數(work function)的非活性金屬，例如包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合，第二電極TE的材料可以為較易氧化且具有較低功函數的活性金屬，例如包括鈦、氮化鈦、鋁、銅、鈦/鋁/鈦、鈦/銅或其組合。如此一來，可於第二電極TE與第二金屬氧化物層140a之間形成界面氧化物層162a。在一些實施例中，第一電極BE與第二金屬氧化物層140a之間具有肖特基接觸，且第二電極TE與第二金屬氧化物層140a之間具有歐姆接觸。在其他實施例中，第一電極BE的材料與第二電極TE的材料可以交換使用，例如第一電極BE的材料為活性金屬，而第二電極TE的材料為非活性金屬，本發明不以此為限。

在一實施例中，閘極G的材料可以與第一電極BE的材料相同，源極S與汲極D的材料可以與第二電極TE的材料相同，但本發明不以此為限。在其他實施例中，閘極G的材料可以與第一電極BE的材料不同，源極S與汲極D的材料可以與第二電極TE的材料不同。

在一實施例中，第二金屬氧化物層140a在基板100上的投影面積基本上與第一電極BE的頂表面S1的面積相同，但本發明不以此為限。在其他實施例中，第二金屬氧化物層140a在基板100上的投影面積可與第一電極BE的頂表面S1的面積不同。

在本實施例中，由於半導體裝置10A包括電性相連的薄膜電晶體T1與可變電阻式記憶體R1，且薄膜電晶體T1的第一金屬氧化物層110的載子濃度大於可變電阻式記憶體R1的第二金屬氧化物層140a的載子濃度，可使可變電阻式記憶體R1具有優異的電阻切換性能。在一些實施例中，半導體裝置10A可設置於畫素電路中，進而使整體系統簡化、成本降低，並提升顯示品質。

圖2是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖2的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖2，圖2的半導體裝置10B與圖1的半導體裝置10A的主要差異在於：半導體裝置10B的可變電阻式記憶體R1包括第一電極BE、第二金屬氧化物層140b以及第二電極TE。第二金屬氧化物層140b位於第一電極BE與第二電極TE之間，第一電極BE較第二電極TE更靠近基板100。第二金屬氧化物層140b完全覆蓋第一電極BE的頂表面S1及側壁S2。換句話說，第二金屬氧化物層140b在基板100上的投影面積大於第一電極BE的頂表面S1的面積。在一些實施例中，第一電極BE未與層間介電層150直接接觸。

圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖3，圖3的半導體裝置10C與圖1的半導體裝置10A的主要差異在於：半導體裝置10C的可變電阻式記憶體R1包括第一電極BE、第二金屬氧化物層140c以及第二電極TE。第二金屬氧化物層140c位於第一電極BE與第二電極TE之間，第一電極BE較第二電極TE更靠近基板100。第二金屬氧化物層140c部分覆蓋第一電極BE的頂表面S1，使第一電極BE的頂表面S1有部分不重疊於第二金屬氧化物層140c。換句話說，第二金屬氧化物層140c在基板100上的投影面積小於第一電極BE的頂表面S1的面積。

圖4是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖4的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖4，圖4的半導體裝置10D與圖1的半導體裝置10A的主要差異在於：半導體裝置10D的可變電阻式記憶體R2包括第一電極BE、第二金屬氧化物層140a以及第二電極TE。第二金屬氧化物層140a位於第一電極BE與第二電極TE之間，第一電極BE較第二電極TE更靠近基板100。第一電極BE的材料為活性金屬，例如包括鈦、氮化鈦、鋁、銅、鈦/鋁/鈦、鈦/銅或其組合，第二電極TE的材料為非活性金屬，例如包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。如此一來，可於第一電極BE與第二金屬氧化物層140a之間形成界面氧化物層162b。在一些實施例中，第二電極TE與第二金屬氧化物層140a之間具有肖特基接觸，且第一電極BE與第二金屬氧化物層140a之間具有歐姆接觸。

圖5A至圖5D是依照本發明的一實施例的一種半導體裝置的製造流程的剖面示意圖。

請參考圖5A至圖5D，提供基板100，形成薄膜電晶體T1以及可變電阻式記憶體R1於基板100之上。舉例來說，如圖5A所示，可先形成緩衝層102於基板100之上，之後形成第一金屬氧化物層110於緩衝層102之上。

然後，如圖5B所示，形成閘介電層120於第一金屬氧化物層110之上，以覆蓋第一金屬氧化物層110。隨後，形成第一圖案化導電層130於閘介電層120之上，第一圖案化導電層130可包括閘極G以及第一電極BE。換句話說，閘極G的材料與第一電極BE的材料可以相同。第一金屬氧化物層110在基板100的頂面的法線方向ND上與閘極G重疊。接著，利用自對準製程，對未與閘極G重疊的第一金屬氧化物層110進行摻雜製程P，以在第一金屬氧化物層110形成源極區110b與汲極區110a。第一金屬氧化物層110與閘極G重疊的部分則構成通道區110c。在一些實施例中，摻雜製程P包括氫電漿製程。

之後，如圖5C所示，形成第二金屬氧化物層140a於第一電極BE上。第二金屬氧化物層140a可以完全覆蓋第一電極BE的頂表面S1，但本發明不以此為限。在其他實施例中，第二金屬氧化物層140a也可以完全覆蓋第一電極BE的頂表面S1及側壁S2。或者，第二金屬氧化物層140a也可以僅部分覆蓋第一電極BE的頂表面S1。

然後，請參考圖1，形成層間介電層150於閘介電層120之上，以覆蓋閘極G、第二金屬氧化物層140a及第一電極BE。在一些實施例中，層間介電層150為不含氫的絕緣層，藉此避免層間介電層150中的氫原子擴散至第一金屬氧化物層110以及第二金屬氧化物層140a。

形成貫穿層間介電層150及閘介電層120的開口O1、O2，以分別暴露出第一金屬氧化物層110的源極區110b與汲極區110a，並且形成貫穿層間介電層150的開口O3，以暴露出第二金屬氧化物層140a。在一些實施例中，於一次蝕刻製程中形成開口O1、O2、O3，且開口O1、O2、O3皆蝕刻停止於金屬氧化物層。之後，形成第二圖案化導電層160於層間介電層150之上，並填入開口O1、O2、O3中。第二圖案化導電層160可包括源極S、汲極D以及第二電極TE。源極S與汲極D填入開口O1、O2以電性連接至第一氧化物半導體層110，第二電極TE填入開口O3以電性連接至第二金屬氧化物層140a。在一些實施例中，源極S與第二電極TE直接連接。

在一實施例中，在形成第二圖案化導電層160的過程中，第二電極TE與第二金屬氧化物層140a之間可能會形成界面氧化物層162a，但本發明不以此為限。在其他實施例中，在形成第二金屬氧化物層140a之後，第一電極BE與第二金屬氧化物層140a之間可能形成界面氧化物層(如圖4所示意)。

經過上述製程後可大致上完成半導體裝置10A的製作。

圖6是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖6的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖6，圖6的半導體裝置10E與圖1的半導體裝置10A的主要差異在於：半導體裝置10E的薄膜電晶體T2為雙閘極型薄膜電晶體。薄膜電晶體T2包括第一金屬氧化物層110、第一閘極G、源極S、汲極D與第二閘極G’。第一金屬氧化物層110設置於第一閘極G與第二閘極G’之間。

在本實施例中，藉由第一閘極G以及第二閘極G’控制第一金屬氧化物層110中的電流大小，使薄膜電晶體T2可以供更大的電流通過。

圖7是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖7的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖7，圖7的半導體裝置10F與圖1的半導體裝置10A的主要差異在於：半導體裝置10F的薄膜電晶體T3為底部閘極型薄膜電晶體。

請參考圖7，半導體裝置10F包括基板100、薄膜電晶體T3以及可變電阻式記憶體R3，可變電阻式記憶體R3與薄膜電晶體T3電性連接。在本實施例中，半導體裝置10F還包括緩衝層102。

薄膜電晶體T3設置於基板100之上。薄膜電晶體T3包括第一金屬氧化物層110、閘極G、源極S與汲極D。閘極G設置於基板100與緩衝層102上。閘介電層120設置於緩衝層102上並覆蓋閘極G。第一金屬氧化物層110設置於閘介電層120上，且閘極G在基板100的頂面的法線方向ND上重疊於第一金屬氧化物層110。源極S與汲極D分別設置於第一金屬氧化物層110的兩端上，以與第一金屬氧化物層110電性連接。在一些實施例中，源極S與第一金屬氧化物層110之間以及汲極D與第一金屬氧化物層110之間還包括歐姆接觸層（未繪出），但本發明不以此為限。

可變電阻式記憶體R3包括第一電極BE、第二金屬氧化物層140以及第二電極TE。第一電極BE設置於緩衝層102上，第二金屬氧化物層140a設置於第一電極BE上，第二電極TE設置於第二金屬氧化物層140a上。換句話說，第二金屬氧化物層140a位於第一電極BE與第二電極TE之間，第一電極BE較第二電極TE更靠近基板100。閘介電層120覆蓋第一電極BE的側壁及第二金屬氧化物層140a的部分頂面與側壁。開口O4貫穿閘介電層120，並重疊於部分第二金屬氧化物層140a。第二電極TE填入開口O4以電性連接至第二金屬氧化物層140a。第二電極TE可以與薄膜電晶體T3的源極S直接連接。第二電極TE與第二金屬氧化物層140a之間可形成界面氧化物層162a。在本實施例中，第一金屬氧化物層110的載子濃度大於第二金屬氧化物層140的載子濃度，以使可變電阻式記憶體R3具有優異的電阻切換性能。

圖8A至圖8E是依照本發明的一實施例的一種半導體裝置的製造流程的剖面示意圖。

請參考圖8A至圖8E，提供基板100，形成薄膜電晶體T3以及可變電阻式記憶體R3於基板100之上。舉例來說，如圖8A所示，可先形成緩衝層102於基板100之上，之後形成第一圖案化導電層130於緩衝層102之上，第一圖案化導電層130可包括閘極G以及第一電極BE。換句話說，閘極G的材料與第一電極BE的材料可以相同。然後，形成第二金屬氧化物層140a於第一電極BE上。第二金屬氧化物層140a可以完全覆蓋第一電極BE的頂表面S1，但本發明不以此為限。在其他實施例中，第二金屬氧化物層140a也可以完全覆蓋第一電極BE的頂表面S1及側壁S2。或者，第二金屬氧化物層140a也可以僅部分覆蓋第一電極BE的頂表面S1。

之後，如圖8B所示，形成閘介電層120於第一圖案化導電層130之上，以覆蓋閘極G、第一電極BE及第二金屬氧化物層140a。然後，形成貫穿閘介電層120的開口O4，以暴露出第二金屬氧化物層140a。

之後，如圖8C所示，形成第一金屬氧化物層110於閘介電層120之上，且部分第一金屬氧化物層110在基板100的頂面的法線方向ND上與閘極G重疊。

在本實施例中，可以不對第一氧化物半導體層110進行摻雜製程，以使後續形成的薄膜電晶體為無接面(junctionless)電晶體。

然後，如圖7所示，形成第二圖案化導電層160於閘介電層120之上。第二圖案化導電層160可包括源極S、汲極D以及第二電極TE。源極S與汲極D分別直接連接至第一氧化物半導體層110的兩端，第二電極TE填入開口O4以電性連接至第二金屬氧化物層140a。源極S與第二電極TE直接連接。在一實施例中，形成第二圖案化導電層160的步驟例如為共形地形成一導電材料層(未繪示)於第一氧化物半導體層110與閘介電層120上，然後透過蝕刻製程移除部分導電材料層，以形成第二圖案化導電層160，其中在蝕刻製程中，第一氧化物半導體層110的表面也可能被部分移除。也就是說，本實施例的半導體裝置10F可為一種背通道蝕刻(BCE)型的薄膜電晶體。

在一實施例中，在形成第二圖案化導電層160的過程中，第二電極TE與第二金屬氧化物層140a之間可能會形成界面氧化物層162a，但本發明不以此為限。在其他實施例中，在形成第二金屬氧化物層140a之後，第一電極BE與第二金屬氧化物層140a之間可能形成界面氧化物層。

經過上述製程後可大致上完成半導體裝置10F的製作。

圖9是依照本發明的一實施例的一種畫素電路的等效電路示意圖。

請參考圖9，畫素電路PX可包括開關電晶體Tsw、補償記憶體Rc、寫入電晶體Twr、儲存電容Cst、驅動電晶體Tdr、感測電晶體Tse及發光元件EL。

開關電晶體Tsw的閘極電性連接於電壓V _S1(例如為掃描線電壓)，開關電晶體Tsw的汲極電性連接於電壓V _data(例如為資料線電壓)，開關電晶體Tsw的源極電性連接於補償記憶體Rc的一端(例如第二電極TE)。開關電晶體Tsw與補償記憶體Rc例如可為前述任一實施例中的薄膜電晶體T1、T2、T3與可變電阻式記憶體R1、R2、R3，其結構可參考前述實施例加以理解。補償記憶體Rc的另一端(例如第一電極BE)可電性連接於第一節點a。電壓V _S1用於控制開關電晶體Tsw的開關，補償記憶體Rc用於補償驅動電晶體Tdr在長時間的操作下產生的電壓偏移。

寫入電晶體Twr的閘極電性連接於電壓V _R，寫入電晶體Twr的汲極電性連接於第一節點a，寫入電晶體Twr的源極連接於電壓V _com。寫入電晶體Twr可用於畫素補償資訊的寫入，電壓V _R用於控制寫入電晶體Twr的開關。

儲存電容Cst的一端電性連接於第二節點b，儲存電容Cst的另一端電性連接於第三節點c。第一節點a與第二節點b電性相連。

驅動電晶體Tdr的閘極電性連接於第二節點b，驅動電晶體Tdr的汲極電性連接於電壓V _DD，驅動電晶體Tdr的源極電性連接於第三節點c。由於驅動電晶體Tdr的閘極電性連接至儲存電容Cst，即使關閉開關電晶體Tsw，驅動電晶體Tdr仍可持續導通一小段時間。

感測電晶體Tse的閘極電性連接於電壓V _S2，感測電晶體Tse的汲極電性連接於第三節點c，感測電晶體Tse的源極電性連接於電壓V _sus。電壓V _S2用於控制感測電晶體Tse的開關，以透過感測電晶體Tse將驅動電流的資訊傳送給外部晶片(未繪示)。

發光元件EL的一端電性連接於第三節點c，發光元件EL的另一端電性連接於電壓V _SS。發光元件EL的亮度會因為通過驅動電晶體Tdr之驅動電流的大小不同而改變。發光元件EL例如是微型發光二極體、有機發光二極體或其他發光元件。

圖10是依照本發明的一實施例的一種顯示裝置在圖9的畫素電路設置下的畫素補償操作流程圖。

以下簡述顯示裝置在畫素電路PX的設置下，畫素補償的操作方式，請同時參考圖9及圖10。首先，顯示裝置為關閉狀態，使畫素電路PX在背景執行灰階(grey level)感測。灰階感測的方式例如是將驅動電晶體Tdr及感測電晶體Tse開啟，以使通過驅動電晶體Tdr的驅動電流可以透過感測電晶體Tse傳送給外部晶片。在一些實施例中，在灰階感測的過程中，寫入電晶體Twr為關斷狀態。

接著，外部晶片透過訊號處理及演算，建立出對應模型，進而計算出對應的補償資訊。之後，再將補償資訊寫入畫素電路PX中。舉例來說，開啟寫入電晶體Twr及開關電晶體Tsw，以將外部晶片計算出的補償資訊透過控制開關電晶體Tsw與寫入電晶體Twr寫入畫素電路PX中的補償記憶體Rc。具體地說，補償記憶體Rc的電阻會因為第一電極BE與第二電極TE之間的電壓差而改變。當第一電極BE與第二電極TE之間的電壓差很大時，第一電極BE與第二電極TE之間的第二金屬氧化物層中會產生較多的載子通道，使補償記憶體Rc處於低電阻狀態。第一電極BE與第二電極TE之間的電壓差很小時，第一電極BE與第二電極TE之間的第二金屬氧化物層中會產生較少的載子通道，使補償記憶體Rc處於高電阻狀態。在一些實施例中，補償記憶體Rc具有多種不同電阻的狀態（例如電阻為10E2 ohm的狀態、電阻為10E3 ohm的狀態、電阻為10E4 ohm的狀態、電阻為10E5 ohm的狀態），因此，可以透過調整第一電極BE與第二電極TE之間的電壓差來改變補償記憶體Rc的電阻。在一些實施例中，在將補償資訊寫入畫素電路PX時，感測電晶體Tse為關斷狀態。

接著，開啟顯示裝置。由於補償資料已經寫入補償記憶體Rc，通過補償記憶體Rc而抵達驅動電晶體Tdr的閘極的電流得以被改變，進而調整了通過驅動電晶體Tdr的驅動電流的大小，達成畫素補償的功能。在一些實施例中，在開啟顯示裝置時，寫入電晶體Twr以及感測電晶體Tse為關斷狀態。本發明透過將補償記憶體Rc設置於畫素電路PX中，因而不需要在外部晶片中設置補償記憶體，使整體系統簡化、成本降低。

10A、10B、10C、10D、10E、10F:半導體裝置 100:基板 102:緩衝層 110:第一金屬氧化物層 110a:汲極區 110b:源極區 110c:通道區 120:閘介電層 130:第一圖案化導電層 140a、140b、140c:第二金屬氧化物層 150:層間介電層 160:第二圖案化導電層 162a、162b:界面氧化物層 a、b、c:節點 BE:第一電極 Cst:儲存電容 D:汲極 EL:發光元件 G:閘極/第一閘極 G’:第二閘極 ND:方向 O1、O2、O3、O4:開口 P:摻雜製程 PX:畫素電路 R1、R2、R3:可變電阻式記憶體 Rc:補償記憶體 S:源極 S1:頂表面 S2:側壁 TE:第二電極 T1、T2、T3:薄膜電晶體 Tdr:驅動電晶體 Tse:感測電晶體 Tsw:開關電晶體 Twr:寫入電晶體 V _data、V _DD、V _R、V _S1、V _S2、V _SS、V _sus:電壓

圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖2是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖4是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖5A至圖5C是依照本發明的一實施例的一種半導體裝置的製造流程的剖面示意圖。圖6是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖7是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖8A至圖8C是依照本發明的一實施例的一種半導體裝置的製造流程的剖面示意圖。圖9是依照本發明的一實施例的一種畫素電路的等效電路示意圖。圖10是依照本發明的一實施例的一種顯示裝置在圖9的畫素電路設置下的畫素補償操作流程圖。

10A:半導體裝置

100:基板

102:緩衝層

110:第一金屬氧化物層

110a:汲極區

110b:源極區

110c:通道區

120:閘介電層

130:第一圖案化導電層

140a:第二金屬氧化物層

150:層間介電層

162a:界面氧化物層

BE:第一電極

D:汲極

G:閘極

ND:方向

O1、O2、O3:開口

R1:可變電阻式記憶體

S:源極

S1:頂表面

S2:側壁

TE:第二電極

T1:薄膜電晶體

Claims

一種半導體裝置，包括：一基板；一薄膜電晶體，設置於該基板之上，其中該薄膜電晶體包括一第一金屬氧化物層；以及一可變電阻式記憶體，設置於該基板之上，並與該薄膜電晶體電性連接，其中該可變電阻式記憶體包括一第二金屬氧化物層，其中該第一金屬氧化物層的載子濃度大於該第二金屬氧化物層的載子濃度。
如請求項1所述的半導體裝置，其中該可變電阻式記憶體更包括一第一電極以及一第二電極，且該第二金屬氧化物層位於該第一電極與該第二電極之間，且該第一電極較該第二電極更靠近該基板，其中該第一電極的材料包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合，且該第二電極的材料包括鈦、氮化鈦、鋁、銅、鈦/鋁/鈦、鈦/銅或其組合。
如請求項2所述的半導體裝置，更包括：一界面氧化物層，位於該第二電極與該第二金屬氧化物層之間。
如請求項1所述的半導體裝置，其中該可變電阻式記憶體更包括一第一電極以及一第二電極，且該第二金屬氧化物層位於該第一電極與該第二電極之間，且該第一電極較該第二電極更靠近該基板，其中第一電極的材料包括鈦、氮化鈦、鋁、銅、鈦/鋁/鈦、鈦/銅或其組合，且該第二電極的材料包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。
如請求項4所述的半導體裝置，更包括：一界面氧化物層，位於該第一電極與該第二金屬氧化物層之間。
如請求項1所述的半導體裝置，其中該薄膜電晶體更包括：一閘極，重疊於該第一金屬氧化物層，其中一閘介電層設置於該閘極與該第一金屬氧化物層之間；以及一源極與一汲極，分別電性連接至該第一金屬氧化物層，其中該源極電性連接該可變電阻式記憶體。
如請求項6所述的半導體裝置，更包括：一層間介電層，設置於該閘介電層之上，且該層間介電層覆蓋該閘極、該第一金屬氧化物層與該第二金屬氧化物層，其中該層間介電層與該閘介電層的材料為不含氫的氧化物。
如請求項1所述的半導體裝置，其中該第一金屬氧化物層與該第二金屬氧化物層的材料包括氧化銦鎵鋅，且該第一金屬氧化物層的氧含量小於該第二金屬氧化物層的氧含量。
一種半導體裝置的製造方法，包括：提供一基板；形成一薄膜電晶體以及一可變電阻式記憶體於該基板之上，其中該薄膜電晶體包括一第一金屬氧化物層，且該可變電阻式記憶體包括一第二金屬氧化物層，其中該薄膜電晶體與該可變電阻式記憶體電性連接，該第一金屬氧化物層的載子濃度大於該第二金屬氧化物層的載子濃度。
如請求項9所述的半導體裝置的製造方法，其中形成該薄膜電晶體與該可變電阻式記憶體於該基板上的步驟包括：形成該第一金屬氧化物層於該基板之上；形成一閘介電層於該第一金屬氧化物層之上；形成一第一圖案化導電層於該閘介電層之上，其中該第一圖案化導電層包括一閘極以及一第一電極，且該第一金屬氧化物層在該基板的頂面的法線方向上與該閘極重疊；形成該第二金屬氧化物層於該第一電極上；形成一層間介電層於該閘介電層之上，並覆蓋該閘極以及該第二金屬氧化物層；形成一第二圖案化導電層於該層間介電層之上，其中該第二圖案化導電層包括一源極、一汲極以及一第二電極，其中該源極與該汲極電性連接至該第一金屬氧化物層，且該第二電極電性連接至該第二金屬氧化物層。
如請求項10所述的半導體裝置的製造方法，其中在形成該第二圖案化導電層的過程中，該第二電極與該第二金屬氧化物層之間形成一界面氧化物層。
如請求項10所述的半導體裝置的製造方法，其中在形成該第二金屬氧化物層之後，該第一電極與該第二金屬氧化物層之間形成一界面氧化物層。
如請求項9所述的半導體裝置的製造方法，其中形成該薄膜電晶體與該可變電阻式記憶體於該基板上的步驟包括：形成一第一圖案化導電層於該基板之上，其中該第一圖案化導電層包括一閘極以及一第一電極；形成該第二金屬氧化物層於該第一電極上；形成一閘介電層於該第一圖案化導電層之上；形成該第一金屬氧化物層於該閘介電層之上，且該第一金屬氧化物層在該基板的頂面的法線方向上與該閘極重疊；形成一第二圖案化導電層於該閘介電層之上，其中該第二圖案化導電層包括一源極、一汲極以及一第二電極，其中該源極與該汲極電性連接至該第一金屬氧化物層，且該第二電極電性連接至該第二金屬氧化物層。
如請求項9所述的半導體裝置的製造方法，其中該第一金屬氧化物層與該第二金屬氧化物層的材料包括氧化銦鎵鋅，且該第一金屬氧化物層的氧含量小於該第二金屬氧化物層的氧含量。